DE3028735C2 - Halteschaltung zur definierten Potentialfestlegung von Decodergatterausgängen zur Speicheradressierung - Google Patents

Description

Die Erfindung betrifft eine Halteschaltung zur definierten Polentialfestlepung ve-, Decodergatterausgängen zur Speicheradressierung.

Halteschaltungen dienen dazu, S'örsignale während der Speicheroperation der Signale auf den Wort- bzw. Bitlcitungen auszuschließen. Dies geschieht dadurch, daß die Ausgänge des Wort- bzw. Bitdecoders auf ein festes Bezugspotential gelegt werden. Dieses Bezugspo- !cntial ist bei ausgewählten Leitungen die Betriebsspannung, bei nicht ausgewählten das Massepotential (vgl. z. B. DE-AS 23 24 300).

Eine bekannte Halteschaltung, eine sogenannte rückgekoppelte Niederhalteschaltung mit flip-flop-artiger Struktur ist in Fi g. 1 gezeigt. Sie besteht aus einem Flip-Flop mit zwei Transistoren und einem weiteren Transistor. Sie wird über einen Schalttransistor S angesteuert und über die ausgewählte Leitung umgeworfen, was bei langen widerstandsbehafteten Leitungen zu Geschwindigkeitsverlusten bei der Speicheroperation führt. Wegen der Flip-Flop-Struktur weist sie eine kreuzkoppelnde Leitungsführung auf.

Eine vom Platzaufwand her günstigere Lösung ist in der DE-OS 23 31 442 gezeigt. Bei dieser Halteschaltung wird ein Quertransistor zwischen Decodergatter und Decoderausgangsleitung benutzt. Diese Lösung bietet jedoch weniger Sicherheit, da die nicht ausgewählten Leitungen relativ hochohmig (Serienschaltung dreier Transistoren) an Masse geklemmt werden und die ausgewählten Leitungen bei ungünstigen Flankensteil- ι heiten des Auswahltaktes nicht den geforderten Pegel erreichen können. Außerdem wird der Quertransistor am Ende des Speicheraufrufs, wenn der Decoderauswahltakt WA abgeschaltet wird, unwirksam. Die Leitungen können danach frei »schwimmen«. >

Fine andere Lösung, wie in der DE-OS 24 43 490 gezeigt, benutzt ebenfalls nur einen Haltetransistor pro Decoclcrausgang. Da er jedoch nicht vom Decodergatter her, sondern durch einen eigenen Takt 53 gesteuert wird, läßt er sich ohne großen Verdrahtungsaufwand auf engerem Platz als die vorher beschriebene Schaltung unterbringen. Der Ansteuertakt S3 ist für alle Haltetransistoren und damit sowohl für ausgewählte als auch nicht ausgewählte Decoderausgänge gemeinsam. Nachteilig bei dieser Lösung wirkt sich aus, daß sowohl die nicht ausgewählten als auch die ausgewählten Leitungen hochohmig (Ansteuertakt S3 auf niedrigem Potential) während der Speicheroperation an Masse geklemmt sind. Dies führt dazu, daß im Falle der Nichtauswahl schnelle Störungen nicht abgeblockt im Falle der Auswahl die Leitungen durch einen Gleichstrom belastet werden (Geschwindigkeit Verlustleistung).

Aufgabe der vorliegenden Erfindung ist es, eine Halteschaltung zu schaffen, die bei rascher Schaltgeschwindigkeit eine niedrige Verlustleistung aufweist

Zur Lösung dieser Aufgabe ist die Halteschaltung derart ausgebildet daß sie aus einem volldynamisch arbeitenden Inverter für das decodierte Signal und je zwei Haitetransistoren besteht, denen je ein Schaittransistor zugeordnet ist

Dabei ist es vorteilhaft, daß der Inverter aus einer UND-Verknüpfung besteht der das decodierte Signal und ein von der Decoderentladung gesteuertes Taktsignal zugeführt wird.

Dieses Signal ist bei heutigen Speicher-Bausteinen in den Peripherieschaltungen immer vorhanden, da es zur Ansteuerung der Wortauswahlflanke notwendig ist. Der " Inverter besteht aus insgesamt drei Transistoren und läßt sich bei entsprechender Organisation der Decoder platzsparender als eine rückgekoppelte Niederhalteschaltung (mit einem Flip-Flop) auslegen. Da der Halteschalter bereits bei Beginn des Wortauswahltaktes gesetzt ist. tritt nicht wie bei jener ein Geschwindigkeitsverlust auf die Wortleitung ein.

Eine andere Ausführungsform sieht vor. daß die UND-Verknüpfung aus nur einem Transistor besteht, dessen Torelektrode das decodierte Signal und dessen Senkenelektrode das Taktsignal zugeführt ist.

Dabei kann die UND-Verknüpfung aus nur einem Transistor bestehen, in dessen Torelektrode das decodierte Signal und dessen Senkenelektrode das Taktsignal zugeführt ist.

Da der Inverter nur aus einem Transistor besteht, läßt sich diese Halteschaltung noch platzsparender auslegen als die vorhergenannte. Auch bei dieser Halteschaltung wird die Anstiegsflanke des Wortleitungssignales bzw. des Bitleilungssignales nicht beeinflußt

Die Halteschaltung nach der Erfindung ist insbesondere auch für den Einsatz in Decodiereinrichtungen besonders vorteilhaft, bei denen jeweils einem Decoder zwei Halteschaltungen zugeordnet sind, weil durch ihre platzsparende Ausführung die Aufweitung des Zellenfeldrasters in engen Grenzen gehalten werden kann.

Anhand der Fig. 2 bis 5 wird die Erfindung näher erläutert. Es zeigt

Fig. 2 eine erste Ausführungbfortn der Halteschaltung nach der Erfindung,

Fig.3 das Taktdiagramm für die Anordnung nach F i g. 2.

Fig. 4 eine zweite Ausführungsform der Halteschaltung nach der Erfindung,

Fig. 5 das Taktdiagramm nach einer Anordnung nach F i g. 4.

Eine vereinfachte Halteschaltung ist in F i g. 2 gezeigt.

Dem Decoder 1. dem (n — 1)-Adrcssen zugeführt

sind, ist ein Inverter, der aus zwei Transistoren Tl, TI besteht, wobei der zweite Transistor 72 über einen dritten Transistor 73 mit dem decodierten Signal angesteuert wird, nachgeschaltet. Der Inverterausgang führt an die Torelektroden zweier Haltetransistoren H, deren Quellenelektroden an Masse und deren Senkenelektroden mit den Wortleitungen WL₀ und WL] verbunden sind. Die Quellenelektroden zweier Schalttransistoren 5 sind ebenfalls mit den Wortleitungen WL₀ und WL] verbunden, während an deren Senkenelektroden die Wonauswahltakte WA₀ und WA] geführt werden, die wiederum von dem noch verbleibenden Adressen-Signal AN bzw. AN gesteuert werden. Das decodierte Signal wird außerdem über zwei weitere Transistoren T9, TlO an die Torelektroden der Schalttransistoren 5 geführt. Die vorgeschlagene Halteschaltung 2 besteht somit aus einem volldynamisch arbeitenden Inverter für das decodierte Signal DECund einem Haltetransistor H pro Schalttransistor S. Angesteuert wird dieser Inverter mit einem Taktsignal WDK, das aus der abfallenden Flanke der Decoderentladung gewonnen wird.

Das zugehörige Taktdiagramm ist aus Fig.3 zu entnehmen. Die strichlierte Linie zeigt den Verlauf bei Adressierung.

Eine weitere Möglichkeit der Ausbildung der Halteschaltung 2 ist in F i g, 4 gezeigt. Sie unterscheidet sich von der Anordnung nach F i g. 2 lediglich im Aufbau des Inverters, der im vorliegenden Fall aus einer volldynamisch arbeitenden UND-Verknüpfung zwischen dem decodierten Signal DEC und einem

komplementären Takt WDR sowie einem Haltetransistor H pro Schalttransistor S besteht Für die richtige Funktion der Halteschaltung muB die abfallende Flanke des komplementären Taktes WDR von der Decoderentladung gesteuert werden.

Da der Inverter nur aus einem Transistor besteht, läßt sich diese Haiteschaltung noch platzsparender als die vorhergehende Schaltung auslegen. Wie bei der vorhergehenden Schaltung wird die Ansttegsflanive des Wortleitungssignals WL nicht beeinflußt

Der zeitliche Verlauf der einzelnen Takte ist aus dem Taktdiagramm nach Fig.5 zu entnehmen. Dabei stellt die strichlierte Linie den Verlauf bei vorhandener Adressierung dar.

Die Decoderorganisation nach der Erfindung und die entsprechenden Halteschaltungen sind anhand von Wortdecodern beschrieben, sie lassen sir'; aber analog und sinngemäß auf Bitdecoder und B'tlcitungen anwenden. Die Anordnung nach der Erfindung läßt sich bei allen bekannten Technologien, z. B. Al-Gate, SI2-Gate, V-MOS und dergleichen durchführen.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Halteschaltung zur definierten Potentialfestlegung von Decodergatterausgängen zur Speicheradressierung, dadurch gekennzeichnet, daß sie aus einem volldynamisch arbeitenden Inverter für das decodierte Signal und je zwei Haltetransistoren (H) besteht, denen je ein Schalttransistor ^zugeordnet ist

2. Halteschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Inverter aus zwei in Reihe geschalteten Transistoren (Tl, T2) besteht, von denen die Torelektrode des einen von einem ersten Takt (PR) und die Torelektrode des anderen über einen dritten Transistor (Td) von einem aus der abfallenden Flanke des Decodersignals gewonnenen zweiten Taktsignal angesteuert wird.

3. Halteschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Inverter aus einer UND-Verknüpfumr besteht, der das decodierte Signal und ein von der Decoderentladung gesteuertes Taktsignal zugeführt ist

4. Halteschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die UND-Verknüpfung aus nur einem Transistor besteht dessen Torelektrode das decodierte Signal und dessen Senkenelektrode das Taktsignal zugeführt ist