DE2136771C3 - Nach dem dynamischen Prinzip arbeitende Schaltungsanordnung aus MOS-Transistoren zur Decodierung der Adressen für einen MOS-Speicher - Google Patents

Description

gesteuerten Strecken die Ansteuerleitung für die 15 verlustleistungsreich ausgelegt sind. Nach dem dyna-

Speicherzellen einer Zeile bzw. Spalte bilden, wo- mischen Prinzip aufgebaute Decodierungsschaltungen

bei diese Ansteuerleitungen über einen durch sind in jedem Falle schneller und benötigen weniger

einen Steuerimpuls gesteuerten Lade-MOS-Tran- Verlutsleistung. Bekannte Decodierungschaltungen,

sistor mit der Betriebsspannungsquelle verbunden die nach dem dynamischen Prinzip aufgebaut sind,

sind, gekennzeichnet durch eine auf das 20 erfordern aber mindestens zwei Steuerimpulse (siehe

Speicherchip integrierte Verzögerungsschaliung »Electronics, 16. Februar 1970, S. 111).

(VZ), der der Steuerimpuls (P) zugeführt wird, die nur die Rückfianke dieses Steuerimpulses (P) verzögert, und deren Ausgang (PV) mit den an-

In dieser bekannten Schaltung besteht die Decodierschaltung aus parallelgeschalteten MOS-Transistoren, der-n Torelektroden die Adressenbits zuge-

deren zusammengeschalteten Enden der gesteuer- 25 führt werden. Die einen zusammengeschalteten Enden ten Strecken der MOS-Transistoren der Decodier- der gesteuerten Strecken der MOS-Transistoren bilteilschaltungen (DT) verbunden ist. den Ansteuerleitung für eine Zeile oder Spalte des

MOS-Speichers und sie sind über einen durch einen ersten Steuerimpuls gesteuerten MOS-Transistor mit

2. Decodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung aus einem Lade-MOS-Transistor 30 dem einen Pol der Betriebsspannungsquelle verbun- (MLV), dessen Torelektrode der Steuerimpuls (P) den. Die anderen zusammengeschalteten Enden der zugeführt wird, dessen eines Ende der gesteuerten MOS-Transistoren sind über einen durch einen zwei-Strecke mit der Betriebsspannungsquelle (VDD) ten Steuerimpuls gesteuerten MOS-Transistor mit verbunden ist, weiter aus einem Entlade-MOS- dem anderen Pol der Betriebsspannungsquelle verTransistor (MEV), dessen eines Ende der ge- 35 bunden. Für jede Zeile bzw. Spalte ist eine derartige steuerten Strecke der Steuerimpuls (P) zugeführt Parallelscnaltung aus MOS-Transistoren vorgesehen, wird und dessen anderes Ende der gesteuerten sie soll im folgenden als Decodierteilschaltung be-Strecke mit dem anderen Ende der gesteuerten zeichnet werden. Der zweite Steuerimpuls ist notwen-Strecke des Lade-MOS-Transistors (MLV) ver- dig, um die Decodierteilschaltung, die durch die bunden ist, wobei der Verbindungspunkt (PV) 4° Adressenbits ausgewählt worden ist, zu einem Anden Ausgang der Verzögerungsschaltung darstellt steuersignal auf der zugeordneten Ansteuerleitung zu

veranlassen. Die Funktion der bekannten Schaltung ist an der obengenannten Stelle von »Electronics« ausführlich beschrieben.

Ein Nachteil dieser Decodierungsschaltung besteht darin, daß mehrere Steuerimpulse zum Betrieb notwendig sind, so daß das Chip, auf dem der MOS-Speicher und die Decodierungsschaltung integrierl sind (Speicherchip), mehrere Anschlußstifte für die Steuerimpulse besitzen muß.

Aufgabe der Erfindung ist es nun, eine Decodierungsschaltung anzugeben, bei der für die Taktver-

sorgung nur ein Anschlußstift pro Chip notwendig ist.

Diese Aufgabe wird gelöst durch eine auf das Speicherchip integrierte Verzögerungsschaltung, der der Steuerimpuls zugeführt wird, die nur die Rückflanke des Steuerimpulses verzögert und deren Ausgang mit den anderen zusammengeschalteten Enden der ge-

Die Erfindung bezieht sich auf eine nach dem steuerten Strecken der MOS-Transistoren der Decodynamischen Prinzip arbeitende Schaltungsanordnung 60 dierteilschaltungen verbunden ist.
aus MOS-Transistoren zur Decodierung der Adressen Da die Decodierungsschaltung mitsamt der Ver-

für einen MOS-Speicher, wobei der MOS-Speicher zögerungsschaltung auf dasselbe Chip integriert wird, und die Decodierungsschaltung auf einem Chip inte- wird nur noch ein Anschlußstift für einen Steuergriert sind, bei der zur Auswahl jeder Zeile bzw. impuls benöiigt. Wird dann noch der MOS-Speicher Spalte des MOS-Speichers parallelgeschaltete MOS- 65 auf das Chip integriert, dann steht für diesen ein Transistoren (Decodierteilschaltung) vorgesehen sind, Anschlußstift mehr zur Verfügung. Die Verzögederen Torelektroden die Adressensignale in negierter rungsschaltung kann sehr einfach realisiert werden bzw. unnegierter Form zugeführt werden und deren und ist nur einmal für die Decodierungsschaltung

und ferner aus einem Steuer-MOS-Transisiör (MTE) besteht, dessen eines Ende der gesteuerten Strecke mit der Torelektrode des Entlade-MOS-Transistors (MEV) verbunden ist und dessen anderes Ende der gesteuerten Strecke und dessen Torelektrode an die Betriebsspannungsquelle (VDD) angeschlossen ist.

eines Speicherchips erforderlich. Da die Verzögerungsschaltung mit auf das Chip integriert wird, unterliegt sie den gleichen Baueleineniioleranzen wie die übrigen Bauelemente der Dec udierungsschaltung. Die Verzögerungszeit der Verzögerungsschaltung, die einmal durch die Dimensionierung der MOS-Transistoren optimal ausgelegt wird, ist dann immei an die Geschwindigkeit der übrigen Teile der Decodierungsschaltung angepaßt. Ebenso erhält man einen sehr guten Temperatiirgleichlauf zwischen der Verzögerungsschaltung und den übrigen Teilen der Decodierungsschaltung.

Die erfindungsgemäße Decodierungsschaltung soll an Hand eines Ausführungsbeispieles weiter erläutert werden. Es zeigt Fig. 1 die Decodierungsschaltung,

Fi g. 2 eine Verzögerungsschaliung,

Fig. 3 einen Impulsplan für die Decodierungsschaltung.

Die Decodierungsschaltung besteht aus Decodierteilschaltungen DTO bis DTm und einer Verzögerungsschaltung VZ. Für jede Zeile des MOS-Speichers, der nicht dargestellt ist. wird eine Decodierteilschaltung DT vorgesehen. Diese Decodierteilsclialtungen DT bestehen aus parailelgeschalteten MOS-Transistoren MD. deren eine zusammengeschalteten Enden der gesteuerten Strecken über einen Lade-MOS-Transistor LM mit dem ersten Pol einer Betricbsspannungsquelle VDD verbunden ist. Diese zusammcngeschalteten Enden bilden gleichzeitig die Ansteuerleitung X für die zugeordnete Zeile der Speicherzellen des MOS-Speichcrs. An die Torelektrode des Lade-MOS-Transistors LM wird ein Steuerimpuls P angelegt. Die anderen zusammengeschalteten Enden der gesteuerten Strecken der MOS-Transistoren MD sind an einen Ausgang PV der Verzögerungsschaltung VZ angeschlossen. Der Verzögerungsschaltung VZ wird ebenfalls der Steuerimpuls P am Eingang zugeführt. Den Torelektroden der MOS-Transistoren MD der Decodierteilschaltungen DT werden die Adressenbits in unnegierter bzw. negierter Form zugeleitet. Dazu sind Adresseninverter IV vorgesehen. Sie bestehen aus jeweils zwei MOS-Transistoren, wobei der eine ein Lade-MOS-Transistor LMl, der andere ein inverter-MOS-Transistor IT ist. Die Adresseninverter IV arbeiten nach dem dynamischen Prinzip und sind aus der Literatur bekannt.

Die Wirkungsweise der Decodierungsschaltung soll im folgenden beschrieben werden. Dabei wird der Impulsplan der Fig. 3 berücksichtigt, der für n-Kanal-Transistoren dargestellt ist. Bei p-Kanal-Transistoren ändert sich die Signalpolarität. Zunächst tritt der Steuerimpuls P in Zeile 1 der F i g. 3 auf und steuert die MOS-Transistoren LMl, LM leitend, so daß die Ausgänge "ÄT5 bis ~ÄT\ der Adresseninverter IV, die Ausgänge Xo bis Xm der Decodierungsteilschaltungen ebenso wie der Ausgang PV der Verzögerungsschaltung VZ über die in diesen Schaltungsteilcn enthaltenden Ladetransistoren LMI, LM aufgeladen werden. Bevor der Steuerimpuls P verschwindet, liegen die Adressensignale A 0 bis A η (s. Zeile 3 der Fig. 3) an. Nach der Rückflanke des Steuerimpulses P werden die Adressensignale invertiert, und zwar in der Art, daß die Ausgänge der Adresseninverter IV nur dann entladen werden, wenn die Invertertransistoren IT durch die anliegenden Adressensignale leitend gesteuert werden.

Nach Beendigung der Inversion der Adre^csensignale erscheint verzögert die Rückflanke des Steuerimpulses P am Ausgang PV der Verzögerungsschaltung VZ (s. Zeile 2 der F i g. 3). Mit dieser Flanke werden die Adressensignale decodiert in der Art, daß alle Ausgänge der Decodierungsschaltung durch leitende MOS-Transistoren MD entladen werden, bis auf den einen Ausgang XO bis Xn, bei dem durch die Kombination der anliegenden Adressensignale und deren Inversionen alle MOS-Transistoren MD gesperrt sind. Dieser Ausgang bleibt geladen und gilt damit als ausgewählt (s. Zeile 5 der F i g. 3).

Zum Beispiel sei angenommen, daß die Torelektroden der MOS-Transistoren MD der Decodierteilschaltung DTO alle auf tiefem Potential liegen, also die Decodierteilschaltung DTO durch die Kombination der Adressensignale ausgewählt worden ist. Die Ansteuerleitung -VO ist aufgeladen, hat also hohes Potential und wenn am Ausgang der Verzögerungsschaltung VZ tiefes Potential erscheint, dann bleiben alle MOS-Transistoren AiD der Decodierteilschahung DTO gesperrt, so daß die Ansteuerleitung XO auf hohem Potential bleibt (s. F i g. 3, 5. Zeile, strichlierte Linie). Bei allen anderen Decodierteilschaltungen DT1 bis DTm sind ein oder mehrere MOS-Transistoren MD enthalten, deren Torelektroden auf hohem Potential liegen. Erscheint dann am Ausgang PV der Verzögerungsschaltung VZ die Rückflanke des Steuerimpulses, also tiefes Potential, dann werden diese MOS-Transistoren leitend, und die Ansteuerleitungen ΑΊ bis Xm können sich über die leitend gesteuerten MOS-Transistoren MD entladen (siehe F i g. 3, 5. Zeile, ausgezogene Linie).

Durch die verzögerte Rückflanke des Steuerimpulses am Ausgang PV wird erreicht, daß die Decodierungsschaltung nicht eher aktiviert wird, als die Inversion der Adressen abgeschlossen ist. Würde diese Bedingung nicht eingehalten werden, so könnten auch die MOS-Transistoren MD der ausgewählten Decodierteilschaltung von noch nicht invertierten Adressensignalen leitend gesteuert werden, so daß auch diese Ansteuerleitung entladen werden würde.

Ein Beispiel einer Verzögerungsschaltung ist in F i g. 2 gezeigt. Diese besteht aus einem Lade-MOS-Transistor MLV, einem Entlade-MOS-Transistor MEV und einem Steuertransistor MTE. Der Lade-Transistor AiLK und dei Entladetransistor MEV sind genauso zusammengeschaltet wie die Adresseninverter. Ihnen wird auch auf gleiche Weise der Steuerimpuls P zugeführt. An der Torelektrode des Entladetransistors MEV ist der Steuertransistor MTE angeschlossen. Über den Ladetransistor MLV werden die Leitungskapazitäten CV mit dem Beginn des Steuerimpulses P aufgeladen und über den Entladetransistor MEV nach Erscheinen der Rückflanke des Steuerimpulses P entladen. Für die Verzögerung der Entladung der Kapazitäten CV liefert der Steuertransistor MTE den Pegel zur Ansteuerung des Entladungstransistors MEV. Die Verzögerung des Steuerimpulses P gegenüber der Entladung der Adresseninverter entsteht durch die unterschiedlichen Pegel an den Torelektroden der Entladungstransistoren der Verzögerungsschaltung bzw. der Adresseninverter. Der Pegel der Adresseninverter im Zustand »1« ist gleich der Betriebsspannung VDD, wenn der Pegel des Steuerimpulses P größer ist als die Betriebsspannung VDD plus der Schwellspannung UT des Lade-Transistors LMl. Der Pegel am Punkt S an der Torelektrode des MOS-Transistors MEV ist aber gleich

der Betriebsspannung VDD minus der Schwellspannung des Steuertransistors MTE. Damit wird während der Rückflanke des Steuerimpulses F der Entladetransistor MEV später leitend als die Invertertransistoren der Adresseninverter. Eine weitere Verzögerung kann durch die Dimensionicrung des Ent ladetransistors MEV erreicht werden, der z. B. si ausgelegt wird, daß er die Kapazität CV etwas lang samer entlädt als die Invertcrtransistoren der Adres seninverler die Kapazitäten der Adrcssenleitungen

Hierzu 2 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Nach dem dynamischen Prinzip arbeitende Schaltungsanordnung aus MOS-Transistoren zur Decodierung der Adressen für einen MOS-Speicher, wobei der MOS-Speicher und die Decodierungsschaltung auf einem Chip integriert sind, bei der zur Auswahl jeder Zeile bzw. Spalte des MOS-Speichers parallelgeschaltete MOS-Transistoren (Decodierteilschaltung) vorgesehen sind, deren Torelektroden die Adressensignale in negierter bzw. unnegierter Form zugeführt werden und deren zusaromengeschalteten einen Enden der

zusammengeschalteten einen Enden der gesteuerten Strecken die Ansteuerleitung für die Speicherzellen einer Zeile bzw. Spalte bilden, wobei diese Ansteuerleitungen über einen durch einen Steuerimpuls gesteuerten Lade-MOS-Transistor mit der Betriebsspannungsquelle verbunden sind.

MOS-Speicher sind bekannt (siehe z. B. »Electronics«, 16. Februar 1970, S. 109 bis 115). Die Zugriffszeit eines solchen MOS-Speichers wird wesent- !o Hch durch die Decordierzeit der Adressendecodierung bestimmt. Werden Decodierungsschaltungen verwendet, die nach dem statischen Prinzip aufgebaut sind, so werden nur dann hohe Decodierungsgeschwindigkeiten erreicht, wenn die Decodierungsschaltungen