JPH11126498A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JPH11126498A
JPH11126498A JP9289351A JP28935197A JPH11126498A JP H11126498 A JPH11126498 A JP H11126498A JP 9289351 A JP9289351 A JP 9289351A JP 28935197 A JP28935197 A JP 28935197A JP H11126498 A JPH11126498 A JP H11126498A
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Shinichiro Shiratake
慎一郎 白武
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Abstract

(57)【要約】 【課題】 カラム選択線によって制御され、ビット線に
対するプリチャージ電流を選択的に制限する電流制限素
子を用いることによって、ビット線とワード線のショー
ト不良が起こっていても、チップ待機時の電流パスを遮
断することができるダイナミック型半導体装置を提供す
ることである。 【解決手段】 ビット線のプリチャージ回路に、カラム
選択線から供給３値電圧により制御され、選択的にプリ
チャージ電流量を制限する能動的な電流制限素子を設け
たことを特徴とするダイナミック型半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体装置に関するものであり、特に、ビット線とワード
線のショート不良があっても待機状態の消費電流を抑制
することができるビット線のプリチャージ回路方式に関
するものである。
【０００２】
【従来の技術】半導体基板上の加工技術が進歩するにつ
れて、半導体記憶装置で用いられる素子の大きさも次第
に小さくなってきている。これに伴い、半導体記憶装置
内部の配線などの加工ピッチが小さくなり、加工を行う
クリーンルーム内部のごみ( ダスト) や、プロセス上の
加工ばらつきに起因する配線間のショート不良の発生確
率が大きくなってきている。
【０００３】ダイナミック型半導体記憶装置の内部にお
いて、メモリセルのマトリクスを構成するワード線とビ
ット線は、一般にチップ内部で最も加工ピッチが小さ
く、従って上記で説明したショート不良をひきおこしや
すい。ここで、特にワード線とビット線の間でショート
不良が発生すると、待機状態における消費電流が増加し
てしまうという問題がある。
【０００４】すなわち、待機状態においてワード線は０
Ｖ（Ｖｓｓ）に固定されており、ビット線は（１／２）
Ｖｃｃに固定されているため、ビット線のプリチャージ
電位発生回路である（１／２）Ｖｃｃ電源の出力がＶｓ
ｓ電位とショートしてしまうため、（１／２）Ｖｃｃ電
源の負荷が大きくなり、消費電流が増大する。
【０００５】この様子を図を用いて詳しく説明する。図
６はセルアレイとセンスアンプ部分の配置の例である。
センスアンプ部分のビット線ＢＬＳとその参照ビット線
／ＢＬＳの間には、ＮＭＯＳからなるＮ型センスアン
プ、ＰＭＯＳからなるＰ型センスアンプ、ビット線プリ
チャージ回路及びデータ転送ゲートが接続されている。
これらの回路は、センスアンプの両側に配置されたセル
アレイＡ、Ｂによって共有されており、２本の制御信号
φＡ、φＢによってセンスアンプ部分のビット線とセル
アレイ部分のビット線が接続あるいは切断される。すな
わちセルアレイＡに含まれるビット線ＢＬＡとその参照
ビット線／ＢＬＡは、φＡが活性化することによってセ
ンスアンプ部分のビット線ＢＬＳと参照ビット線／ＢＬ
Ｓに接続され、セルアレイＢに含まれるビット線ＢＬＢ
とその参照ビット線／ＢＬＢは、φＢが活性化すること
によってＢＬＳと／ＢＬＳに接続される。
【０００６】セルアレイ内部には、ビット線と交差して
マトリクスをなすように複数のワード線が配置されてお
り、ビット線とワード線の交点にメモリセルが選択的に
配置されている。
【０００７】図７は図６の回路の動作を説明する図であ
る。まず待機状態においては、ＥＱ信号が活性化されて
おり、またφＡおよびφＢの両方が活性化しており、ビ
ット線プリチャージ回路によってビット線全体の電位が
（１／２）Ｖｃｃにプリチャージされている。ＳＡＮ及
びＳＡＰもビット線と同じく（１／２）Ｖｃｃにプリチ
ャージされており、センスアンプは非活性の状態に保た
れている。
【０００８】また、カラム選択信号線ＣＳＬの電位はＶ
ｓｓすなわち０Ｖに固定されており、ビット線ＢＬＳ、
／ＢＬＳとデータ線Ｄ、／Ｄは非接続の状態となってい
る。さらに、ワード線の電位はＶｓｓすなわち０Ｖに固
定されている。
【０００９】メモリセルが活性化状態となると、ＥＱ信
号が非活性となり、φＡあるいはφＢのいずれかが非活
性となる。すなわち、φＡあるいはφＢのうち活性化が
維持された側のセルアレイだけがセンスアンプに接続さ
れた状態となる。この例ではφＢが非活性となり、φＡ
が活性化したままとなっているので、ＢＬＡと／ＢＬＡ
がそれぞれＢＬＳと／ＢＬＳに接続されている。
【００１０】次にワード線が活性化してメモリセルのデ
ータがビット線に転送され、ビット線の電位が（１／
２）Ｖｃｃのプリチャージ電位から微小に変化する。こ
の変化量（ΔＶ）は、メモリセルの容量Ｃs とビット線
の容量ＣB とＶｃｃの関係で、 ΔＶ＝（１／２）Ｖｃｃ×（Ｃｓ／ＣB ） のようにあらわされる。ただしビット線容量ＣB とは、
セルアレイ部分のビット線ＢＬＡの容量ＣBAと、センス
アンプ部分のビット線ＢＬＳの容量ＣBS、およびセル容
量Ｃs とによって、 ＣB ＝ＣBA＋ＣBS＋Ｃs のようにあらわされる。
【００１１】次にＳＡＮの電位がＶｓｓに、ＳＡＰの電
位がＶｃｃに変化すると、ビット線上のデータが増幅さ
れてビット線対の電位がＶｃｃとＶｓｓに増幅される。
さらに、ＣＳＬが選択的にＶｓｓからＶｃｃに活性化さ
れると、選択されたビット線対のデータがＤＱ線対に転
送される。
【００１２】以上のようなＤＲＡＭの動作において、ビ
ット線とワード線のショート不良がおこった場合の問題
点は、待機時のビット線とワード線のプリチャージ電位
がそれぞれ異なり、ビット線は（１／２）Ｖｃｃ、ワー
ド線はＶｓｓにプリチャージされることである。すなわ
ちビット線とワード線のショート不良が起こると、（１
／２）Ｖｃｃ電源とＶｓｓ電源の間に貫通電流が流れて
しまい、したがってチップ全体の消費電力が大きくなっ
てしまう。
【００１３】この問題を模式的に示したのが図８であ
る。待機状態に置いてワード線はＶｓｓ電源に接続され
ており、ビット線は（１／２）Ｖｃｃ電源に接続されて
いるが図中の矢印線で示したような経路で両者が短絡す
ることによって電流が流れてしまう。ＤＲＡＭの製品規
格として、一般にはスタンバイ (待機) 時の電流が動作
時よりも低く定められているために、上記のような消費
電力の増加はチップが不良品となる確率を高くしてしま
う。
【００１４】このような問題に対する公知の解決方法と
してあげられるのは、Toshiaki Kirihata らによる"Fau
lt-Tolerant Designs for 256 Mb DRAM", IEICE Trans.
Electron Vol.E79-C,No.7 July 1996 pp.969-977.であ
る。この論文では、ビット線のプリチャージ回路に図９
に示すような電流制限素子Ｔを搭載してビット線とワー
ド線のショート不良が起こった場合の電流を抑制する方
法について述べられている。
【００１５】すなわち、ビット線プリチャージ回路のノ
ードＡと、（１／２）Ｖｃｃ電源の出力と接続されたノ
ードＢの間にダイオード接続のＮＭＯＳトランジスタＴ
を挿入することによって、Ａ−Ｂ間に流れる電流を制限
している。このトランジスタＴは、ＮＭＯＳセンスアン
プ等で用いられるトランジスタよりもしきい値が低く、
ソース・ゲート間の電圧が０V でもソース・ドレイン間
の電位差に応じた電流を流すことができるデプレーショ
ンタイプのトランジスタである。
【００１６】但し、この電流量は非常に小さく、最大で
１５μＡ程度に抑えられている。デプレーションタイプ
のトランジスタを用いることによって、ノードＡとノー
ドＢの間が完全に遮断されることなく、したがってビッ
ト線に対するプリチャージが可能で、かつ電流が最大１
５μＡの抑えられているために、ビット線とワード線の
間にショート不良が存在しても、１箇所あたり１５μＡ
以上の電流を浪費することがない。
【００１７】
【発明が解決しようとする課題】ところが、この方法に
おいては、ショート起因の消費電力の総量は不良箇所の
個数に比例する。すなわち、上記の電流制限素子は、１
箇所のショート不良に起因する電流の上限を定めるだけ
なので、ショート不良が多数箇所で起こっていると、そ
の数に比例した電流が流れてしまう。従って、ショート
不良の数が多くなると、スタンバイ電流が規格を満足で
きずに不良品となってしまう。これに対し、電流制限素
子１つあたりに流せる電流を極端に小さく設定すればこ
の問題を回避することができる。すなわち、電流を１／
１０に制限すれば、ショート不良箇所の数が１０倍多く
なっても消費電力を一定に保つことができる。しかしな
がら、上記の公知例ではビット線のプリチャージも電流
制限素子を介して行っているために、電流制限素子で流
すことができる電流量を制限すると、ビット線のプリチ
ャージにかかる時間が多くなってしまうため、電流を必
要以上に小さい値に制限することはできない。したがっ
て、電流制限素子で流せる電流量をプリチャージ時間を
満足する必要最低限に設定した場合でも、ショート不良
の数に比例した消費電力の増加は避けることができな
い。本発明ではこのような問題を解決し、ショートがお
こっているビット線に対して選択的に電流量を制限する
能動的な電流制限素子を用いることによって、ビット線
とワード線のショート不良が起こっていても、不良箇所
に比例した消費電力の増大を防止することができる半導
体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明のダイナミック型
半導体装置においては、ビット線対ごとに配置された充
電回路と、一端が前記充電回路に接続され、他端が第1
の電源電位供給手段に接続され、且つゲートがカラム選
択線に接続されたデプレーションタイプの電流制限素子
とを有することにより、当該ビット線対の１つのビット
線とワード線とが短絡していた場合でも、対応するカラ
ム選択線から前記電流素子のゲートに負電圧を供給する
ことにより、前記第１の電源電位供給手段からビット線
対を介してワード線へ流れる電流パスを遮断することが
可能となり、ゆえに消費電力の増加を防止することが可
能となる。
【００１９】
【発明の実施の形態】本発明の実施形態を図を参照しな
がら説明する。図１は本発明の第１の実施例の回路構成
例で、ＤＲＡＭのセンスアンプ部分とセルアレイ部分の
ビット線に対する回路の配置を示したものである。本実
施例では、ＥＱ信号により導通制御されるビット線の充
電回路（以下プリチャージ回路という）のノードＡと、
（１／２）Ｖｃｃ電源の出力に接続されたノードＢとの
間に電流制限素子１であるデプレーションタイプのＮＭ
ＯＳトランジスタＴを挿入し、且つ当該トランジスタＴ
のゲート電極はカラム選択線ＣＳＬに接続されている。
ビット線に対するプリチャージを行うＤＲＡＭの待機状
態においては、通常カラム選択線ＣＳＬは全て非選択状
態として第１の電位Ｖｓｓに固定されている。この状態
でもビット線のプリチャージを行えるように、トランジ
スタＴにはゲートがＶｓｓ電位であっても完全に遮断す
ることがないデプレーションタイプのＮＭＯＳトランジ
スタを用いる。カラム選択線ＣＳＬは、図７で説明した
従来の技術と同様に、不良が発生していな場合は非選択
時の第１の電位Ｖｓｓと選択時の第２の電位Ｖｃｃの２
値が供給されるが、本実施例では、ビット線とワード線
のショート不良がおこった場合には、プリチャージ電流
を制限するためにＣＳＬには第３の電位−Ｖが供給され
ることにより制御される。第３の電位は負の電圧であ
り、この電位をＮＭＯＳのデプレーションタイプトラン
ジスタＴのゲート電極に与えることによって、Ｔのソー
ス・ドレイン間に流れる電流が完全に遮断される。すな
わち、図９で示した従来技術に比べて、ゲート電位を低
くすることによって電流量の上限をカラム選択線に接続
されたビット線ごとに低減できることが本発明の意図す
る効果である。
【００２０】図２は本実施例の動作波形を示す。カラム
選択線ＣＳＬの動作については、ビット線とワード線の
ショート不良が発生していない場合と、ショート不良が
発生した場合をそれぞれ示している。ショート不良が発
生していない状態では、従来の技術で説明したようにカ
ラム選択線ＣＳＬは非選択状態をあらわす第１の電位Ｖ
ｓｓと選択状態をあらわす第２の電位Ｖｃｃの２種類の
値に制御される。これに対して、ショート不良が発生し
た場合は、カラム選択線ＣＳＬは第３の電位−Ｖに固定
される。すなわち、電流制限トランジスタＴのゲート電
位が負の値になるため、Ｔのソース・ドレイン間には電
流が流れなくなる。これにより、ワード線に電位を与え
るＶｓｓ電源とビット線に電位を与える（１／２）Ｖｃ
ｃ電源の間のワード線・ビット線間のショートに起因す
る電流が流れなくなっている。この場合ＣＳＬは第３の
電位に固定されたままとなる。すなわち、選択状態の電
位Ｖｃｃになることはないので、−Ｖに固定されたカラ
ム選択線につながるビット線は、データ線に接続される
ことがなくなってしまう。しかしながら、ビット線がワ
ード線とショートしてしまっていると、メモリセルのデ
ータを正常に読み出すことができないので、当該ＣＳＬ
に接続されているビット線は、別に設けられた冗長置き
換え回路によって冗長ビット線に置き換えられるため、
動作的な支障は全くない。
【００２１】図３は本実施例のカラム選択線制御回路７
の例を示す。この例では、カラム選択線の非選択状態を
あらわす第１の電位Ｖｓｓと、選択状態をあらわす第２
の電位Ｖｃｃの２値に制御される信号線ＰＣＳを発生す
るカラムデコーダ３と、カラム選択線ＣＳＬに対して、
上記ＰＣＳと負電圧生成回路２より生成される第３の電
位−Ｖとのいずれかを切替えて与える切替え回路４が示
されている。ここで、ＰＣＳは、ＶｓｓとＶｃｃの２電
源電圧間で振幅動作する従来の技術におけるカラム選択
信号に相当するものである。本実施例におけるカラム選
択線ＣＳＬと、ＰＣＳあるいは−Ｖを切替えて接続する
切替え回路４は、カラム選択線ごとに設けられている。
さらに切替え回路ごとに不揮発的な記憶手段５が設けら
れており、その記憶内容によってカラム選択線ＣＳＬに
対してＰＣＳあるいは−Ｖのどちらを接続するかを決定
すればよい。不揮発的な記憶手段の記憶内容は、例えば
チップ加工後に動作試験を行ってショート不良が存在す
るカラム選択線に対してこれを−Ｖに固定するように決
定される。上記不揮発的な記憶手段は、チップ加工後に
レーザー光線で切断されるヒューズ回路や、ＰＲＯＭな
どを用いることができる。
【００２２】図４は本実施例における、図１に示したセ
ルアレイ部とセンスアンプ部、および図３に示したカラ
ム選択線制御回路の配置関係の例を示した図である。メ
モリセル部とセンスアンプ部は交互に配置されており、
複数のセンスアンプ部に対してカラム選択線ＣＳＬが共
有されている。ロウデコーダはセルアレイ部ごとに設け
られており、ワード線はロウデコーダによって選択的に
活性化される。
【００２３】セルアレイ部およびセンスアンプ部には、
正規メモリ部と冗長メモリ部が含まれており、ビット線
に不良が発生した場合などには、正規メモリにかわって
冗長メモリがアクセスされる。上述した様に、正規メモ
リ部において、ワード線とビット線との短絡が発見され
た場合には、対応するカラム選択線ＣＳＬに−Ｖが供給
され、冗長メモリ部により置き換えられる。
【００２４】図４のセンスアンプ部には本発明の電流制
限素子を用いたセンスアンプ、ビット線プリチャージ回
路及びデータ転送ゲートが設けられる。当該電流制限素
子はＣＳＬとゲートとがコンタクトされるだけであるた
め、従来における厳しいビット配線距離間に存在するソ
ースとゲートとのコンタクトに比べ、アスペクト比やマ
スクずれ等による開口不良やソースへのコンタクト不良
の問題も本発明は併せて改善することができる。
【００２５】図５は第２の実施例であるセンスアンプ部
分の回路配置を示すものである。本実施例は、カラム選
択線ＣＳＬがとなり合う２組のビット線対によって共有
された回路構成に対応したものである。この場合、デー
タ線Ｄ０、／Ｄ０、Ｄ１、／Ｄ１はセンスアンプ部ごと
に２組４本配置されており、１本のＣＳＬが活性化する
と図に示されている４本のビット線がそれぞれデータ線
に接続される。電流制限用のトランジスタＴのゲート電
極は、第１の実施例と同様にカラム選択線に接続されて
おり、図示した４本のビット線によって共有されてい
る。すなわち、電流制限素子は、２のｎ（ｎ≧１）乗本
（本実施例ではｎ＝２）のビット線に１つ共有という構
造で設けられている。このため、電流制限素子の数を減
らすことが可能となる。また、第１の実施例では、内部
に含まれる電流制限素子の数はカラム選択線と同数であ
ったが、カラム選択線の整数倍であっても本願発明の目
的を達成することが可能である。
【００２６】
【発明の効果】本発明によれば、ビット線のプリチャー
ジ回路に、カラム選択線によって制御され、ビット線に
対するプリチャージ電流を選択的に制限する電流制限素
子を用いることによって、ビット線とワード線のショー
ト不良が起こっていても、チップ待機時の電流パスを遮
断できる半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第1 の実施形態にかかるダイナミック
型半導体装置を示す回路図。
【図２】本発明の第1 の実施形態の動作を示すタイミン
グ図。
【図３】本発明の第1 の実施形態にかかるカラム選択制
御回路図。
【図４】本発明の第1 の実施形態にかかる回路配置図。
【図５】本発明の第2 の実施形態にかかるダイナミック
型半導体装置を示す回路図。
【図６】第1 の従来技術を示す回路図。
【図７】第1 の従来技術の回路図の動作を示すタイミン
グ図。
【図８】第1 の従来技術の問題点を示す回路図。
【図９】第2 の従来技術を示す回路図。
【符号の説明】
１ 電流制限素子 ２ 負電位生成回路 ３ カラムデコーダ ４ 切替え回路 ５ 不揮発的記憶手段 ６ カラム選択制御回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミック型半導体記憶装置におい
    て、ビット線対と、 前記ビット線対を構成する各ビット線の間に配置された
    充電回路と、一端が前記充電回路に接続され、他端が第
    1 の電源電位供給手段に接続された電流制限素子とを有
    し、 前記電流制限素子は、カラム選択線から供給される電位
    に基づき駆動制御されることを特徴とするダイナミック
    型半導体装置。
  2. 【請求項２】 前記電流制限素子は、Ｎ型ＭＯＳトラン
    ジスタからなり、そのしきい値電圧が負であることを特
    徴とする請求項１記載のダイナミック型半導体装置。
  3. 【請求項３】 前記カラム選択線に接続され、カラム選
    択線が選択された時には当該カラム選択線に第2 の電位
    を供給し、非選択時には第3 の電位を供給し、且つ前記
    充電回路と前記第1 の電源電位供給手段との間の電流パ
    スを遮断させる場合には第４の電位を供給するＣＳＬ電
    位供給手段を有していることを特徴とする請求項１記載
    のダイナミック型半導体装置。
  4. 【請求項４】 前記ＣＳＬ電位供給手段には、前記第２
    の電位と第３の電位間で振幅動作するカラムデコーダ
    と、 負電圧を生成する負電圧生成回路と、 前記カラムデコーダの出力と負電圧生成回路からの出力
    とを切り替える切替え手段とが設けられていることを特
    徴とする請求項３項記載のダイナミック型半導体装置。
  5. 【請求項５】 複数のビット線対と、 前記複数のビット線対と直行する方向に配置された複数
    のワード線と、 前記複数のビット線対の各ビット線対間に直列接続され
    た第１及び第２のＮ型ＭＯＳトランジスタを有する充電
    回路と、前記各充電回路の第１及び第２のＮ型ＭＯＳト
    ランジスタの共通ノードに一端が接続され、他端が第１
    の電位供給手段に接続され、且つゲートはカラム選択線
    に接続されたデプレーションタイプのＭＯＳトランジス
    タと、 当該ビット線対の１つのビット線とワード線とが短絡し
    ていた場合には、前記カラム選択線に負電圧を供給する
    手段とを有していることを特徴とするダイナミック型半
    導体装置。
JP9289351A 1997-10-22 1997-10-22 ダイナミック型半導体記憶装置 Pending JPH11126498A (ja)

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