DE10350339A1 - Halbleiterspeichervorrichtung mit reduzierter Datenzugriffszeit - Google Patents

Halbleiterspeichervorrichtung mit reduzierter Datenzugriffszeit Download PDF

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Abstract

Eine Speichervorrichtung beinhaltet mindestens zwei mit einer globalen Bitleitung verbundene Zellblöcke zur Ausgabe von Daten abhängig von einem Befehl; mindestens eine globale Bitleitungs-Verbindungseinheit zum selektiven Verbinden der globalen Bitleitung mit jedem Zellblock durch die Steuerung eines Steuerblocks, wobei eine globale Bitleitungs-Verbindungseinheit zwischen den zwei Zellblöcken angeordnet ist; und den Steuerblock zur Steuerung der Ausgabe von in jedem Zellblock gespeicherten Daten auf die globale Bitleitung und Rückspeichern der auf die globale Bitleitung ausgegebenen Daten in den ursprünglichen Zellblock oder einen anderen Zellblock, welcher abhängig davon festgelegt wird, ob Daten abhängig von einem nächsten Befehl aus dem ursprünglichen Zellblock oder einem anderen Zellblock ausgegeben werden.

Description

  • Bereich der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung; und insbesonders die Halbleiterspeichervorrichtung, die sich zu einer Ausstattung mit reduzierter Datenzugriffszeit eignet.
  • Beschreibung des Standes der Technik
  • Im Allgemeinen wird eine Halbleiterspeichervorrichtung eingeteilt in einen Speicher mit wahlfreiem Zugriff (RAM) und einen Nur-Lese-Speicher (ROM).
  • Das RAM schließt ein dynamisches RAM (DRAM) und ein statisches RAM (SRAM) ein. Eine Zelle des dynamischen RAM weist einen Transistor und einen Kondensator auf, und die des statischen RAM weist vier Transistoren und zwei Lastwiderstände auf. Die Verwendung des DRAM ist verbreiteter als die des SRAM, weil das DRAM wirkungsvoller als das SRAM bei einer Chip-Integration und einem Herstellungsprozess ist.
  • Heute hat die Verarbeitungsgeschwindigkeit einer zentralen Prozesseinheit (CPU) dramatischer zugenommen als die des DRAM. Daraus ergeben sich viele Probleme, da die Verarbeitungsgeschwindigkeit der Speichervorrichtung langsamer ist als die der CPU. Um diese Problematik zu bewältigen, wurden verschiedene Arten von Anordnungen in der Speichereinrichtung für eine Hochgeschwindigkeits-Datenübertragung entwickelt.
  • 1 zeigt ein Blockdiagramm, welches eine herkömmliche Speichervorrichtung darstellt.
  • Wie gezeigt, ist die Speichervorrichtung mit einem Befehlscontroller 200, mehr als einer Bank 100 und einem Daten-Eingangs-Ausgangs-Puffer 300 versehen. Der Befehlscontroller 200 steuert die Bank 100 in unterschiedlichen Betriebsarten, beispielsweise Lese-, Schreib- und Refresh-Modus, abhängig von einer Vielzahl von den Befehlen /RAS, /CAS, /WE, /CS, CKE, CK und ähnlichen, die von einem externen Teil (nicht dargestellt) eingegeben werden. Die Bank 100 besitzt eine Anzahl von Segmenten 120A bis 120H, wobei jedes Segment einen Zeilen-Adress-Dekoder 121 und einen Spalten-Adress-Dekoder 122 aufweist, so dass in einer Zellblockeinheit gespeicherte Daten abhängig von einer eingegebenen Adresse ausgelesen oder eingegebene Daten in die Zellblockeinheit des Segments 120A eingeschrieben werden. Der Daten-Eingangs-Ausgangs-Puffer 300 dient zur Pufferung der eingegebenen oder der ausgegebenen Daten für die Zellblockeinheit der Bank 100.
  • Typischerweise besitzt die Speichervorrichtung bespielsweise vier Bänke. 1 stellt jedoch nur eine Bank 100 im Detail dar, weil jede der Bänke die gleiche Struktur aufweist. Obwohl aus Gründen der Erleichterung Bauelemente der herkömmlichen Speichervorrichtung in der 1 vereinfacht sind, kann ein weiteres Element in der herkömmlichen Speichervorrichtung enthalten sein.
  • Eine Bank besitzt Eingangs-/Ausgangs- (I/O)-Leseverstärkerblöcke 110A und 110B zur Verstärkung der ausgegebenen Daten von zum Beispiel acht Segmenten 120A bis 120D und 120E bis 120H, um die verstärkten Daten dem Daten-Eingangs-/Ausgangs- (I/O)-Puffer 300 zu übergeben. Jedes Segment besteht aus verschiedenen Zellblockeinheiten. Weiterhin liefern die I/O-Leseverstärkerblöcke 110A und 110B die eingegebenen Daten von dem Daten-Eingangs-/Ausgangs-(I/O)-Puffer 300 zu dem ersten bis achten Segmenten 120A bis 120H.
  • Das erste Segment 120A schließt den Zeilen-Adress-Dekoder 121, den Spalten-Adress-Dekoder 122 und einen Zellbereich 120A_1 mit ein. Der Zeilen-Adress-Dekoder 121 dekodiert eine Zeilenadresse zur Ausgabe der dekodierten Zeilenadresse an den Zellbereich 120A_1. Der Spalten-Adress-Dekoder 122 dekodiert eine Spaltenadresse zur Ausgabe der dekodierten Spaltenadresse Zeilenadresse an den Zellbereich 120A_1.
  • Der Zellbereich 120A_1 besteht aus einer Vielzahl von Zellblockeinheiten, wobei jede eine Anzahl von Zelleinheiten besitzt. Eine Zellblockeinheit 124A ist mit einem Paar der Bitleitungs-Leseverstärkerblöcke gekoppelt, zum Beispiel 123A und 123B zum Auslesen und Verstärken der von der Zellblockeinheit, zum Beispiel 124A, ausgegebenen Daten.
  • Zum Beispiel weist die 256 Mb Speichervorrichtung typischerweise vier 64 Mb Bänke auf. In diesem Fall beträgt eine Größe des Segments 8 Mb, weil jede Bank 100 acht Segmente 120A bis 120H beinhaltet. Jedes Segment, zum Beispiel 120A, besitzt acht Zellblockeinheiten 124A bis 124H und jede Zellblockeinheit, zum Beispiel 124A, hat 256 Wortleitungen und 4 Kb (4×1024) Bitleitungen. Somit weist jede Zellblockeinheit, zum Beispiel 124A 256×4 Kb Zelleinheiten auf. Im weiteren Verlauf hiernach wird von einer Segmentgröße von 8 Kb ausgegangen, wobei jede Zellblockeinheit 256 Wortleitungen besitzt.
  • Wenn jede Zellblockeinheit, zum Beispiel 124A, mit zwei Leseverstärkerblöcken, zum Beispiel 123A und 123B, gekoppelt ist, ist es wie schon erwähnt, notwendig, dass das Segment 120A mit acht Zellblockeinheiten 124A bis 124H sechzehn Bitleitungs-Leseverstärkerblöcke aufweisen sollte. Das Segment 120A der konventionellen Speichervorrichtung ist so implementiert, dass neun Bitleitungs-Leseverstärkerblöcke 123A bis 123I verwendet werden. Jeder Bitleitungs-Leseverstärkerblock, zum Beispiel 123B, ist gemeinsam mit den zwei benachbarten Zellblockeinheiten, zum Beispiel 124A und 124B verbunden. Die beiden benachbarten Zellblockeinheiten, zum Beispiel 124A und 124B, haben einen gemeinsamen Bitleitungs-Leseverstärkerblock, zum Beispiel 123B, aufgrund der Wirtschaftlichkeit der Chip-Integration. In diesem Fall kann der Bitleitungs-Leseverstärkerblock, zum Beispiel 123B, selektiv mit den Zellblockeinheiten 124A und 124B durch Steuerung des Befehlscontrollers 200 verbunden werden.
  • 2 zeigt einen schematischen Schaltplan, der einen und eine Zellblockeinheit aus der 1 darstellt. Das heisst, die Teilstruktur der zwei Zellblockeinheiten 124A und 124B und des Bitleitungs-Leseverstärkerblock 123B wird beschrieben.
  • Wie gezeigt, hat die erste Zellblockeinheit 124A 256×4 Kb Zelleinheiten, wobei jede einen MOS-Transistor und einen Kondensator beinhaltet, und wobei eine Wortleitung mit dem Gate-Anschluss des MOS-Transistors und jede der Bitleitungen BL und /BL mit dem Drain-Anschluss des MOS-Transistors verbunden ist. Der Source-Anschluss des MOS-Transistors ist mit einer Elektrode des Kondensators verbunden, und die andere Elektrode des Kondensators ist mit einer Zellenversorgung verbunden, zum Beispiel einer Masse-Spannung. Aus Gründen der Übersichtlichkeit wird die Struktur der zweiten Zellblockeinheit 124B nicht im Detail beschrieben, da die Struktur der zweiten Zellblockeinheit 124B identisch. mit der ersten Zellblockeinheit 124A ist.
  • Der Bitleitungs-Leseverstärkerblock 123B ist mit einem Bitleitungs-Leseverstärker 123B_4, einem Vorladungsblock 123B_3, einem Ausgleichsblock 123B_2, einem Daten-Ausgabeblock 123B_5 und ersten und zweiten Bitleitungs-Leseverstärker-Verbindungseinheiten 123B_11 und 123B_6 ausgerüstet.
  • Der Bitleitungs-Leseverstärker 123B_4 wird von einem Bitleitungs-Leseverstärker-Freigabesignal RT0 und /S zur Verstärkung der Differenz zwischen zwei auf dem Bitleitungspaar BL0 und /BL0 als ausgelesene Daten liegenden Spannungspegeln freigeschaltet. Der Vorladungsblock 123B_3 lädt das Bitleitungspaar BL0 und /BL0 auf eine Bitleitungs-Vorladungsspannung Vblp abhängig von einem Vorladungs-Freigabesignal BLEQ' auf. Das Vorladungs-Freigabesignal BLEQ' wird freigeschaltet, wenn der Bitleitungs-Leseverstärker 123B_4 ausgeschaltet ist. Der Ausgleichsblock 123B_2 wird von einem Ausgleichsignal BLEQ aktiviert, um Spannungspegel auf dem Bitleitungspaar BL0 und /BL0 auszugleichen, die mit der ersten Zellblockeinheit 124A verbunden sind. Der Daten-Ausgabeblock 123B_5 gibt die ausgelesenen und vom Bitleitungs-Leseverstärker 123B_4 verstärkten Daten auf ein Datenleitungspaar DB0 und /DB0 aus, abhängig von einem Spalten-Steuersignal, beispielsweise CD0, das bei Verwendung einer Spaltenadresse erzeugt wird. Wenn die erste Verbindungseinheit 123B_1 durch ein erstes Bitleitungs-Leseverstärker-Verbindungssignal BISH aktiviert wird, wird der Bitleitungs-Leseverstärker 123B_4 mit der ersten Zellblockeinheit 124A verbunden. In anderer Hinsicht wird der Bitleitungs-Leseverstärker 123B_4 mit der zweiten Zellblockeinheit 124B verbunden, wenn die zweite Bitleitungs-Leseverstärker-Verbindungseinheit 123B_6 durch ein zweies Verbindungssignal BISL aktiviert wird.
  • Hierbei ist die erste Zellblockeinheit 124A mit einer Vielzahl von Zelleinheiten versehen, die mit einer Zahl N von Bitleitungspaaren gekoppelt sind, zum Beispiel BL0 und /BL0, ..., BLN-1 und /BLN-1, sowie mit einer Zahl M von Wortleitungen, zum Beispiel WL0, ..., WLM-1. Ein Format der ersten Zellblockeinheit ist nämlich NXM Bits. Hierbei sind M und N posi tive Integer-Zahlen beziehungsweise Ganzzahlige. Da die erste Zellblockeinheit 124A mit den ersten und zweiten Bitleitungs-Leseverstärkerblöcken 123A und 123B gekoppelt ist, ist die Anzahl der in jedem Bitleitungs-Leseverstärkerblock 123A oder 123B enthaltenen Leseverstärker N/2. So werden in der ersten Zellblockeinheit 124A einige der an einige Bitleitungspaare, zum Beispiel BL1 und /BL1, ..., BLN-1 und BLN, gekoppelte Daten abhängig von einem Befehl an den ersten Bitleitungs-Leseverstärkerblock 123A ausgegeben; und andere an weitere Bitleitungspaare, zum Beispiel BL0 und /BL0, ..., BL2 und /BL2, ..., gekoppelte Daten an den zweiten Bitleitungs-Leseverstärkerblock 123B ausgegeben.
  • Überdies ist der zweite Bitleitungs-Leseverstärkerblock 123B selektiv mit einer der ersten und zweiten Zellblockeinheiten 124A und 124B in Abhängigkeit von dem ersten und zweiten Leseverstärker-Verbindungssignal BISH und BISL verbunden.
  • 3 und 4 zeigen Zeitablaufdiagramme, welche den Betrieb der in den 1 und 2 beschriebenen konventionellen Speichervorrichtung darstellen.
  • Hier nachstehend wird der Betrieb der konventionellen Speichervorrichtung mit Bezug auf die 1 bis 4 detailliert beschrieben.
  • Wenn eine Adresse in die Speichervorrichtung eingegeben wird, wird zuerst die Adresse in eine Bankadresse, eine Zeilenadresse und eine Spaltenadresse aufgeteilt. Weiterhin wird die Zeilenadresse in eine Zellenblockadresse und eine lokal Adresse aufgespalten. Die Bankadresse wird zur Auswahl einer der vier Bänke benutzt. Ein Segment und eine Zellblockeinheit in der ausgewählten Bank werden durch die Zellblockadresse ausgewählt. Die lokale Adresse wird zur Auswahl einer Wortleitung in der ausgewählten Zellblockeinheit verwendet, und die Spaltenadresse wird zur Auswahl einer Zelleinheit in durch die Wortleitung ausgewählten 4 Kb Zelleinheiten benutzt.
  • Es wird im Weiteren der Betrieb der Speichervorrichtung in einem Lesemodus beschrieben.
  • Zuerst wird eine Bank, beispielsweise 100, von einer Bankadresse abhängig von einem Lesebefehl RD0 ausgewählt. Hierbei wird dann eine Zeilenadresse in einen Zeilen-Adress-Dekoder 121 eingegeben, eingeschlossen in jedem Segment der ausgewählten Bank 100.
  • Dann dekodiert der Zeilen-Adress-Dekoder 121 die Zellblockadresse und die in der eingegebenen Zeilenadresse eingeschlossene lokale Adresse, und eine Zellblockeinheit 124A in einem ausgewählten Segment 120A der Bank 100 wird durch die Verwendung der Zellblockadresse und der lokalen Adresse ausgewählt.
  • Als nächstes wird eine Wortleitung, zum Beispiel WL0 von 256 Wortleitungen, in der ersten Zellblockeinheit durch die vom Zeilen-Adress-Dekoder 121 ausgegebene lokale Adresse aktiviert, wenn die in der ersten Zellblockeinheit eingeschlossenen Bitleitungspaare BL0 und /BL0, ..., BLN-1 und /BLN-1 typischerweise mit einer halben Versorgungsspannung durch die in 2 gezeigten Vorladungsblöcke 123A_3 und 123B_3 vorgeladen werden.
  • Danach wird jedes Bit der in mit der aktivierten Wortleitung WL0 verbundenen Zelleinheiten gespeicherten 4 Kb Daten individuell auf jedes der Bitleitungspaare BL0 und /BL0,..., BLN-1 und /BLN-1 befördert. Zu dieser Zeit, wenn das erste in 2 gezeigte Leseverstärker-Verbindungssignal BISH freigegeben und das zweite Leseverstärker-Verbindungssignal BISL blockiert wird, werden die Bitleitungs-Leseverstärkerblöcke 123A und 123B mit der ersten ausgewählten Zellblockeinheit 124A verbunden.
  • Im nächsten Schritt erfassen und verstärken die Bitleitungs-Leseverstärker 123A_4 und 123B_4 die auf den Bitleitungspaaren BL0 und /BL0, ..., BLN-1 und /BLN-1 geladenen Daten.
  • Das heisst, der Bitleitungs-Leseverstärker 123B erfasst und verstärkt Daten auf einigen der Bitleitungspaare BL0 und /BL0, BL2 und /BL2, ..., BLN-2 und /BLN-2. Gleichzeitig erfasst und verstärkt der Bitleitungs-Leseverstärker 123A Daten auf den anderen Bitleitungspaaren BL1 und /BL1, BL3 und /BL3, ..., BLN-1 und /BLN-1. Selbstverständlich ist der Bitleitungs-Leseverstärkerblock 123B zwischen zwei Zellblockeinheiten 124A und 124B angeordnet und selektiv mit den beiden benachbarten Zellblockeinheiten 124A und 124B in einem bevorzugten Zeitschema verbunden, welches durch die Befehle /RAS, /CAS, /WE, /CS, CKE und CK usw. festgelegt wird, wodurch eine hohe Integration und eine hohe Verarbeitungsgeschwindigkeit der Speichervorrichtung erreicht wird.
  • Dann dekodiert der Spalten-Adress-Dekoder 122 die eingegebene Spaltenadresse abhängig vom Lesebefehl RD0, um das Spalten-Auswahl-Signal auszugeben, beispielsweise CD0, CD1, CD2, .... Die 4 Kb Daten werden von den Bitleitungs-Leseverstärkerblöcken 123A und 123B verstärkt, und die vom Spalten-Auswahl-Signal ausgewählten Daten werden an den in 1 gezeigten I/O-Leseverstärkerblock 110A durch die Benutzung des Datenleitungspaares DB and /DB ausgegeben.
  • Der I/O-Leseverstärkerblock, zum Beispiel 110A, verstärkt die ausgewählten Datensignale, um einen in einem relativ langen Datenleitungspaar DB und /DB auftretenden Übertragungsverlust zu kompensieren, und gibt die verstärkten Datensignale an den Daten-I/O-Puffer 300. Der Daten-I/O-Puffer 300 speichert die Daten zeitweilig und gibt die von jeder Bank ausgegebenen verstärkten Daten an einen externen Teil (nicht dargestellt) in einem vorhereingestellten Datenausgabe-Zeitschema aus.
  • Unterdessen sollten die ausgewählten und nach dem Lesen und Verstärken von den Bitleitungs-Leseverstärkerblöcken 123A und 123B zwischengespeicherten 4 Kb Daten in ausgewählte 4 Kb Zelleinheiten zurückgespeichert werden, die an die durch den Lesebefehl RD0 aktivierte Wortleitung angeschlossen sind.
  • In der herkömmlichen Speichervorrichtung beträgt die Kapazität des in der Zelleinheit enthaltenen Kondensators wenige Femtofarad, und die in dem Kondensator gespeicherte Ladungsmenge ist sehr klein. Nachdem die in dem Kondensator der Zelleinheit gespeicherte Ladung auf die Bitleitung als gelesene Dateneinheit entladen worden ist, wird die gelesene Dateneinheit dann vom Leseverstärker verstärkt und sollte in den Kondensator zurückgespeichert werden. Typischerweise kann der Kondensator über 90 Prozent eines Ladungsvermögens des Kondensators mittels des obigen Rückspeichervorganges wieder aufgeladen werden.
  • Weiterhin benötigt die Speichervorrichtung einen Refresh-Vorgang zum regelmäßigen Rückspeichern des Kondensators, da eine kleine in dem Kondensator gespeicherte Ladungsmenge im Verlauf der Zeit abnehmen kann. Deshalb ist es nötig, dass die Speichervorrichtung eine zusätzliche Zeit für den Refresh- oder den Datenrückspeichervorgang vorsieht, damit der Datenverlust in dem Kondensator verhindert wird.
  • 3 zeigt ein Zeitablaufdiagramm, das den Vorgang des kontinuierlichen und aufeinander folgenden Zugreifens auf mindestens zwei Dateneinheiten in einer Bank der Speicher vorrichtung nach 1 darstellt. Nachstehend wird der Vorgang des kontinuierlichen und aufeinander folgenden Auffrischens von mindestens zwei Dateneinheiten in einer Bank als interner Bank-Datenzugriff bezeichnet.
  • Wie gezeigt, wird die eingegebene Zeilenadresse in die Zellenblockadresse und die lokale Adresse in einem ersten Zeitabschnitt t0 aufgeteilt, wenn der erste Lesebefehl RD0 in die Speichervorrichtung eingegeben wird. Hierbei werden die Zellenblockadresse und die lokale Adresse individuell zur Auswahl einer Zellblockeinheit und einer Wortleitung benutzt, zum Beispiel die erste Zellblockeinheit 124A und die Wortleitung WL0. In einem ersten Zeitabschnitt t0 werden die dann in Zelleinheiten gespeicherten 4 Kb Daten durch die Bitleitungs-Leseverstärkerblöcke 123A und 123B abhängig von der aktivierten Wortleitung WL0 gelesen und verstärkt, welche mit der ersten Zellblockeinheit 124A verbunden sind.
  • Im Weiteren wird dann in einem zweiten Zeitabschnitt t1 eine ausgewählte Dateneinheit D0 von den verstärkten 4 Kb Daten ausgewählt und durch das von der eingegebenen Spaltenadresse erzeugte Spalten-Auswahl-Signal CD0 ausgegeben, und gleichzeitig werden die verstärkten 4 Kb Daten wieder in die ursprünglichen Zelleinheiten geladen, welche mit der aktivierten Wortleitung WL0 gekoppelt sind. Wie oben beschrieben, ist ein Lesevorgang innerhalb von zwei Zeitabschnitten t0 und t1 vollständig durchgeführt.
  • Wenn ein zweiter Lesebefehl RD1 eingegeben wird, wird dann ebenso nach den zwei Zeitabschnitten t0 und t1 der zweite Lesevorgang durch den zweiten Lesebefehl RD1 innerhalb von zwei Zeitabschnitten t2 und t3 ausgeführt.
  • Die in 3 dargestellte normale Zeilen-Zykluszeit wird als ein Zeitabschnitt festgelegt, da eine Wortleitung abhängig von einer aktuellen Zeilenadresse oder von einem Befehl aktiviert ist, bis eine nächste Wortleitung durch eine folgende Zeilenadresse oder durch einen folgenden Befehl aktiviert wird.
  • Nachstehend wird der Vorgang eines Daten-Schreibmodus im Detail erläutert.
  • Wie der Daten-Lesemodus beinhaltet auch der Schreibvorgang den Schritt, dass 4 Kb Daten durch den Bitleitungs-Leseverstärker gelesen und verstärkt werden, nachdem eine ausgewählte Wortleitung aktiviert worden ist.
  • In einem ersten Zeitabschnitt t0 wird eine Wortleitung durch die Zeilenadresse aktiviert; und dann werden abhängig von der aktivierten Wortleitung 4 Kb Daten durch die Bitleitungs-Leseverstärkerblöcke, zum Beispiel 123A und 123B, gelesen und verstärkt.
  • In einem zweiten Zeitabschnitt t1 werden von einem externen Teil eingegebene Daten in einem Bitleitungs-Leseverstärker zwischengespeichert, der abhängig von einem Spalten-Auswahl-Signal, zum Beispiel CD0, ausgewählt ist. Hierbei wird das zum Speichern der neuen Daten benutzte Spalten-Auswahl-Signal CD0 aus der Spaltenadresse dekodiert. Dann werden 4 Kb Daten in Zelleinheiten gespeichert, welche durch die aktivierte Wortleitung ausgewählt sind. Hierbei braucht es nicht notwendig sein, die eingegebenen Daten, die in dem Bitleitungs-Leseverstärker zwischengespeichert werden, zu lesen und zu verstärken, da die Spannungshöhe der eingegebenen Daten groß genug zum Lesen und Speichern ist. Wie oben beschrieben, wird auch der Schreibvorgang innerhalb von zwei Zeitabschnitten t0 und t1 durchgeführt.
  • Wie oben bereits erwähnt, besitzt die Speichervorrichtung einen Kondensator, der als ein Speicherelement dient, wobei sie zwei Zeitabschnitte zum vollständigen Ausführen eines Daten-Lese- oder Schreibvorgangs benötigt. Zuerst werden Daten in der Zelleinheit gelesen und verstärkt, oder eingegebene Daten in dem ersten Zeitabschnitt t0 gelesen. Im zweiten Schritt werden die verstärkten Daten an ein externes Teil ausgegeben, oder die von einem externen Teil eingegebenen Daten werden in jeder Zelleinheit im zweiten Zeitabschnitt gespeichert.
  • In einer hochintegrierten Speichervorrichtung ist die als Datensignal gespeicherte Ladungsmenge relativ gering, weil die Größe des Kondensators sehr klein ist. In der Folge kann sich die in dem Kondensator gespeicherte Ladungsmenge verringern und so die gespeicherten Daten verfälschen, wenn die in dem Kondensator gespeicherte Ladung nicht regelmäßig verstärkt wird. Und zwar sollte der Auffrisch- beziehungsweise Refresh-Vorgang einschließlich des Datenrückspeichervorgangs regelmäßig ausgeführt werden, um die Daten der Zelleinheiten nach den Lese- und Schreibvorgängen wie beschrieben aufrechtzuerhalten.
  • Nachdem bei einer herkömmlichen Speichervorrichtung auf die Daten nach einem Befehl zugegriffen worden ist, kann auf die nächsten Daten nicht sofort zugegriffen werden, da die anfänglich zugegriffenen Daten wieder in die ursprünglichen Zelleinheiten zurückgeschrieben werden sollten.
  • Andererseits verwendet die herkömmliche Speichervorrichtung einen Bank-Interleaving-Modus beziehungsweise Verschachtelungsmodus zur Reduzierung der Datenrückspeicherzeit bei einem Zwischen-Bank-Datenzugriff, das heisst, um dadurch die Verarbeitungsgeschwindigkeit der Speichervorrichtung zu erhöhen.
  • Der Zwischen-Bank-Datenzugriff bedeutet, dass mindestens auf zwei Dateneinheiten in unterschiedlichen Bänken kontinuierlich und aufeinanderfolgend zugegriffen wird.
  • Bei dem Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus kann die herkömmliche Speichereinrichtung kontinuierlich Daten an das externe Teil ausgeben, abhängig von den eingegebenen Befehlen, ohne jegliche zusäztliche Datenzugriffszeit für einen Rückspeichervorgang. Auf die nächsten Daten kann nämlich in der benachbarten Bank zugegriffen werden, und diese können von ihr ausgegeben werden, während die aktuellen Daten in der ursprünglichen Bank rückgespeichert werden.
  • 4 zeigt ein Zeitablaufdiagramm, welches einen Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus der Speichervorrichtung nach 1 darstellt.
  • Wie dargestellt, wird in dem Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus der Speichervorrichtung eine erste Wortleitung einer ersten Bank, zum Beispiel WL0 von B0, durch einen ersten Lesebefehl RD0 in einem ersten Zeitabschnitt t0 aktiviert, und eine erste Dateneinheit D0 abhängig von der ersten aktivierten Wortleitung WL0 wird in einem zweiten Zeitabschnitt t1 ausgegeben und rückgespeichert. Gleichzeitig wird im zweiten Zeitabschnitt t1 ein nächster Lesebefehl RD1 fortlaufend in eine zweite Bank B1 eingegeben. Und eine zweite Wortleitung der zweiten Bank, zum Beispiel WL0 von B1, wird aktiviert; und eine zweite Dateneinheit D1 wird in dem zweiten Zeitabschnitt abhängig von der zweiten aktivierten Wortleitung WL0 ausgegeben. So werden in dem Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus die ersten bis dritten Dateneinheiten D0, D1 und D2 fortlaufend abhängig von den fortlaufenden ersten bis dritten Befehlen RD0, RD1 und RD2 ausgegeben.
  • Die Datenzugriffszeit kann wie beschrieben reduziert werden, wenn die ausgegebenen Daten von der benachbarten Bank durch den nächsten in die benachbarte Bank eingegebenen Befehl gelesen und verstärkt werden, während die aktuellen Daten in die ursprüngliche Bank rückgespeichert werden.
  • Wie oben bereits erwähnt wurde, ist es jedoch schwierig, den Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus in dem internen Bank-Datenzugriff der herkömmlichen Speichervorrichtung anzuwenden, und um höhere Datenzugriffszeiten in der herkömmlichen Speichervorrichtung zu erhalten. Das bedeutet, dass bei dem internen Bank-Datenzugriff der herkömmlichen Speichervorrichtung die herkömmliche Speichervorrichtung den nächsten Befehl empfangen sollte, nachdem die aktuellen Daten abhängig vom aktuellen Befehl ausgegeben und in die ursprüngliche Zelleinheit rückgespeichert worden sind.
  • Auch wenn die herkömmliche Speichervorrichtung den Bank-Interleaving-Modus beziehungsweise -Verschachtelungsmodus benutzen kann, hängt die Geschwindigkeit des Datenzugriffs in der Speichervorrichtung größtenteils von einer Daten-Zugriffsstruktur ab, das heißt von dem Zwischen-Bank-Datenzugriff oder von dem internen Bank-Datenzugriff.
  • Wenn ein System die herkömmliche Speichervorrichtung benutzt, deren Geschwindigkeit des Datenzugriffs bedeutend von der Daten-Zugriffsstruktur beeinflusst wird, kann es zu einigen kritischen Problemen der Betriebszuverlässigkeit des Systems kommen, weil die Verarbeitungsgeschwindigkeit des Systems nicht stabil sein könnte.
  • Deshalb ist es notwendig, eine Speichervorrichtung zu entwickeln, welche auf die Daten bei hoher Geschwindigkeit zugreifen kann, wobei sie gegenüber der Daten-Zugriffsstruktur weniger empfindlich ist.
  • Zusammenfassung der Erfindung
  • Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung eines Speicherbauteils für einen Hochgeschwindigkeits-Zugriff zu schaffen, so dass die Daten-Rückspeicherzeit die Datenzugriffszeit nicht bedeutend beeinflusst.
  • Zusätzlich wird ein Verfahren und eine Vorrichtung des Speicherbauteils für Hochgeschwindigkeits-Datenzugriff vorgesehen, ohne Beziehung zu einer Datenzugriffsstruktur über Verwendung eines Zwischen- oder internen Zellenblock-Interleaving-Modus beziehungsweise -Verschachtelungsmodus, welcher die Speichervorrichtung mit hoher Geschwindigkeit arbeiten lässt, ohne dass eine Reduzierung von Datenzugriffszeit auftritt, wenn mindestens zwei Datenzugriffe nacheinander in derselben Bank erfolgen.
  • In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche Folgendes enthält:
    mindestens zwei Zellblöcke, die zur Ausgabe von Daten abhängig von einem Befehl an eine globale Bitleitung angeschlossen sind;
    mindestens eine globale Bitleitungs-Verbindungseinrichtung zum selektiven Verbinden der globalen Bitleitung mit jedem Zellblock unter der Steuerung durch einen Steuerblock, wobei eine globale Bitleitungs-Verbindungseinrichtung zwischen den beiden Zellblöcken angeordnet ist; und den Steuerblock zur Steuerung der Ausgabe von in jedem Zellblock gespeicherten Daten auf die globale Bitleitung und Rückspeichern der ausgegebenen Daten der globalen Bitleitung in den ursprünglichen Zellblock oder in einen anderen Zellblock, welcher in Abhängigkeit davon festgelegt ist, ob Daten abhängig von einem nächsten Befehl von dem ursprünglichen Zellblock oder von einem anderen Zellblock ausgegeben werden.
  • Eine weitere erfindungsgemäße Ausgestaltungsform sieht eine Speichervorrichtung vor, die Folgendes enthält:
    eine Vielzahl von Zellblöcken , wobei jeder eine Vielzahl von Zelleinheiten, einen ersten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer Zelleinheit, und einen zweiten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer anderen Zelleinheit aufweist;
    einen ersten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten;
    einen zweiten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten;
    eine erste globale Bitleitungs-Verbindungseinrichtung zum von einem ersten Steuersignal abhängigen selektiven Verbinden entweder des zweiten lokalen Bitleitungs-Leseverstärkerblocks einer ersten Zellblockeinheit mit dem zweiten globalen Bitleitungs-Leseverstärkerblock oder des ersten lokalen Bitleitungs-Leseverstärkerblocks einer zweiten Zellblockeinheit mit dem ersten globalen Bitleitungs-Leseverstärkerblock;
    eine zweite globale Bitleitungs-Verbindungseinrichtung zum von einem zweiten Steuersignal abhängigen selektiven Verbinden entweder des zweiten lokalen Bitleitungs-Leseverstärkerblocks einer dritten Zellblockeinheit mit dem zweiten globalen Bitleitungs-Leseverstärkerblock oder des ersten lokalen Bitleitungs-Leseverstärkerblocks einer vierten Zellblockeinheit mit dem ersten globalen Bitleitungs-Leseverstärkerblock; und
    eine Steuereinrichtung zur Erzeugung des Steuersignals, um damit einen Speichervorgang der in dem ersten und dem zweiten globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten zu steuern.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche Folgendes beinhaltet:
    eine Vielzahl von ersten und zweiten Zellblöcken, wobei jeder eine Vielzahl von Zelleinheiten, einen ersten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer Zelleinheit, und einen zweiten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer anderen Zelleinheit aufweist;
    einen ersten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten;
    einen zweiten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; und
    eine Steuereinrichtung zum Steuern eines Rückspeichervorgangs von auf der ersten und zweiten globalen Bitleitung zwischengespeicherten Daten.
  • Eine weitere Ausgestaltungsform der vorliegenden Erfindung sieht eine Speichereinrichtung vor, welche Folgendes aufweist:
    eine Vielzahl von Zellblöcken, wobei jeder einen lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von in einer Vielzahl von Zelleinheiten gespeicherten Daten einschließt und die Vielzahl von Zelleinheiten aufweist;
    einen globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von der Vielzahl von lokalen Bitleitungs-Leseverstärkerblöcken gelesenen und verstärkten Daten; und
    eine Steuereinrichtung zum Steuern der Benutzung der zwischengespeicherten Daten in einem Rückspeichervorgang.
  • In Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche Folgendes beinhaltet:
    einen Zellbereich mit einer Zahl N+1 von Zellblockeinheiten, wobei jede eine Zahl M von Wortleitungen abhängig von einer eingegebenen Zeilenadresse aufweist; und
    eine Steuereinrichtung zum Steuern des Zellbereichs, um dadurch Daten entweder in die erste Zellblockeinheit oder in eine zweite Zellblockeinheit rückzuspeichern, auf welche in einer aus der Zahl N+1 der Zellblockeinheiten ausgewählten ersten Zellblockeinheit zugegriffen wurde.
  • Eine andere erfindungsgemäße Ausführungsform sieht eine Speichervorrichtung vor mit:
    einem Zellbereich mit einer Zahl N+1 von Zellblockeinheiten,
    einer vorher festgelegten Zellblocktabelle zum Speichern von Information, wobei mindestens mehr als eine Wortleitung unter der Zahl (N+1) X M von Wortleitungen als eine vorher festgelegte Wortleitung zum Rückspeichern durch Verwendung der Information bestimmt wird;
    einem Markierungsblock zum Lesen einer eingegebenen logischen Zellblockadresse zur Kennzeichnung einer Zellblockeinheit, auf welche zugegriffen werden soll, um die eingegebene logische Zellblockadresse in eine physikalische Zellblockadresse zur Bestimmung einer rückzuspeichernden Zellblockeinheit zu konvertieren; und
    eine Steuereinrichtung zur Steuerung des Markierungsblocks und der vorher festgelegten Zellblocktabelle zur Aktivierung einer Wortleitung der Zellblockeinheit, welche durch die physikalische Zellblockadresse ausgewählt ist.
  • In Übereinstimmung mit einer weiteren erfindungsgemäßen Ausführungsform ist eine Speichervorrichtung vorgesehen, welche Folgendes beinhaltet:
    einen Zellbereich mit einer Zahl N+1 von Zellblockeinheiten, die eine Zahl N der Zellblockeinheiten, welche individuell eine Zahl M von Wortleitungen abhängig von einer eingegebenen Zeilenadresse aufweisen, und eine zusätzliche Zellblockeinheit mit einer Zahl M der Wortleitungen hinzufügen;
    eine Datenzugriff-Steuereinrichtung zur Steuerung des Vorgangs, dass Daten, auf die in einer ersten von den N+1 Zellblockeinheiten ausgewählten Zellblockeinheit zugegriffen wurde, entweder in die erste Zellblockeinheit oder in eine zweite Zellblockeinheit rückgespeichert werden; und
    eine Befehls-Steuereinrichtung zur Steuerung eines Vorgangs, dass eine Zellblockadresse abhängig von einem in einem nächsten aktiven Zeitabschnitt befindlichen zweiten Befehl umgewandelt wird, und eine Bitleitung abhängig von einem ersten Befehl vorgeladen wird, während auf Daten abhängig von dem ersten vorliegenden aktiven Befehl zugegriffen wird.
  • Eine weitere erfindungsgemäße Ausführungsform sieht ein Verfahren zum Betrieb einer Speichervorrichtung vor, die erste und zweite Zellblöcke mit einer Anzahl von Zelleinheiten aufweist, welches die folgenden Verfahrensschritte beinhaltet:
    • (A) Lesen und Verstärken von ersten Daten in dem ersten Zellblock;
    • (B) Rückspeichern der ersten Daten in den zweiten Zellblock; und
    • (C) Lesen und Verstärken von zweiten Daten in der ersten Block einheit, wobei die Verfahrensschritte (B) und (C) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  • In Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Betrieb einer Speichervorrichtung vorgesehen, die eine Zahl N+1 von Zellblockeinheiten aufweist, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide individuell einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wortleitungen beinhalten, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist:
    • (A) Lesen und Verstärken von ersten Daten in der ersten Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist;
    • (B) Rückspeichern der ersten Daten in eine zweite Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist; und
    • (C) Lesen und Verstärken von zweiten Daten in der ersten Zellblockeinheit, wobei die Verfahrensschritte (B) und (C) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  • Eine weitere erfindungsgemäße Ausführungsform sieht 67. ein Verfahren zum Betrieb einer Speichervorrichtung vor, die eine Zahl N+1 von Zellblockeinheiten beinhaltet, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wortleitungen beinhalten, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist:
    • (A) Aktivieren einer ersten Wortleitung einer ersten Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist;
    • (B) Lesen und Verstärken einer Anzahl K von Daten abhängig von der ersten Wortleitung;
    • (C) Verschieben der Anzahl K von gelesenen und verstärkten Daten abhängig von der ersten Wortleitung zu der anderen Zellblockeinheit, welche eine vorher festgelegte Wortleitung abhängig von der ersten Wortleitung und ein Rückspeichern davon einschließt;
    • (D) Aktivieren einer zweiten Wortleitung der ersten Zellblockeinheit;
    • (E) Lesen und Verstärken einer Anzahl K von Daten abhängig von der zweiten Wortleitung, wobei die Verfahrensschritte (C) und (E) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  • Eine weitere erfindungsgemäße Ausführungsform sieht ein Verfahren zum Betrieb einer Speichervorrichtung vor, die einen Zellbereich mit einer Zahl N+1 von Zellblockeinheiten enthält, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit mit einer Zahl M der Wortleitungen addieren, wobei beide einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wortleitungen aufweisen, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist:
    • (A) Lesen von Daten mittels einer logischen Zellenblockadresse zur Auswahl einer Anzahl N von logischen Zellblockeinheiten durch Empfangen der Zeilenadresse und mittels einer lokalen Adresse zur Auswahl einer unter der Anzahl M von Wortleitungen, die sich in der ausgewählten Zellblockeinheit befinden;
    • (B) Umwandeln der logischen Zellblockadresse in eine physikalische Zellblockadresse zur Auswahl einer unter der Anzahl N+1 der physikalischen Zellblockadressen;
    • (C) Aktivieren einer ersten Wortleitung abhängig von der lokalen Adresse in einer ersten Zellblockeinheit, die abhängig von der umgewandelten physikalischen Zellblockadresse ausgewählt ist;
    • (D) Lesen und Verstärken der Daten abhängig von der ersten Wortleitung;
    • (E) Verschieben der ersten Daten zu einer zweiten Zellblockeinheit, von welcher eine vorher festgelegte Wortleitung abhängig von der ersten Wortleitung bestimmt ist;
    • (F) Aktivieren einer zweiten Wortleitung der ersten Zellblockeinheit abhängig von der lokalen Adresse, die für einen nächsten Befehl eingegeben ist; und
    • (G) Lesen und Verstärken von zweiten Daten abhängig von der zweiten Wortleitung, wobei die Verfahrensschritte (E) und (G) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  • In Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Betriebe einer Speichervorrichtung vorgesehen, die einen Zellbereich mit einer Anzahl N+1 von Zellblockeinheiten aufweist, welche eine Anzahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide individuell einer eingegebenen logischen Zellblockadresse entsprechen und eine Anzahl M von Wortleitungen aufweisen, wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist:
    • (A) Empfangen einer ersten logischen Zellblockadresse abhängig von einem ersten Befehl und Umwandeln dieser in eine erste physikalische Zellblockadresse zur Auswahl einer unter der Anzahl N+1 der physikalischen Zellblockadressen;
    • (B) Lesen und Verstärken von ersten Daten in einer ersten Zellblockeinheit abhängig von der ersten physikalischen Zellblockadresse;
    • (C) Verschieben der ersten Daten und Zwischenspeichern derselben;
    • (D) Vorladen der ersten gelesenen und verstärkten Daten in die erste Zellblockeinheit;
    • (E) Umwandeln in eine zweite physikalische Zellblockadresse nach Erhalt einer zweiten logischen Zellblockadresse abhängig von einem zweiten Befehl;
    • (F) Verschieben der ersten zwischengespeicherten Daten zu der zweiten Zellblockeinheit, die aus der Anzahl N+1 der Zellblockeinheiten ausgewählt ist, und Rückspeichern derselben; und
    • (G) Lesen und Verstärken der zweiten Daten in der zweiten Zellblockeinheit abhängig von der zweiten physikalischen Blockadresse, wobei die Verfahrensschritte (F) und (G) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  • Kurze Beschreibung der Zeichnungen
  • Die obigen und weiteren Gegenstände und Eigenschaften der vorliegenden Erfindung werden durch die folgende Beschreibung von bevorzugten Ausführungsformen anhand der beigefügten Zeichnungen offenbar. Hierbei zeigt:
  • 1 ein Blockdiagramm einer herkömmlichen Speichervorrichtung;
  • 2 einen schematischen Schaltplan mit einem Bitleitungs-Leseverstärkerblock und einer Zellblockeinheit gemäß 1;
  • 3 und 4 Zeitablaufdiagramme, die Datenzugriffsvorgänge der herkömmlichen Speichervorrichtung nach 1 zeigen;
  • 5 ein Blockdiagramm, das eine bevorzugte Ausführungsform der erfindungsgemäßen Speichervorrichtung darstellt;
  • 6 ein Blockdiagramm eines Segments einer Ausführungsform der erfindungsgemäßen Halbleiterspeichervorrichtung;
  • 7 ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 8 und 9 Zeitablaufdiagramme zur Veranschaulichung des Betriebs der Halbleiterspeichervorrichtung in Abhängigkeit von einem Datenzugriffsmuster;
  • 10 ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 11 einen schematischen Schaltplan eines Zellbereichs gemäß 10;
  • 12 einen schematischen Schaltplan eines Zellblocks des Zellbereichs gemäß 11;
  • 13A bis 13D Diagramme zur Erläuterung des Betriebs des Zellbereichs gemäß 11;
  • 14 ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 15 einen schematischen Schaltplan eines Zellblocks der Bank gemäß 14;
  • 16 ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 17 ein Zeitablaufdiagramm zur Darstellung des Betriebs der Speichervorrichtung gemäß 16;
  • 18 ein Blockdiagramm eines Segments in der erfinderischen Speichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 19 ein beispielhaftes Blockdiagramm einer vorher festgelegten Zellblocktabelle gemäß 18;
  • 20 ein beispielhaftes Blockdiagramm eines Markierungsblocks gemäß 18;
  • 21 ein Blockdiagramm eines Teils eines Steuerblocks gemäß 18;
  • 22 und 23 Diagramme zur detaillierten Erläuterung des Markierungsblocks gemäß 20;
  • 24 ein Zeitablaufdiagramm zur Beschreibung des Betriebs der Speichervorrichtung gemäß 18;
  • 25 ein Zeitablaufdiagramm zur Beschreibung des Betriebs der Speichervorrichtung, die den Markierungsblock gemäß 18 verwendet;
  • 26 ein Blockdiagramm einer Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform;
  • 27 ein Zeitablaufdiagramm zur Erläuterung eines Interleaving-Modus zwischen Zellblöcken in der Speichervorrichtung gemäß 26;
  • 28 ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung gemäß 26 in einem Lesemodus;
  • 29 ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung gemäß 26 in einem Schreibmodus;
  • 30 eine Signal-Simulation des Betriebs der Speichervorrichtung gemäß 26 im Lesemodus;
  • 31 einen schematischen Schaltplan einer Schaltung zur Erzeugung von Signalen zur Verwendung für eine globale Bitleitungs-Verbindungseinrichtung gemäß 24;
  • 32 ein Zeitablaufdiagramm des Betriebs der Speichervorrichtung abhängig von den erzeugten Signalen der Schaltung gemäß 31;
  • 33 ein Blockdiagramm eines einer Speichervorrichtung mit einer reduzierten Zeilen-Zykluszeit;
  • 34 ein Blockdiagramm der Speichervorrichtung gemäß 33 im Detail;
  • 35 ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung gemäß 34 abhängig von fortlaufenden eingegebenen Lesebefehlen; und
  • 36 ein Zeitablaufdiagramm des Betriebs der Speichervorrichtung gemäß 34 im Vergleich zu der Speichervorrichtung gemäß 18.
  • Detaillierte Beschreibung der Erfindung
  • Nachfolgend wird eine erfindungsgemäße Halbleiterspeichervorrichtung mit Bezug auf die beigefügten Zeichnungen detailliert beschrieben.
  • Mit Bezug auf 5 wird ein Blockdiagramm gezeigt, das eine bevorzugte Ausführungsform der erfindungsgemäßen Speichervorrichtung darstellt.
  • Wie gezeigt, beinhaltet die Halbleiterspeichervorrichtung eine Vielzahl von Bänken. Jede Bank hat mindestens ein Segment 510A bis 510D und einen Eingangs/Ausgangs-(I/O)-Leseverstärkerblock 590. Das Segment, zum Beispiel 510A, weist einen Zellbereich 520, einen Steuerblock 580, einen Zeilenadressdekoder 560 und einen Spaltenadressdekoder 565 auf. Da die Zeilen- und Spaltenadressdekoder 560 und 565 denen der herkömmlichen Speichervorrichtung gemäß 1 ähnlich sind, erfolgen hier keine detaillierten Beschreibungen des Betriebs des Zeilen- und Spaltenadressdekoders 560 und 565 aus Gründen der Übersichtlichkeit.
  • Mit Bezug auf 6 beinhaltet der Zellbereich 520 mindestens zwei Zellblöcke, zum Beispiel 610 und 620, und mindestens eine globale Bitleitungs-Verbindungseinheit, zum Beispiel 550. Der Zellblock, zum Beispiel 610, gibt Daten unter Verwendung einer globalen Bitleitung 505 abhängig von einem Befehl aus. Die globale Bitleitungs-Verbindungseinheit 550 ist zwischen den zwei Zellblöcken, zum Beispiel 610 und 620, angeordnet und dient zum selektiven Verbinden der globalen Bitleitung 505 mit jedem Zellblock, zum Beispiel 610 oder 620. Aus Gründen der Übersichtlichkeit wird im Folgenden der Zeilenadressdekoder und der Spaltenadressdekoder, die identisch zu den in 5 gezeigten sind, in dieser Segmentausführung nicht beschrieben.
  • Die Speichervorrichtung kann einen „internen Zellblock-Interleaving-Modus" unterstützen. Im Folgenden wird der interne Zellblock-Interleaving-Modus als ein Vorgang definiert, der besagt, dass während der Rückspeicherung aktueller Daten abhängig von einem aktuellen Befehl in den ursprünglichen Zellblock oder in einen anderen Zellblock die darauf folgenden Daten abhängig von einem nächsten Befehl gleichzeitig von demselben Zellblock ausgegeben werden.
  • Zur Implementierung des internen Zellblock-Interleaving-Modus steuert der Steuerblock 580 den Zellbereich dergestalt, dass erste Daten in den ursprünglichen Zellblock, zum Beispiel 610, rückgespeichert werden und zweite Daten gleichzeitig von demselben Zellblock, zum Beispiel 610, abhängig von einem nächsten Befehl ausgegeben werden, nachdem der erste Zellblock, zum Beispiel 610, die ersten Daten auf die globale Bitleitung 505 abhängig von einem Befehl ausgibt.
  • Im Detail weist ein erster Zellblock 610 ein erstes Zellarray 616, eine erste lokale Leseverstärkereinheit 612A und eine erste lokale Leseverstärker-Verbindungseinheit 614A auf. Der erste Zellblock beinhaltet außerdem eine zweite lokale Leseverstärkereinheit 612B und eine zweite lokale Leseverstärker-Verbindungseinheit 614B.
  • Das erste Zellarray 616 besitzt eine Vielzahl von Zelleinheiten und ist an die erste und die zweite lokale Leseverstärkereinheit 612A und 612B über die erste und zweite lokale Leseverstärker-Verbindungseinheit 614A und 614B angeschlossen. Der erste lokale Leseverstärkerblock 612A verstärkt erste Daten, die vom ersten Zellarray 616 stammen, und gibt sie auf die globale Bitleitung 505 aus. Die erste lokale Leseverstärker-Verbindungseinheit 614A dient zum selektiven Verbinden des ersten Zellarrays 616 mit dem ersten lokalen Leseverstärkerblock 612A. Sobald die ersten Daten von dem ersten Zellarray 616 der ersten lokalen Leseverstärkereinheit 612A zur Verfügung gestellt worden sind, wird das erste Zellarray 616 von dem ersten lokalen Leseverstärkerblock 612A durch die erste lokale Leseverstärker-Verbindungseinheit 614A getrennt.
  • Nachdem die ersten Daten auf den Eingangs-/Ausgangs-Leseverstärkerblock 590 übertragen worden sind, sollten die ersten Daten rückgespeichert werden. Somit verbindet die globale Bitleitungs-Verbindungseinheit 550 die globale Bitleitung 505 mit der zweiten lokalen Leseverstärkereinheit 612B. Dann werden die ersten Daten von der zweiten lokalen Leseverstärkereinheit 612B verstärkt; und die verstärkten ersten Daten werden in die ursprünglichen Zellen rückgespeichert. Gleichzeitig können zweite Daten abhängig vom nächsten Befehl von dem gleichen Zellarray 616 oder einem anderen Zellarray, zum Beispiel 626, ausgegeben werden, nachdem sie von der lokalen Leseverstärkereinheit, zum Beispiel 612A oder 622A verstärkt worden sind.
  • Somit hängt eine Datenzugriffszeit der erfindungsgemäßen Speichervorrichtung nicht davon ab, ob auf die ersten oder zweiten Daten in den gleichen Zellblöcken oder jeden verschiedenen Zellblock bei dem internen Zellblock-Interleaving-Modus zugegriffen wird. Die erfindungsgemäße Speichervorrichtung kann nämlich eine stabile Verarbeitungsgeschwindigkeit garantieren, ohne dass eine Abhängigkeit von einem Datenzugriffsmuster vorliegt.
  • 7 zeigt ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform.
  • Wie dargestellt, weist das Segment der Halbleiterspeichervorrichtung einen ersten Zellblock 710, einen zweiten Zellblock 720, eine Verbindungseinheit 790 und einen Steuerblock auf. Und das Segment enthält weiterhin eine Zwischenspeichereinheit 770, und der Zellbereich ist an einen Steuerblock 780 angeschlossen, der dem Steuerblock nach 6 ähnlich ist.
  • Der erste und der zweite Zellblock 710 und 720 beinhalten beide eine Vielzahl von Zelleinheiten und eine lokale Leseverstärkereinheit 712 oder 722. Die Verbindungseinheit 790 wird zum selektiven Verbinden oder Trennen wechselweise des ersten und zweiten Zellblocks 710 und 720 mit oder von einer globalen Bitleitung 705 benutzt. Die Zwischenspeichereinheit 770 speichert zeitweilig Daten, die von der globalen Bitleitung 705 stammen. Der Steuerblock 780 unterstützt einen internen Zellblock-Interleaving-Modus.
  • Zur Unterstützung des internen Zellblock-Interleaving-Modus steuert der Steuerblock 780 den Zellbereich, dergestalt, dass erste Daten von dem ersten Zellblock 710 in den anderen Zellblock, zum Beispiel 720, rückgespeichert werden, und zweite Daten gleichzeitig von demselben Zellblock, zum Beispiel 710, abhängig von einem nächsten Befehl ausgegeben werden, nachdem ein erster Zellblock, zum Beispiel 710, erste Daten auf die globale Bitleitung 705 abhängig von einem Befehl ausgegeben hat.
  • Wenn auf die zweiten Daten abhängig vom nächsten Befehl in der Folge im ersten Zellblock 710 zugegriffen wird, nachdem auf die ersten Daten abhängig von dem aktuellen Befehl in demselben Zellblock zugegriffen worden ist, werden im Detail die ersten Daten nicht in den ursprünglichen Zellblock 710, sondern in den zweiten Zellblock 720 rückgespeichert,. Zu diesem Zeitpunkt wird die Zwischenspeichereinheit 770 dazu verwendet, die ersten Daten von der globalen Bitleitung 705 zwischenzuspeichern.
  • Und zwar verbindet die Verbindungseinheit 790 als erstes den ersten Zellblock 710 mit der globalen Bitleitung 705 zur Ausgabe der ersten Daten. Die ersten Daten werden auf einen externen Schaltkreis ausgegeben und in der Zwischenspeichereinheit 770 zwischengespeichert. Dann verbindet die Verbindungseinheit 790 den zweiten Zellblock 720 mit der globalen Bitleitung 705 zum Rückspeichern der zwischengespeicherten ersten Daten, während auf die zweiten Daten von der lokalen Leseverstärkereinheit 712 des ersten Zellblocks 710 zugegriffen wird und diese verstärkt werden.
  • Wenn auf die zweiten Daten zugegriffen wird und diese vom zweiten Zellblock ausgegeben werden, werden die zwischengespeicherten ersten Daten in den ursprünglichen Zellblock 710 rückgespeichert, während die zweiten Daten für den zweiten Zellblock 720 von der lokalen Leseverstärkereinheit 722 des zweiten Zellblocks 720 verstärkt werden.
  • Somit hängt die Datenzugriffszeit der erfindungsgemäßen Speichervorrichtung nicht davon ab, ob die ersten und zweiten Daten von dem gleichen oder einem anderen Zellblock ausgegeben werden. Die erfindungsgemäße Speichervorrichtung kann nämlich eine stabile Verarbeitungsgeschwindigkeit garantieren, die weniger empfindlich einem Datenzugriffsmuster gegenüber ist.
  • Die 8 und 9 stellen Zeitablaufdiagramme zur Veranschaulichung des Betriebs der Halbleiterspeichervorrichtung in Abhängigkeit von einem Datenzugriffsmuster dar.
  • Hierbei wird, wie in 7 bis 9 gezeigt, der Betrieb der erfindungsgemäßen Speichervorrichtung erläutert. Zuerst wird in 8 der Betrieb der Speichervorrichtung bei einem internen Zellblock-Datenzugriff gezeigt.
  • Wie mit hintereinander folgenden eingebenen Befehlen CD0 bis CD2 beispielsweise dargestellt, werden die ersten Daten im ersten Zellblock 710 in einem ersten Zeitabschnitt t0 gelesen und verstärkt. Hierbei werden die ersten Daten in einem zweiten Zeitabschnitt t1 in den zweiten Zellblock rückgespeichert und die zweiten Daten in dem gleichen ersten Zellblock 710 gelesen und verstärkt.
  • Hierbei werden in einem dritten Zeitabschnitt t2 die zweiten Daten in den zweiten Zellblock 720 rückgespeichert und die dritten Daten in dem gleichen ersten Zellblock 710 gelesen und verstärkt. Und dann werden in dem vierten Zeitabschnitt t3 die dritten Daten in den zweiten Zellblock 720 rückgespeichert.
  • Nachdem die ersten Daten vom lokalen Leseverstärker 712, der sich im ersten Zellblock 710 befindet, gelesen und verstärkt worden sind, werden die im Zwischenspeicherblock 770 zwischengespeicherten Daten zum zweiten Zellblock 720 für eine erste Daten-Rückspeicherzeit verschoben.
  • Der Datenaustausch zwischen dem Zwischenspeicherblock 770 und dem ersten oder dem zweiten Zellblock 710 oder 720 erfolgt unter Verwendung der globalen Bitleitung 705. Die globale Bitleitung 705 wird selektiv mittels der Verbindungseinheit 790 mit dem ersten und dem zweiten Zellblock 710 und 720 verbunden.
  • Bei einem Datenzugriff zwischen Zellblöcken, den 9 darstellt, wird auf die zweiten Daten in dem zweiten Zellblock 720 zugegriffen, nachdem auf die ersten Daten in dem ersten Zellblock 710 zugegriffen worden ist.
  • Wenn die ersten bis dritten Daten in dem ersten und zweiten Zellblock 710 und 720 wechselweise abhängig von fortlaufenden eingegebenen Befehlen CD0 bis CD2 abgerufen werden, werden die ersten Daten in dem ersten Zellblock 710 in einem ersten Zeitabschnitt t0 gelesen und verstärkt; und dann werden die ersten Daten in den ersten Zellblock 710 in einem zweiten Zeitabschnitt t1 rückgespeichert und gleichzeitig werden die zweiten Daten in dem zweiten Zellblock 720 gelesen und verstärkt.
  • Darauf werden in einem dritten Zeitabschnitt t2 die zweiten Daten in den zweiten Zellblock 720 rückgespeichert; und gleichzeitig werden die dritten Daten in dem ersten Zellblock 710 gelesen und verstärkt. Danach werden die dritten Daten in dem vierten Zeitabschnitt t3 in den ersten Zellblock 710 rückgespeichert.
  • Zum Beispiel werden die in dem Zwischenspeicherblock 770 zwischengespeicherten ersten Daten, nachdem die ersten Daten gelesen und verstärkt worden sind, in den ersten oder den zweiten Zellblock 710 oder 720 in der Datenrückspeicherzeit verschoben. Wenn die Daten nämlich wechselweise von dem ersten und dem zweiten Zellblock 710 und 720 beim Zwischen-Zellblock-Datenzugriff aufgerufen werden, wird ein Zwischen-Zellblock-Interleaving-Modus derart ausgeführt, dass weitere Daten bei einem nächsten Befehl gelesen und verstärkt werden, während in dem Zwischenspeicherblock 770 zwischengespeicherte erste Daten in den ursprünglichen Zellblock rückgespeichert werden.
  • Für den Fall, dass ein eingegebener Befehl der Lesebefehl ist, werden die in dem Zwischenspeicherblock 770 zwischengespeicherten Daten an das externe Teil ausgegeben; andernfalls in einem Schreibmodus werden die von dem externen Teil eingegebenen Daten durch die zwischengespeicherten Daten ersetzt.
  • Da in der erfindungsgemäßen Speichervorrichtung der Datenzugriffsvorgang und der Rückspeichervorgang gleichzeitig in der gleichen Zeilenzykluszeit ausgeführt werden, kann die Datenzugriffszeit sehr stark reduziert werden.
  • 10 zeigt ein Blockdiagramm, welches ein Segment in einer weiteren Ausführungsform der erfindungsgemäßen Speichervorrichtung darstellt.
  • Wie dargestellt, enthält das Segment der Speichervorrichtung N+1 Zellblockeinheiten, zum Beispiel 1010 bis 1050, N/2+1 globale Bitleitungs-Verbindungseinheiten, zum Beispiel 1090A bis 1090C, erste und zweite Bitleitungs-Leseverstärkereinheiten 1075A und 1075B und einen Steuerblock 1080.
  • Jede Zellblockeinheit, zum Beispiel 1010, beinhaltet ein Zellarray 1016 mit einer Vielzahl von Zelleinheiten, einen ersten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1012A, und einen zweiten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1012B. Die erste globale Bitleitungs-Leseverstärkereinheit 1075A dient zum Zwischenspeichern von Daten, die durch den ersten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1012A, enthalten in jeder Zellblockeinheit gelesen und verstärkt worden sind. Die zweite globale Bitleitungs-Leseverstärkereinheit 1075B wird zum Zwischenspeichern von Daten verwendet, die durch den zweiten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1012B, enthalten in jeder Zellblockeinheit gelesen und verstärkt worden sind. Jede globale Bitleitungs-Verbindungseinheit, zum Beispiel 1090A, dient zum selektiven Verbinden der globalen Bitleitung 1005 mit dem zweiten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1212B, einer Zellblockeinheit, zum Beispiel 1010, und dem ersten lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1022A, der anderen Zellblockeinheit, zum Beispiel 1020. Der Steuerblock 1080 wird zur Steuerung von Ein- und Ausgabevorgängen von Daten verwendet, die von jeder Zellblockeinheit ausgegeben werden, sowie zur Steuerung von Rückspeichervorgängen der ausgegebenen Daten in die ursprüngliche Zelleinheit oder in eine andere Zelleinheit.
  • Der Steuerblock 1080 unterstützt den Betrieb so, dass beim internen Zellblock-Datenzugriff die ersten Daten nicht in die erste Zellblockeinheit 1010, sondern in eine andere Zellblockeinheit, zum Beispiel 1050, rückgespeichert werden, während auf die zweiten Daten in der ersten Zellblockeinheit 1010 zugegriffen wird.
  • Zusätzlich unterstützt der Steuerblock 1080 den Betrieb so, dass beim Zwischen-Zellblock-Datenzugriff die ersten Daten in die erste Zellblockeinheit rückgespeichert werden, während auf die zweiten Daten in einer anderen Zellblockeinheit, zum Beispiel 1020, zugegriffen wird.
  • 11 zeigt einen schematischen Schaltplan des Zellbereichs 1020, der in 10 dargestellt ist.
  • Wie gezeigt beinhaltet der Zellbereich 1020 der Speichervorrichtung die ersten bis fünften Zellblöcke 1180A bis 1180E, wobei jeder eine Vielzahl von Zelleinheiten aufweist, sowie den ersten und den zweiten globalen Bitleitungs-Leseverstärkerblock 1075A und 1075B, die mit jeder Zellblockeinheit unter Verwendung der globalen Bitleitung 1005 gekoppelt sind.
  • Jede der ersten und zweiten globalen Bitleitungs-Leseverstärkereinheiten 1075A und 1075B besitzt eine Vielzahl der globalen Bitleitungs-Leseverstärker GSA. Der globale Bitleitungs-Leseverstärker 1170A, der in der globalen Bitleitungs-Leseverstärkereinheit 1075A enthalten ist, ist mit dem globalen Bitleitungs-Leseverstärker 1170B, der in der globalen Bitleitungs-Leseverstärkereinheit 1075B enthalten ist, unter Verwendung des ersten Bitleitungspaares GBL0 und /GBL0 gekoppelt. Die von der ersten und zweiten globalen Bitleitungs-Leseverstärkereinheit 1075A und 1075B verstärkten Daten werden durch Benutzung der globalen Leseverstärkerleitungen 1105A und 1105B ausgegeben.
  • Der globale Bitleitungs-Leseverstärker GSA führt eine Zwischenspeicherung und Verstärkung der Daten durch, die von dem lokalen Bitleitungs-Leseverstärker LSA stammen. Die Konfiguration des globalen Bitleitungs-Leseverstärkers GSA kann identisch mit der des globalen Bitleitungs-Leseverstärkers GSB sein.
  • Die globale Bitleitungs-Verbindungseinheit, zum Beispiel 1090A, verbindet die globale Bitleitung 1005 mit den beiden benachbarten lokalen Bitleitungs-Leseverstärkern, zum Beispiel 1012B und 1022B. Jede der globalen Bitleitungs-Verbindungseinheiten, zum Beispiel 1090A, ist zwischen zwei Zellblockeinheiten 1010 und 1020 angeordnet. Es sind drei globale Bitleitungs-Verbindungseinheiten vorgesehen, wenn die Anzahl der Zellblockeinheiten fünf beträgt, wie in 11 gezeigt. Wenn die Anzahl dieser neun beträgt, sind fünf globale Bitleitungs-Verbindungseinheiten vorgesehen.
  • Wie oben erwähnt, beinhaltet jede Zellblockeinheit, zum Beispiel 1010, die Zellarrayeinheit, zum Beispiel 1016, und den ersten und zweiten lokalen Bitleitungs-Leseverstärker, zum Beispiel 1012A und 1012B. Der erste und zweite lokale Bitleitungs-Leseverstärker, zum Beispiel 1012A und 1012B, weist jeweils eine Vielzahl von den Bitleitungs-Leseverstärkern auf. Jeder erste lokale Bitleitungs-Leseverstärker, zum Beispiel 1012A, ist mit der globalen Bitleitung 1005 über einen Schalttransistor A verbunden.
  • Der erste bis fünfte Zellblockeinheit-Steuerblock 1180A bis 1180E gibt jeweils ein Ausgabesignal, zum Beispiel GBIS12 oder GBIS34, zum selektiven Verbinden des lokalen Bitleitungs-Leseverstärkers LSA, zum Beispiel 1012A oder 1012B, der in einer jeden Zellblockeinheit, zum Beispiel 1010, enthalten ist, mit der globalen Bitleitung 1005 mittels der globalen Bitleitungs-Verbindungseinheit, zum Beispiel 1090A, 1090B, 1090C.
  • Durch die globale Bitleitung 1005, die mit dem ersten und zweiten globalen Bitleitungs-Leseverstärker 1170A und 1170B verbunden ist, werden in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 1170A und 1170B zwischengespeicherte Daten an das externen Teil ausgegeben, oder von dem externen Teil eingegebene Daten an den ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 1170A und 1170B geliefert.
  • 12 zeigt einen schematischen Schaltplan einer Teilschaltung der Zellblockeinheit des in 11 dargestellten Zellbereichs.
  • Jede in jeweils zwei Zellblöcken, zum Beispiel 1010, eingeschlossene Zellbereichseinheit, zum Beispiel 1016, beinhaltet eine Vielzahl der Wortleitungen WL0, WL1, ... und WLN, eine Vielzahl von Bitleitungspaaren, zum Beispiel BL0 und /BL0, ..., BLN und /BLN, und eine Vielzahl von Zelleinheiten. Hierin weist die Zelleinheit einen Kondensator und einen MOS-Transistor auf, welche entsprechend an jede Wortleitung und an jedes Bitleitungspaar angeschlossen sind.
  • Wie gezeigt, besitzt der zweite lokale Bitleitungs-Leseverstärkerblock 1012B der ersten Zellblockeinheit 1010 einen Bitleitungs-Leseverstärker 1230B, einen Vorladungsblock 1210B, einen Bitleitungs-Leseverstärker-Verbindungsblock 1040B und einen Ausgleichblock 1220B. Da diese Blöcke 1210B, 1220B, 1040B und 1230B identisch mit denen in 2 sind, werden aus Übersichtlichkeitsgründen detaillierte Beschreibungen ausgelassen. Im Besonderen jedoch ist der erste mit einem Zellbereich verbundene lokale Bitleitungs-Leseverstärker LSA zum Verhindern von Datenkollision in jeder der globalen Bitleitungspaare GBL0 und /GBL0 an einen des globalen Bitleitungs-Leseverstärkerpaars GSA gekoppelt, und der zweite lokale Bitleitungs-Leseverstärker, der mit demselben Zellbereich in Verbindung steht, ist an den anderen des globalen Bitleitungs-Leseverstärkerpaars GSA gekoppelt.
  • Durch die Steuerung mittels des Zellblockcontrollers, zum Beispiel 1180A, wird jeder Bitleitungs-Leseverstärker, zum Beispiel 1012A und 1012B, der Zellblockeinheit, zum Beispiel 1010, selektiv mit der globalen Bitleitung 1005 oder der globalen Bitleitungs-Verbindungseinheit, zum Beispiel 1090A, verbunden.
  • Die 13A bis 13D stellen Diagramme zur Erläuterung dar, wie auf die Daten in dem Zellblock zugegriffen wird, und wie diese zugegriffenen Daten an einen globalen Leseverstärkerblock ausgegeben werden.
  • Die 13A bis 13D beschreiben die Datenübertragung zwischen dem lokalen Bitleitungs-Leseverstärker LSA und dem globalen Bitleitungs-Leseverstärker GSA. Insbesondere werden jeweils zwei Datensätze von dem ersten und zweiten lokalen Bitleitungs-Leseverstärkerblock individuell an die globalen Bitleitungs-Leseverstärker 1170A und 1170B über das globale Bitleitungspaar GBL0 und /GBL0 übertragen.
  • Nachstehend wird die in 10 dargestellte Speichervorrichtung mit Bezug auf die 10 bis 12 und 13A bis 13D im Detail beschrieben.
  • Mit Bezug auf die 13A und 13C wird das Lesen von Daten, die in einer Zellblockeinheit, zum Beispiel 1020 und 1040 gespeichert sind, in einem Lesemodus erläutert. Nachdem der Befehl in die Speichervorrichtung eingegeben worden ist, werden die in der Zellblockeinheit, zum Beispiel 1020, gespeicherten Daten durch die eingegebene Adresse abhängig von dem Befehl ausgewählt. Dann werden die ausgewählten Daten von zwei mit den Zelleinheiten verbundenen lokalen Bitleitungs-Leseverstärkern, zum Beispiel 1320A und 1320B, gelesen und verstärkt. Die gelesenen und verstärkten Daten werden verschoben und dabei in den globalen Bitleitungs-Leseverstärkern 1170A und 1170B zwischengespeichert (wie mit einer verstärkt gezeichneten Linie in den 13A bis 13C deutlich gemacht).
  • Aus Gründen der Übersichtlichkeit wird in den 13A bis 13D eine Ein-Bit-Datenübertragung beschrieben. Es können jedoch mehrere Bit Daten, zum Beispiel 4 Kb Daten, abhängig von einer aktivierten Wortleitung, zum Beispiel WL0, zur gleichen Zeit ausgegeben werden.
  • Mit Bezug auf die 13B und 13D wird das Schreiben von Daten in einen Zellblock erläutert, zum Beispiel 1010 und 1050. Nachdem der Befehl in die Speichervorrichtung eingegeben worden ist, werden die von dem externen Teil eingegebenen Daten in den globalen Bitleitungs-Leseverstärkern 1170A und 1170B zwischengespeichert. Dann werden die zwischengespeicherten Daten zu zwei lokalen Bitleitungs-Leseverstärkern, zum Beispiel 1350A und 1350B, der Zellblockeinheit verschoben, zum Beispiel 1050. Ebenso wird der Schreibvorgang zwischen den globalen Bitleitungs-Lesevertstärkern 1170A und 1170B und anderen Zellblockeinheiten, wie zum Beispiel 1010, 1020, 1030 und 1040 durchgeführt (wie mit einer verstärkt gezeichneten Linie in den 13B bis 13D deutlich gemacht).
  • Zusätzlich weist jede Zellblockeinheit in der erfindungsgemäßen Speichervorrichtung zwei lokale Bitleitungs-Leseverstärker zum Lesen und Verstärken von Daten auf. Wenn 4 Kb Daten abhängig von einer Wortleitung ausgegeben werden, werden nämlich beispielsweise 2 Kb Daten von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesen und verstärkt; und die anderen beispielsweise 2 Bb Daten von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesen und verstärkt. Als Folge sollte die Bank zwei globale Bitleitungs-Leseverstärker, zum Beispiel 1170A und 1170B, beinhalten.
  • 14 ist ein Blockdiagramm eines Segments in der Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform, und 15 zeigt einen schematischen Schaltplan eines Zellblocks der in 14 dargestellten Bank.
  • Wenn die Zellblockeinheit, zum Beispiel 1410, des Segments einen Bitleitungs-Leseverstärkerblock, zum Beispiel 1412, aufweist, und beispielsweise 4 Kb Daten werden abhängig von der aktivierten Wortleitung von dem lokalen Bitleitungs-Leseverstärker 1412 gelesen und verstärkt, ist die globale Bitleitungs-Verbindungseinheit nicht notwendig, und es wird nur ein globaler Bitleitungs-Leseverstärkerblock benötigt.
  • Daher wird in den 14 und 15 die Bank für den Fall beschrieben, bei dem die Zellblockeinheit, zum Beispiel 1410, einen lokalen Bitleitungs-Leseverstärkerblock 1412 aufweist. Hierbei wird aus Gründen der Übersichtlichkeit eine detaillierte Beschreibung des Betriebs der Zellblockeinheit, zum Beispiel 1410, ausgelassen, da jeder Block, zum Beispiel 1510, 1520, 1530 und 1540, der in dem lokalen Bitleitungs-Leseverstärkerblock, zum Beispiel 1412, enthalten ist, jedem in 12 gezeigten Block, zum Beispiel 1210B, 1220B, 1230B und 1240B, gleicht.
  • Wie in 15 dargestellt, werden die von einer Wortleitung, zum Beispiel WL0, ausgewählten Daten von dem Bitleitungs-Leseverstärker 1412 gelesen. Die gelesenen und verstärkten Daten werden dann auf das globale Bitleitungspaar GBL0 und /GBL0 über eine Verbindungseinheit 1540 des Bitleitungs-Leseverstärkers 1412 gegeben. Hierin enthält der Bitleitungs-Leseverstärker eine Ausgleicheinheit 1510, eine Vorladungseinheit 1520, einen Leseverstärker 1530 und die Verbindungseinheit 1540.
  • 16 ist ein Blockdiagramm eines Segments in der Speichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform.
  • Wie dargestellt, enthält die Bank einen Zellbereich 1620 und einen Steuerblock 1680. Der Zellbereich 1620 besitzt N+1 Zellblockeinheiten, zum Beispiel 1630_1, ..., 1630_N+1, und einen Daten-Zwischenspeicherblock 1670. In jeder Zellblockeinheit sind auch M Wortleitungen an eine Vielzahl von Zelleinheiten angekoppelt. N und M sind positive Integer-Zahlen. Hierbei wird eine Größe einer Speichervorrichtung, das heißt einer Speicherfähigkeit, mit der Ausnahme der zusätzlichen Zellblockeinheit berechnet. Und zwar beträgt in 16 eine Größe der Bank M (Anzahl der Wortleitungen) X N (Anzahl der Zellblockeinheiten) X (Anzahl der Bitleitungen).
  • Der Steuerblock 1680 unterstützt den internen Zellblock-Interleaving-Modus. Nachdem erste Daten abhängig von einem aktuellen Befehl von beispielsweise einer ersten Zellblockeinheit 1630_1 ausgegeben worden sind, werden die ersten Daten in dem Daten-Zwischenspeicherblock 1670 zwischengespeichert. Wenn zweite Daten abhängig von einem nächsten Befehl von der ersten Zellblockeinheit 1630_1 ausgegeben werden, werden dann die ersten Daten in eine andere Zellblockeinheit, zum Beispiel 1630_N+1, rückgespeichert. Da die Speichervorrichtung eine zusätzliche Zellblockeinheit und den Daten-Zwischenspeicherblock benutzen kann, wird eine Zeilenadresse der ersten Daten zu diesem Zeitpunkt nicht geändert.
  • 17 zeigt ein Zeitablaufdiagramm zur Darstellung des Betriebs der Speichervorrichtung gemäß 16; und beschreibt insbesondere den internen Zellblock-Interleaving-Modus, wenn nacheinander auf erste und zweite Daten in der gleichen ersten Zellblockeinheit unter in 16 gezeigten N+1 Zellblockeinheiten zugegriffen wird.
  • Nachstehend wird mit Bezug auf die 16 und 17 die Ausführung der in 16 dargestellten Speichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung beschrieben.
  • Die zusätzliche Zellblockeinheit wird zum Rückspeichern der ersten Daten verwendet, wenn sequentiell auf die zweiten Daten in der gleichen Zellblockeinheit zugegriffen wird. Wie 17 zeigt, werden die ersten Daten in Zelleinheiten gespeichert, die an eine erste Wortleitung WL0 gekoppelt sind, und die zweiten Daten werden in Zelleinheiten gespeichert, die an eine Wortleitung WL1 der gleichen Zellblockeinheit gekoppelt sind.
  • Zuerst wird in einem ersten Zeitabschnitt t0 die erste Wortleitung WL0 beispielsweise der ersten Zellblockeinheit 1630_1 abhängig von einem ersten Befehl CD0 aktiviert; und dann werden erste Daten abhängig von der ersten Wortleitung WL0 gelesen und verstärkt. Die verstärkten ersten Daten werden in den Zwischenspeicherblock 1670 verschoben.
  • In einem zweiten Zeitabschnitt t1 wird zuerst die zweite Wortleitung WL1 beispielsweise der ersten Zellblockeinheit 1630_1 abhängig von einem zweiten Befehl CD1 aktiviert; und gleichzeitig wird die erste Wortleitung WL0 beispielsweise der dritten Zellblockeinheit 1630_3 aktiviert. Darauf werden die zweiten Daten abhängig von der zweiten Wortleitung WL1 gelesen und verstärkt; und gleichzeitig werden die ersten Daten abhängig von der ersten Wortleitung WL0 der dritten Zellblockeinheit 1630_1 in Zelleinheiten rückgespeichert.
  • Wie oben beschrieben, kann von der Datenzugriffszeit der erfindungsgemäßen Speichervorrichtung die Daten-Rückspeicherzeit sogar ausgeschlossen werden, weil die zweiten Daten durch den nächsten Befehl gelesen und verstärkt werden können, während die ersten Daten abhängig vom ersten Befehl rückgespei chert werden. Somit kann die Datenzugriffszeit verringert werden, um dabei eine hohe Verarbeitungsgeschwindigkeit der Speichervorrichtung zu erhalten. Zusätzlich kann in der erfindungsgemäßen Speichervorrichtung der Daten-Rückspeichervorgang vereinfacht werden, indem einfach die Zellblockadresse der Daten verändert wird.
  • 18 erläutert ein Blockdiagramm eines Segments in der erfinderischen Speichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform. Der Aufbau oder die Konfiguration des in 18 gezeigten Segments ist im Wesentlichen identisch zu dem/der des in 16 gezeigten Segments, außer dass eine vorher festgelegte Zellblocktabelle 1810 und ein Markierungsblock 1830 mit einem Steuerblock 1880 gekoppelt sind.
  • Die vorher festgelegte Zellblocktabelle 1810 beinhaltet eine Vielzahl von Registern zum Speichern von vorher festgelegter Rückspeicher-Zellblockadressinformation. Der Markierungsblock 1830 erzeugt eine Zieladresse des Rückspeicher-Zellblocks, die einer Zugriffsadresse eines Zellblocks entspricht, die auf der vorher festgelegten Rückspeicher-Zellblockadressinformation beruhen. Der Steuerblock 1880 steuert die vorher festgelegte Zellblocktabelle 1810, den Zellbereich 1820 und den Markierungsblock 1830, um den internen Zellblock-Interleaving-Modus zu unterstützen.
  • 19 zeigt ein beispielhaftes Blockdiagramm einer vorher festgelegten Zellblocktabelle gemäß 18.
  • Wie dargestellt, beinhaltet die vorher festgelegte Zellblocktabelle 1810 M X (N+1) Register, wobei jedes die vorher festgelegte Rückspeicher-Zellblockadressinformation aufweist. Die vorher festgelegte Rückspeicher-Zellblockadressinformation enthält eine vorher festgelegte Adresse eines Rückspeicher-Zellblocks und Informationen über seine Randbedingungen. Die vorher festgelegte Adresse eines Rückspeicher-Zellblocks besteht beispielsweise aus 3 Bit und ihre Information über seine Randbedingungen aus beispielsweise 1 Bit. Die vorher festgelegten Rückspeicher-Zellblockadressinformation stellt einen Ziel-Zellblock dar, in den entsprechend einer zugegriffenen Wortleitung einer Zellblockeinheit rückgespeichert werden soll. Informationen über seine Randbedingungen sagen aus, ob der Ziel-Zellblock, in den rückgespeichert werden soll, verfügbar ist oder nicht.
  • Die vorher festgelegte Zellblocktabelle 1810 erhält eine aktuelle Zeilenadresse Cur_RA, eine vorhergehende Zeilenadresse Pre_RA und eine vorhergehende physikalische Zellblock-Rückspeicheradresse Pre_PBA. Die vorher festgelegte Zellblocktabelle 1810 wird auch durch eine Update-Signal EBT_UP DATE aktualisiert. Die vorher festgelegte Zellblocktabelle 1810 gibt eine verfügbare Rückspeicher-Zellblockadresse Extra BA an den Markierungsblock 1830 aus.
  • 20 zeigt ein beispielhaftes Blockdiagramm eines in 18 dargestellten Markierungsblocks 1830.
  • Wie gezeigt, enthält der Markierungsblock 1830 die N+1 Markierungstabelleneinheiten 19A0 bis 19I0 (hierbei gilt beispielsweise N=8), die N+1 Komparatoren 1912A bis 1912I (hierbei gilt beispielsweise N=8), einen Zellblock-Adressdekoder 1832, einen Zellblock-Adresskodierer 1834 und einen Markierungs-Steuerblock 1838.
  • Der Zellblock-Adressdekoder 1832 erhält die verfügbare Rückspeicher-Zellblockadresse Extra_BA, die von der vorher festgelegten Zellblocktabelle 1810 ausgegeben wurde und wählt eine unter den Markierungstabelleneinheiten abhängig von der verfügbaren Rückspeicher-Zellblockadress Extra_BA aus. Dann vergleicht der Komparator, zum Beispiel 1912A, eine Adresse aus der Umwandlung der aktuellen Zeilenadresse Cur_RA beruhend auf der ausgewählten Markierungstabelleneinheit mit der logischen Zellblockadresse Cur_LBA. Und schließlich gibt der Zellblock-Adresskodierer 1834 eine aktuelle physikalische Zellblockadresse zum Rückspeichern Cur_PBA aus, welche abhängig von einem Vergleichsergebnis ist. Hierbei speichert jede der Markierungstabelleneinheiten 19A0 bis 19I0 eine Rückspeicher-Zellblockadressinformation entsprechend zu N X 256 Wortleitungen von Zellblockeinheiten.
  • Der Markierungsblock 1830 beinhaltet weiterhin eine Verzögerungseinheit 1836 zur Verzögerung der aktuellen Rückspeicherung des physikalischen Zellblocks Cur_PBA um einen Zeittakt, um auf einen Rückspeicherzellblock zuzugreifen.
  • Hierbei besitzt jede Markierungstabelleneinheit 19A0 bis 19I0 256 Register, und ein Register LBA besteht aus 3 Bits. Zum Beispiel speichert die erste Markierungstabelleneinheit 19A0 Information darüber, welcher logische Zellblock mit jeder der in der ersten Zellblockeinheit enthaltenen 256 Wortleitungen zusammenhängt, und die zweite Markierungstabelleneinheit 19B0 speichert Informationen darüber, welcher logische Zellblock mit jeder der in der zweiten Zellblockeinheit enthaltenen 256 Wortleitungen zusammenhängt.
  • Außerdem speichert in jeder Markierungstabelle 19A0 bis 19I0 das erste Register 0 die von der Wortleitung ,WL0' einer jeden Zellblockeinheit abhängige logische Zellblockadresse, das zweite Register 1 die von der Wortleitung ,WLl` einer jeden Zellblockeinheit abhängige logische Zellblockadresse, und das 256. Register die von der Wortleitung ,WL255` einer jeden Zellblockeinheit abhängige logische Zellblockadresse.
  • 21 zeigt ein Blockdiagramm eines Teils des in 18 dargestellten Steuerblocks 1880.
  • Wie dargestellt, besitzt der Steuerblock 1880 den Signaleingangsblock 2110 zum Empfang eines Befehls Ext_CMD, einer logischen Zellblockadresse Ext_LBA und einer logischen Adresse Ext_RA von dem externen Teil, und wobei eine Ausgabe von einem aktuellen Befehl Cur_CMD, einer aktuellen logischen Zellblockadresse Cur_LBA und der aktuellen Zeilenadresse Cur_RA im aktuellen Verarbeitungstakt erfolgt, sowie eines vorhergehenden Befehls Pre_CMD, einer vorhergehenden logischen Zellblockadresse Pre_LBA, einer vorhergehenden Zeilenadresse Pre_RA.
  • Außerdem erhält der in dem Steuerblock 1880 enthaltene Adresskonvertierungs-Steuerblock 2120 den Befehl Cur_CMD, die logische Zellblockadresse Cur_LBA und die lokale Adresse Cur_RA im aktuellen Verarbeitungstakt, sowie den Befehl Pre_CMD, die logische Zellblockadresse Pre_LBA und die lokale Adresse Pre_RA in dem voraufgehenden Verarbeitungstakt. Und dann gibt der Adresskonvertierungs-Steuerblock 2120 ein vorher festgelegtes Zellblock Update-Signal EBT_UPDATE, ein Vorladungs-Aktivierungssignal PC_ACT[0 : 8], das Befehls-Löschsignal CMD_KILL und ein internes Rückspeichersignal INTW[0 : 8] aus.
  • Das vorher festgelegte Zellblock Update-Signal EBT_UPDATE wird zum Aktualisieren der in der vorher festgelegten Zellblocktabelle 1810 gespeicherten Information verwendet, wenn die physikalische Rückspeicher-Zellblockadresse Cur_PBA des aktuellen Verarbeitungstakts identisch mit der Pre_PBA des vorherigen Arbeitstakts ist.
  • Weiterhin beendet das Befehls-Löschsignal CMD_KILL die Verarbeitung des nächsten Befehls, wenn auf die Wortleitung der Zellblockeinheit fortlaufend zugegriffen wird. Der Fehler tritt auf, wenn die Markierungsinformation in dem Zustand gelesen wird, in dem die Information über die physikalische Zellblockadresse abhängig von der logischen Zellblockadresse in dem Markierungsblock 1830 nicht korrekt in Abhängigkeit von dem vorherigen Befehl aktualisiert worden ist, wenn auf die Wortleitung der Zellblockeinheit fortlaufend zugegriffen wird.
  • Das Vorladungs-Aktivierungssignal PC ACT[0 : 8] wird zur Auswahl der physikalischen Zellblockadresse abhängig von dem eingegebenen Befehl benutzt. Das interne Rückspeichersignal INTW[0 : 8] wird zur Ausgabe der Daten benutzt, auf die in der durch den aktuellen aktiven Befehl ausgewählten Zellblockeinheit zugegriffen wurde, und die dabei in dem Daten-Zwischenspeicherblock in die Zellblockeinheit zwischengespeichert werden, deren festgelegte Wortleitung zugewiesen ist, und welches dabei die Daten rückspeichert, wenn die physikalische Zellblockadresse Cur_PBA des aktuellen Verarbeitungstakts die gleiche ist wie die Pre_PBA des vorhergehenden Verarbeitungstakts.
  • Der Takt-Verzögerungsblock 2121 verzögert das interne Rückspeichersignal INTW[0 : 8] für einen Takt, so dass das interne Rückspeichersignal INTW[0 : 8] später erfolgt als das Vorladungs-Aktivierungssignal PC_ACT[0 : 8]. Dies wird benötigt, um die Daten rückzuspeichern, die das innere Rückspeichersignal INTW[0 : 8] verwenden, nach Auswahl der Zellblockeinheit, die das Vorladungs-Aktivierungssignal PC_ACT[0 : 8] benutzt; um eine Wortleitung in der ausgewählten Zellblockeinheit auszuwählen; und um die Daten abhängig von der ausgewählten Wortleitung zu lesen und zu verstärken.
  • 22 zeigt einen Schaltplan mit dem ersten bis dritten Bit einer jeden in 19 dargestellten Markierungstabelleneinheit 19A0 bis 19I0, und 23 zeigt einen Schaltplan des vierten Bits einer jeden in 19 dargestellten Markierungstabelleneinheit 19A0 bis 19I0.
  • Wie gezeigt, sind die ersten bis dritten Bits dynamische Zellen und das vierte Bit ist eine statische Zelle, um Verarbeitungsgeschwindigkeit zu erzielen. Die statische Zelle wird für das vierte Bit benutzt, weil das vierte Bit relativ häufiger als das erste bis dritte Bit aktualisiert wird.
  • 24 zeigt ein Zeitablaufdiagramm zur Beschreibung des Betriebs der Bank der in 18 dargestellten erfindungsgemäßen Speichervorrichtung.
  • Nachstehend wird mit Bezug auf die 18 bis 24 der Betrieb der erfindungsgemäßen Speichervorrichtung im Detail beschrieben.
  • Zuerst wird in einem ersten Zeitabschnitt t0 ein Befehl CD0 eingegeben, und zwei Zeitabschnitte werden zur Verarbeitung eines Befehls, zum Beispiel CD0, benötigt. Zum Beispiel wird während des ersten und zweiten Zeitabschnitts t0 und t1 der Verarbeitung der erste Befehl CD0 ausgeführt. Jeder Zeitabschnitt, zum Beispiel t0, t1, ..., ist in zwei Zeitintervalle, zum Beispiel a0 und b0 aufgeteilt. Im Zeitintervall a0 arbeiten Blöcke in Beziehung auf eine Markierung; und in dem anderen Zeitintervall b0 arbeiten Blöcke des Zellbereichs 1820.
  • Zunächst wird das Zeitintervall a0 detailliert beschrieben.
  • Im Zeitintervall a0–1 erhält der Steuerblock 1880 die logische Zellblockadresse zur Auswahl einer der 8 Zellblockeinheiten, die im Zellbereich 1820 enthalten sind, sowie die lokale Adresse zur Auswahl einer der 256 Wortleitungen.
  • Und dann wandelt der Markierungsblock 1830 im Zeitintervall a0–2 die logische Zellblockadresse in die physikalische Zellblockadresse Cur_PBA um.
  • Im Zeitintervall a0–3 liest die vorher festgelegte Zellblocktabelle 1810 eine Zellblockeinheit, die die vorher festgelegte Wortleitung der Wortleitung WL0 beinhaltet, abhängig zu der aktuellen eingegebenen lokalen Adresse Cur_RA. Und die Zellblockadresse Extra_BA mit der vorher festgelegten Wortleitung wird abhängig von einem Vergleichsergebnis an den Steuerblock 420 und den Markierungsblock 1830 ausgegeben.
  • Und dann wird der vorher festgelegte Zellblock 410 im Zeitintervall a0–4 durch das Ergebnis des Vergleichs der durch den ersten Befehl CD0 ausgewählten Zellblockeinheit mit der durch den vorherigen Befehl ausgewählten aktualisiert.
  • Im Weiteren wird der Betrieb des Zellbereichs 1820 abhängig von dem ersten Befehl CD0 des ersten Zeitabschnitts t0 erläutert.
  • Während des Zeitintervalls b0–1 wird in der ersten Zellblockeinheit, die abhängig von der umgewandelten physikalischen Zellblockadresse Cur_PBA ausgewählt ist, die erste Wortleitung abhängig von der lokalen Adresse aktiviert.
  • Und dann werden K Bits von ersten Daten im Zeitintervall b0–2 abhängig von der ersten Wortleitung gelesen und verstärkt.
  • Während des Zeitintervalls b0–3 werden K Bits von ersten Daten in dem Zwischenspeicherblock 1870 zwischengespeichert.
  • Dann werden die Daten im Lesemodus, das heißt: der erste Befehl CD0 ist ein "Lese"-Befehl, die Daten, die durch die Spaltenadresse unter den K Bits von Daten ausgewählt sind, die im Zwischenspeicherblock 1870 gespeichert sind, werden ausgegeben, während der zweite Befehl CD1 eingegeben wird. Unterdessen überschreiben die von dem externen Teil eingegebenen Daten im Schreibmodus, das heißt: der erste Befehl CD0 ist ein "Schreib"-Befehl, die Daten, welche von der Spaltenadresse unter den K Bits von in dem Zwischenspeicherblock 1870 gespeicherten Daten ausgewählt sind.
  • Im zweiten Zeitabschnitt t1 ist das Zeitintervall, wenn die K Bits von ersten Daten abhängig vom ersten Befehl CD0 eigentlich an das externe Teil der Speichervorrichtung ausgegeben werden. Die K Bits von ersten Daten können ausgegeben werden, bevor weitere 4 Kb Daten abhängig vom zweiten Befehl CD1 in den Zwischenspeicherblock 1870 gespeichert werden.
  • Im weiteren Verlauf wird für jedes Zeitintervall, zum Beispiel a0, a1, ..., beschrieben, wann die Blöcke mit Bezug auf Markierung im zweiten Zeitabschnitt t1 verarbeitet werden. Der zweite Befehl CD1 wird auch im zweiten Zeitabschnitt t1 eingegeben.
  • Im Zeitintervall a1–1 wird die Zeilenadresse abhängig vom zweiten Befehl CD1 in die lokale Adresse und die logische Zellblockadresse aufgeteilt.
  • Im Zeitintervall a1–2 wandelt der Markierungblock 1830 die logische Zellblockadresse Cur_LBA in die physikalische Zellblockadresse Cur_PBA um.
  • Im Zeitintervall a1–3 liest die vorher festgelegte Zellblocktabelle 1810 die vorher festgelegte der zweiten Wortleitung WL3 abhängig von der durch den zweiten Befehl CD1 eingegebenen lokalen Adresse Cur_RA und gibt dabei die Zellblockadresse Extra_BA mit der vorher festgelegten Wortleitung an den Steuerblock 1880 und den Markierungsblock 1830 aus. Hierbei wird das ausgewählte Register aktualisiert.
  • Und dann wird die durch den zweiten Befehl CD1 ausgewählte Zellblockeinheit im Zeitintervall a1–4 mit der durch den ersten Befehl CD0 ausgewählten verglichen.
  • Als ein Ergebnis des Vergleichs, wenn auf die gleiche Zellblockeinheit fortlaufend durch den ersten und zweiten Befehl CD0 und CD1 zugegriffen wird, wird die vorher festgelegte Zellblockeinheit, die durch den ersten Befehl CD1 ausgewählt ist, mit der Zellblockeinheit abhängig vom ersten Befehl CD0 ausgetauscht. Hierbei bedeutet der Austausch der vorher festgelegten Wortleitung eine Aktualisierung der Information, die im Register der vorher festgelegten Zellblocktabelle 1810 gespeichert ist.
  • Zum Beispiel wird die vorher festgelegte Zellblockeinheit der Wortleitung "WL1" abhängig vom ersten Befehl CD0 als die vierte Zellblockeinheit zu dem Zeitpunkt bestimmt, wenn der zweite Befehl CD1 eingegeben wird; und nach Aktualisierung der vorher festgelegten Zellblocktabelle 1810 wird die vorher festgelegte Zellblockeinheit der Wortleitung "WL1" abhängig vom ersten Befehl CD0 von der vierten Zellblockeinheit in die erste Zellblockeinheit geändert. Das Register in der vorher festgelegten Zellblocktabelle 1810 in Abhängigkeit von der Wortleitung "WL1" weist nämlich "011" auf. Nach Aktualisierung der vorher festgelegten Zellblocktabelle 1810 wird das Register in "000" verändert.
  • Im Weiteren wird der Betrieb des Zellbereichs 1820 abhängig vom zweiten Befehl CD1 des zweiten Zeitabschnitts t1 beschrieben.
  • Im Zeitintervall b1–1 wird die zweite Wortleitung abhängig von der durch den zweiten Befehl CD1 eingegebenen Adresse aktiviert. Ebenfalls wird zur gleichen Zeit die vorher festgelegte Zellblockeinheit abhängig von der ersten Wortleitung, die vom ersten Befehl CD0 ausgewählt ist, im Zeitintervall a0–3 des ersten Zeitabschnitts t0 aktiviert.
  • Und dann werden im Zeitintervall b1–2 die K Bits von ersten Daten, die im Zwischenspeicherblock 1870 gespeichert sind, in die K Bits Zelleinheiten abhängig von der vorher festgelegten Zellblockeinheit der ersten Wortleitung rückgespeichert. Auch die K Bits von zweiten Daten abhängig von der zweiten aktivierten Wortleitung werden gleichzeitig gelesen und verstärkt.
  • Im Zeitintervall bl–3 werden die gelesenen und verstärkten zweiten Daten abhängig von der zweiten Wortleitung im Zwischenspeicherblock 1870 zwischengespeichert.
  • Dann werden die Daten im Lesemodus, das heißt: der zweite Befehl CD1 ist ein "Lese"-Befehl, die durch die Spaltenadresse unter den K Bits von Daten ausgewählt sind, die im Zwischenspeicherblock 1870 gespeichert sind, ausgegeben, während der zweite Befehl CD1 eingegeben wird. Unterdessen überschreiben die von dem externen Teil eingegebenen Daten im Schreibmodus, das heißt: der erste Befehl CD0 ist ein "Schreib"-Befehl, die Daten, welche von der Spaltenadresse unter den K Bits von in dem Zwischenspeicherblock 1870 gespeicherten Daten ausgewählt sind.
  • Bei dem internen Zellblock-Datenzugriffs-Muster führt die erfindungsgemäße Speichervorrichtung keine Rückspeicherung der ersten Daten durch, sondern greift auf die zweiten Daten in der Zellblockeinheit zu, und der Rückspeichervorgang der ersten Daten wird von der vorher festgelegten Zellblockeinheit ausgeführt.
  • Indessen wird der Betrieb der Speichervorrichtung bei dem Zwischen-Zellblock-Datenzugriffsmuster beschrieben.
  • Zuerst werden die ersten Daten in der ersten Zellblockeinheit gelesen und verstärkt, dann in dem Zwischenspeicherblock 1870 zwischengespeichert. Hierbei werden die ersten Daten in der ersten Zellblockeinheit rückgespeichert, und die zweiten Daten werden in einer anderen Zellblockeinheit gelesen und verstärkt, und dann in dem Zwischenspeicherblock 1870 in einem im Wesentlichen gleichen Zeitabschnitt zwischengespeichert.
  • Somit unterstützt die erfindungsgemäße Speichervorrichtung den Zwischen-Zellblock-Interleaving-Modus im Fall des internen Zellblock-Datenzugriffs-Musters, und unterstützt den internen Zellblock-Interleaving-Modus im Fall des Zwischen-Zellblock-Datenzugriffs-Musters. Als Ergebnis kann die Speichervorrichtung auf Daten mit einer hohen Geschwindigkeit zugreifen, ohne von dem Datenzugriffs-Muster abhängig zu sein.
  • 25 zeigt ein Zeitablaufdiagramm zur Beschreibung des Betriebs der in 18 dargestellten Speichervorrichtung.
  • Wie gezeigt, beinhaltet beim zeitlichen Betriebsverlauf der mit der Markierung in Beziehung stehenden Blöcken der Betrieb die folgenden Schritte zur Eingabe der lokalen Adresse und dabei das Lesen der vorher festgelegten Wortleitung (A); Umwandeln der logischen Zellblockadresse in die physikalische Zellblockadresse in dem Markierungsblock 430 (B); dann Vergleichen von zwei Zellblockeinheiten, auf die durch den aktuellen aktiven Befehl und den vorherigen Befehl zugegriffen wird (F); Aktualisieren des vorher festgelegten Zellblocks durch das Ergebnis ihres Vergleichs (G). Hierbei kann der Zellblock die ausgewählte Wortleitung aktivieren, und so weiter, um den vorher festgelegten Zellblock zu aktualisieren (G).
  • 26 stellt ein Blockdiagramm einer Halbleiterspeichervorrichtung einer weiteren erfindungsgemäßen Ausführungsform dar.
  • Die erfindungsgemäße Speichervorrichtung weist eine Vielzahl von Bänken auf, aber in 26 wird nur eine Bank 2600 gezeigt, da jede Bank die identische Struktur und Konfiguration aufweist.
  • Wie gezeigt, besitzt eine Bank 2650 im Ganzen acht Segmente 2640A bis 2640H und I/O-Leseverstärkerblöcke 2580A und 2680B zum Verstärken der von den acht Segmenten 2640A bis 2640H ausgegebenen Daten und zum Übergeben der Daten oder Übergeben der von einem Daten-Eingangs-/Ausgangspuffer 2690 ausgegebenen Daten zu den Segmenten 2640A bis 2640H.
  • Zusätzlich besitzt das Segment 2640A einen Zeilenadressdekoder 2660 zum Dekodieren der vom Steuerblock 2700 ausgegebenen Adresse und zur Ausgabe dieser an den Zellbereich 2650, sowie einen Spaltenadressdekoder 2670 zur Ausgabe der eingegebenen Spaltenadresse an den Zellbereich 2650.
  • Eine Größe der in 26 dargestellten Speichervorrichtung beträgt 256 Mb. Wenn die Speichervorrichtung aus 4 Bänken besteht, besitzt eine Bank 64 Mb Zelleinheiten. Wenn eine Bank aus 8 Segmenten besteht, beträgt eine Größe eines Segments 8 Mb.
  • Der Zellbereich 2650, welcher in jedem Segment enthalten ist, besteht aus neun Zellblockeinheiten 2710 bis 2790, und eine Zellblockeinheit besitzt 256 Wortleitungen, 4 Kb (4 × 1024) Bitleitungen und 256 × 4 Kb Zelleinheiten.
  • Der Steuerblock 2700 beinhaltet einen Markierungsblock 2730 zum Umwandeln der logischen Zellblockadresse von neun Zell- Blockeinheiten 2710 bis 2790 in die physikalische Zellblockadresse, eine vorher festgelegte Zellblocktabelle 2810 zur Speicherung von Informationen über 256 vorher festgelegte Wortleitungen und einen Markierungskontroller 2820 zur Steuerung des Markierungsblocks 2830 und der vorher festgelegten Zellblocktabelle 2810.
  • Da der Zellbereich 2650 eine Zellblockeinheit mehr aufweist als die von der eingegebenen Zellblockadresse abhängige Zellblockeinheit, wird die eingegebene Zellblockadresse als die logische Zellblockadresse betrachtet, und der Markierungsblock 2830 des Steuerblocks 2700 wandelt die logische Zellblockadresse in die physikalische Zellblockadresse um. Ebenfalls ermittelt der Steuerblock 2700, welche Zellblockeinheit die vorher festgelegte Wortleitung aufweist, die von der eingegebenen Zeilenadresse ausgewählten Wortleitung abhängig ist.
  • Zusätzlich besitzt jede der in dem Zellbereich 2650 enthaltenen neun Zellblockeinheiten, zum Beispiel 2710, die lokalen Bitleitungs-Leseverstärkerblöcke, zum Beispiel 2712A und 2712B; ein lokaler Bitleitungs-Leseverstärkerblock 2712A liest und verstärkt einige der K Daten abhängig von der ausgewählten Wortleitung, und der andere lokale Bitleitungs-Leseverstärkerblock 2712A liest und verstärkt die anderen der K Daten.
  • Der Zellbereich 2650 enthält einen ersten und einen zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B, um die von dem lokalen Bitleitungs-Leseverstärkerblock, der in jeder Zelleinheit 2710 bis 2790 enthalten ist, ausgegebenen Daten zwischenzuspeichern, eine globale Bitleitung 2707 zur Datenübertragung zwischen jeder Zellblockeinheit, zum Beispiel 2710, und dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B, und fünf globale Bitleitungs-Verbindungseinheiten 2718 bis 2758 zur Verbindung der globalen Bitleitung 2707 mit den neun Zellblockeinheiten 2710 bis 2790.
  • Der erste und zweite globale Bitleitungs-Leseverstärkerblock 2705A und 2705B ist grundsätzlich mit dem lokalen Bitleitungs-Leseverstärker und dem Leseverstärker zum Zwischenspeichern der von dem lokalen Bitleitungs-Leseverstärkerblock ausgegebenen Daten und zum Verstärken des bei der Übertragung durch die globale Bitleitung abgeschwächten Datensignals ausgerüstet.
  • 27 stellt ein Zeitablaufdiagramm zur Erläuterung eines Interleaving-Modus zwischen Zellblöcken in der Speichervorrichtung nach 26 beim Zwischen-Zellblock-Datenzugriff dar. 28 zeigt ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung beim internen Zellblock-Datenzugriff im Lesemodus, und 29 zeigt ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung in 26 beim internen Zellblock-Datenzugriff im Schreibmodus.
  • Zuerst wird mit Bezug auf 27 die erfindungsgemäße Speichervorrichtung beim Interleaving-Modus beschrieben.
  • Die abhängig von einem Befehl eingegebene Zeilenadresse beinhaltet eine Zellblockadresse für die Zuweisung der Bank, des Segments und einer Zellblockeinheit in dem Segment, sowie eine lokale Adresse zur Auswahl einer Wortleitung in der ausgewählten Zellblockeinheit. Ebenfalls wird die Spaltenadresse zur Auswahl einer der in einer Zellblockeinheit enthaltenen 4 K Bitleitungen abhängig von dem Befehl eingegeben.
  • Im ersten Zeitabschnitt t0 wird die logische Zellblockadresse abhängig vom ersten Lesebefehl RD0 in die physikalischen Blockadresse umgewandelt, und die erste Zellblockeinheit BL0 wird von der physikalischen Zellblockadresse ausgewählt.
  • Hierbei wird die Wortleitung WL0 der ersten Zellblockeinheit BL0 durch die lokale Adresse abhängig vom ersten Lesebefehl RD0 aktiviert. Die in den 4 K Zelleinheiten gespeicherten 4 K Bits von Daten werden abhängig von der aktivierten Wortleitung von den lokalen Bitleitungs-Leseverstärkerblöcken, zum Beispiel 2712A und 2712B, gelesen und verstärkt.
  • Die gelesenen und verstärkten 4 Kb Daten werden zum ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B verschoben und dort zwischengespeichert. Dann wird eine Dateneinheit D0 aus den im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B gespeicherten 4 Kb Daten durch die Spaltenadresse abhängig vom ersten Lesebefehl RD0 an den I/O-Leseverstärkerblock 2680A ausgegeben. Hierbei ist der Zeitabschnitt, in welchem die aktuelle Dateneinheit D0 an den externen Schaltkreis der Speichervorrichtung ausgegeben wird, der zweite Zeitabschnitt t1.
  • Im zweiten Zeitabschnitt t1 werden die im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B gespeicherten 4 Kb Daten abhängig vom ersten Lesebefehl RD0 in die 4 K Zelleinheiten abhängig von der Wortleitung WL0 der ersten Zellblockeinheit BL0 verschoben.
  • Andererseits wird während der vom ersten Lesebefehl RD0 abhängigen Daten-Rückspeicherung die Wortleitung WL0 der vom zweiten Lesebefehl RD1 abhängigen zweiten Zellblockeinheit BL1 aktiviert, und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL0 von dem ersten und zweiten lokalen Bitleitungs-Leseverstärkerblock 2722A und 2722B, die in der zweiten Zellblockeinheit (BL1) 2720 enthalten sind, gelesen und verstärkt.
  • Darauf werden die gelesenen und verstärkten 4 Kb Daten abhängig vom zweiten Lesebefehl RD1 zum ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B über die globale Bitleitung 2707 verschoben und dadurch dortdrin zwischengespeichert.
  • Eine durch die Spaltenadresse abhängig vom zweiten Lesebefehl RD1 ausgewählte Dateneinheit der in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 171 und 173 zwischengespeicherten 4 Kb Daten wird an den I/O-Leseverstärkerblock 180A ausgegeben. Dabei ist der Zeitabschnitt, in welchem die aktuelle Dateneinheit D1 an den externen Schaltkreis der Speichervorrichtung ausgegeben wird, der zweite Zeitabschnitt t2.
  • Dann werden in einem dritten Zeitabschnitt t2 die im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeicherten 4 Kb Daten abhängig vom zweiten Lesebefehl RD1 in die 4 K Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit (BL1) 152 verschoben.
  • Somit liest und verstärkt die erfindungsgemäße Speichervorrichtung bei dem Zwischen-Zellblock-Datenzugriffs-Muster die Daten in einer Zellblockeinheit zum Rückspeichern von anderen Daten in die andere Zellblockeinheit.
  • Bei dem Zwischen-Zellblock-Datenzugriffs-Muster wird die Datenlesezeit um die Daten-Rückspeicherzeit durch den Betrieb im Interleaving-Modus verringert, und dadurch wird die Speichervorrichtung mit hoher Geschwindigkeit betrieben. Als Zeilenzykluszeit beim in 27 dargestellten Zellblockeinheit-Interleaving wird der Zeitabschnitt benannt, in dem die vom nächsten Befehl abhängige Wortleitung aktiviert wird, nachdem die Wortleitung durch Eingabe eines Befehls aktiviert worden ist.
  • Zusätzlich wird die Ausführung nicht beschrieben, bei der das Schreiben der Daten nacheinander unter den Zellblockeinheiten erfolgt, da dies der Ausführung des Lesens entspricht, mit der Ausnahme, dass die Eingabedaten abhängig vom Schreibbefehl die abhängig vom Schreibbefehl ausgewählten Daten unter den im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeicherten 4 Kb Daten überschreiben.
  • Im Weiteren wird mit Bezug auf 28 der Betrieb der Speichervorrichtung im Fall des internen Zellblock-Datenzugriffs-Musters beschrieben.
  • Vorausgesetzt, dass die acht Lesebefehle RD0 bis RD7 so eingegeben werden wie in 28 gezeigt, sind die in jedem Lesebefehl markierten Inhalte die Wortleitung der Zellblockeinheit, in welcher die Daten gelesen werden. Es wird angenommen, dass die vorher festgelegten Wortleitungen unter den Wortleitungen abhängig von den acht Lesebefehlen RD0 bis RD7 in der zweiten Zellblockeinheit (BL1) 2720 sind.
  • Im ersten Zeitabschnitt t0 wird die logische Zellblockadresse abhängig vom ersten eingegebenen Lesebefehl RD0 in die physikalische Zellblockadresse umgewandelt. Die Kurvenlinie in jedem Zeitabschnitt ist der Zeitverlauf, wenn die logische Zellblockadresse in die physikalische Zellblockadresse umgewandelt wird. Dabei wird angenommen, dass die von der umgewandelten physikalischen Zellblockadresse ausgewählte Zellblockeinheit die gleiche ist, die von der logischen Zellblockadresse ausgewählt ist.
  • Die Wortleitung WL0 der ersten Zellblockeinheit BL0 wird durch die physikalische Zellblockadresse aktiviert, welche abhängig vom ersten Lesebefehl RD0 umgewandelt ist. Und darauf werden die in den 4 K Zelleinheiten gespeicherten Daten abhän gig von der aktivierten Wortleitung durch den lokalen Leseverstärkerblock gelesen und verstärkt, der in der ersten Zellblockeinheit BL0 enthalten ist.
  • Dann werden die vom lokalen Leseverstärkerblock gelesenen und verstärkten 4 Kb Daten zu dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B verschoben, und dadurch in der ganzen globalen Bitleitung 2707 zwischengespeichert. Ein Datenbit, das von den 4 K Bits der in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeicherten Daten von der abhängig vom ersten Lesebefehl eingegebenen Spaltenadresse ausgewählt wird, wird an den I/O-Leseverstärkerblock 2680A ausgegeben. Hierbei erfolgt die eigentliche Ausgabe der Daten D0 an den externen Schaltkreis der Speichervorrichtung im zweiten Zeitabschnitt t1 über den I/O-Leseverstärkerblock 2680A und den Datenein-/ausgangspuffer 2690.
  • Ferner wird die Wortleitung WL0 der zweiten Zellblockeinheit BL1 als die vorher festgelegte Wortleitung der Wortleitung WL0 im ersten Zeitabschnitt ausgelesen.
  • Dann werden der lokale Bitleitungs-Leseverstärkerblock und die Bitleitung im zweiten Zeitabschnitt t1 gezwungenermaßen vorgeladen, und die in dem lokalen Bitleitungs-Leseverstärkerblock der ersten Zellblockeinheit BL0 werden nach dem vom ersten Lesebefehl abhängigen Lesen und Verstärken gelöscht.
  • Und darauf wird die Wortleitung WL1 der ersten Zellblockeinheit BL0 durch die von dem zweiten Lesebefehl RD1 abhängige Adresse aktiviert. Die in den 4 Kb Zelleinheiten abhängig von der aktivierten Wortleitung WL1 gespeicherten Daten werden von dem lokalen Bitleitungs-Leseverstärkerblock, der in der ersten Zellblockeinheit enthalten ist, gelesen und verstärkt.
  • Andererseits werden die 4 Kb Daten, die in diesem Zeitabschnitt t1 im ersten und zweiten Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeichert sind, unter der Voraussetzung, dass die 4 K Bits Daten durch den ersten Lesebefehl RD0 gespeichert wurden, in die 4 Kb Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit BL1 verschoben und dort gespeichert, wobei die Wortleitung WL0 als die vorher festgelegte Wortleitung der Wortleitung WL0 bestimmt wurde. Die Daten werden über die globale Bitleitung 2707 verschoben, und die Bezeichnung „INTW0" in der 28 stellt diesen ablaufenden Vorgang dar.
  • Während nämlich die 4 Kb Daten abhängig vom zweiten Lesebefehl RD1 in der ersten Zellblockeinheit BL0 gelesen und verstärkt werden, werden die im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeicherten 4 Kb Daten abhängig vom ersten Lesebefehl RD0 in den lokalen Bitleitungs-Leseverstärkerblock der zweiten Zellblockeinheit BL1 verschoben, und die 4 Kb Zelleinheiten werden abhängig von der Wortleitung WL0 rückgespeichert.
  • Ebenfalls ist die Wortleitung WL0 der zweiten Zellblockeinheit BL1 öfters die logische erste Zellblockeinheit BL0, und die Wortleitung WL0 der ersten Zellblockeinheit BL0 wird als vorher festgelegte Wortleitung der Wortleitung WL0 bestimmt. Information darüber wird individuell in der vorher festgelegten Zellblocktabelle 2710 und dem Markierungsblock 2730 aktualisiert, und die Bezeichnung "EBT_UP1" in 28 beschreibt diesen Aktualisierungsvorgang.
  • Darauf werden die abhängig vom zweiten Lesebefehl RD1 gelesenen und verstärkten 4 Kb Daten zu dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B verschoben und dort zwischengespeichert, und die Daten D1, welche aus den zwischengespeicherten Daten durch die Spaltenadresse abhängig vom zweiten Lesebefehl RD1 ausgewählt sind, werden an den I/O-Leseverstärkerblock 2680A ausgegeben.
  • Und dann wird im dritten Zeitabschnitt t2 die Wortleitung WL2 der ersten Zellblockeinheit BL0 abhängig vom dritten Lesebefehl RD2 aktiviert, und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL2 zum ersten und zweiten globalen Bitleitungs-Leseverstärker 2705A und 2705B verschoben und dabei gespeichert, nachdem diese gelesen und verstärkt worden sind.
  • Andererseits erfolgt der Rückspeichervorgang beim zweiten Lesebefehl RD1 in den 4 K Zelleinheiten abhängig von der Wortleitung WL1 der zweiten Zellblockeinheit BL1, und die Bezeichnung "INTW1" in 28 stellt diesen Vorgang dar. Zu diesem Zeitpunkt wird die vorher festgelegte Zellblocktabelle 2710 und der Markierungsblock 2730 aktualisiert; die Bezeichnung "EBT_UP2" stellt diesen Aktualisierungsvorgang dar.
  • In dem vierten Zeitabschnitt t3 erfolgt der Rückspeichervorgang beim dritten Lesebefehl RD2 in den 4 K Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit BL1, wobei die Bezeichnung "INTW2" in 26 diesen Vorgang darstellt. Dabei wird die vorher festgelegte Zellblocktabelle 2710 und der Markierungsblock 2730 aktualisiert, wobei die Bezeichnung "EBT_UP3" diesen Aktualisierungsvorgang darstellt.
  • Weiterhin wird die Wortleitung WL3 der ersten Zellblockeinheit BL0 abhängig vom vierten Lesebefehl RD3 aktiviert, und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL3 gelesen und verstärkt.
  • Darauf veranlasst in dem fünften Zeitabschnitt t4 der Rückspeichervorgang beim vierten Lesebefehl RD3 keine Verschiebung der Daten in die zweite Zellblockeinheit BL1, welche die vor her festgelegte Wortleitung der Wortleitung WL3 besitzt, sondern das Rückspeichern wird in den 4 K Zelleinheiten abhängig von der Wortleitung WL3 der ersten Zellblockeinheit BL0 durchgeführt.
  • Es gibt einen Grund dafür, dass die Wortleitung WL0 abhängig vom fünften Lesebefehl RD4 sofort aktiviert wird, da die Ausführung beim fünften Lesebefehl RD4 als nächstem Befehl in der zweiten Zellblockeinheit BL1 durchgeführt wird, und dass bei dem vierten Lesebefehl als vorherigem Befehl die Ausführung in der ersten Zellblockeinheit BL0 erfolgt. Somit ist es nicht notwendig, die vorher festgelegte Zellblocktabelle 2710 zu aktualisieren, da die vorher festgelegte Wortleitung der Wortleitung WL3 zu diesem Zeitpunkt nicht verändert ist. Dieses wird durch das Aktualisierungssignal "EBT_UPN" dargestellt.
  • In fortlaufender Bezugnahme werden die 4 Kb Daten, wenn der fünfte und der sechste Lesebefehl RD4 und RD5 jeweils im Zeitabschnitt t4 und t5, wie oben erwähnt, eingegeben werden, abhängig vom Lesebefehl im ersten Zeitabschnitt gelesen und verstärkt, in dem globalen Bitleitungs-Leseverstärkerblock, z.B. 2705A und 2705B, zwischengespeichert, und dann wird aus den zwischengespeicherten 4 K Bitsdaten eine Dateneinheit ausgewählt und ausgegeben. Darauf veranlasst die vorher festgelegte Wortleitung der aktivierten Wortleitung in einem zweiten Zeitabschnitt die Verschiebung der Daten zu der zugeordneten Zellblockeinheit, und der Rückspeichervorgang wird durchgeführt.
  • Mit Bezug auf 28 wird die Speichervorrichtung in dem internen Zellblock-Datenzugriff betrieben.
  • Obwohl Lesebefehle eigentlich in jedem Zeitabschnitt durchgeführt werden, wie die gestrichelte Linie zeigt, werden die Daten in die vorher festgelegte Rückspeicher-Zellblockeinheit verschoben und rückgespeichert, so dass in diesem Zeitabschnitt die vorher festgelegte Zellblocktabelle 2710 und die Markierungstabelle 2730 aktualisiert wird. Die Aktualisierungssignale "EBT_UP1" bis "EBT_UP5" stellen die Aktualisierung des Markierungsblocks 2730 dar, und die Aktualisierungssignale "EBT_UPN1" bis "EBT_UPN5" stellen keine Aktualisierung der vorher festgelegten Markierungstabelle dar.
  • Zusätzlich stellt die Schraffur mit schrägen Linien, z.B. der mit "X" gekennzeichnete Zeitabschnitt, einen Zeitabschnitt dar, in welchem die in dem lokalen Bitleitungs-Leseverstärkerblock der Zellblockeinheit zwischengespeicherten Daten erzwungenermaßen in Übereinstimmung mit dem vorherigen Befehl vorgeladen werden, indem die Daten in der gleichen Zellblockeinheit fortlaufend gelesen werden und die logische Zellblockadresse in die physikalische Zellblockadresse umgewandelt wird.
  • Wenn schließlich in einem ersten Zeitabschnitt fortlaufend in derselben Zellblockeinheit gelesen wird, verstärkt die erfindungsgemäße Speichervorrichtung die Daten abhängig von dem eingegebenen Lesebefehl, und die Daten werden in den globalen Bitleitungs-Leseverstärkerblock, z.B. 2705A und 2705B, verschoben und zwischengespeichert; dann werden in einem zweiten Zeitabschnitt die in dem globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten in die Zellblockeinheit verschoben, in welcher die vorher festgelegte Wortleitung der durch den Lesebefehl aktivierten Wortleitung ist, wobei eine Rückspeicherung erfolgt.
  • Somit kann in dem Fall, in welchem auf die Daten in derselben Zellblockeinheit fortlaufend zugegriffen wird, auf die Daten mit hoher Geschwindigkeit zugegriffen werden, da der folgende Lesebefehl ohne den Datenrückspeichervorgang eingegeben wird.
  • Mit Bezugnahme auf 29 wird die Durchführung von kontinuierlichem Schreiben der Daten in eine Zellblockeinheit beschrieben.
  • In einem ersten Zeitabschnitt t0 wird die logische Zellblockadresse abhängig von dem ersten Schreibbefehl WR0 eingegeben und in die physikalische Blockadresse umgewandelt, sowie die Wortleitung WL0 der zweiten Zellblockeinheit BL1 aktiviert.
  • Obwohl hierbei die abhängig von dem ersten Schreibbefehl WR0 eingegebene Zellblockadresse die Wortleitung WL0 der ersten logischen Zellblockeinheit BL0 auswählt, werden die aktuellen Daten abhängig von der ersten logischen Zellblockeinheit BL0 in der Zelleinheit abhäng von der Wortleitung WL0 der zweiten physikalischen Zellblockeinheit BL1 gespeichert. In dem in 29 gezeigten "Zeitabschnitt Befehlsverarbeitung" werden Informationen über die Eingabe der Wortleitung der logischen Zellblockeinheit durch einen Umwandlungsvorgang der abhängig vom Schreibbefehl eingegebenen Zellblockadresse sowie über die Auswahl der Wortleitung der physikalischen Zellblockeinheit nach dem Umwandeln der Zellblockadresse gegeben.
  • Dann werden die 4 Kb Daten abhängig von der aktivierten Wortleitung WL0 gelesen, verstärkt, in den ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B verschoben und dabei zwischengespeichert.
  • Darauf wird ein Datenbit gelöscht, welches unter den 4 Kb Daten abhängig von der aktivierten Wortleitung WL0 ausgewählt ist, wobei die Aktivierung der Wortleitung WL0 durch die abhängig vom ersten Schreibbefehl WR0 eingegebene Spaltenadresse erfolgt, und die vom externen Schaltkreis eingegebenen Daten D0 werden abhängig von dem Schreibbefehl WR0 anstelle der gelöschten Daten zwischengespeichert.
  • Im zweiten Zeitabschnitt t1 werden die vom ersten Schreibbefehl WR0 gelesenen und verstärkten Daten in die 4 K Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit BL0 rückgespeichert. Somit ist der Schreibvorgang ähnlich zu dem Lesevorgang, mit der Ausnahme, dass eine Dateneinheit der zwischengespeicherten Daten durch eine vom externen Schaltkreis eingegebene Dateneinheit nach dem Lesen, Verstärken und Zwischenspeichern der Daten ausgetauscht wird.
  • Andererseits wird in diesem Zeitabschnitt t1 die logische Zellblockadresse in die physikalische Zellblockadresse abhängig von dem zweiten Schreibbefehl WR1 umgewandelt, und die Wortleitung WL1 der dritten Zellblockeinheit BL2 wird in Übereinstimmung mit der umgewandelten physikalischen Zellblockadresse aktiviert. Dann werden die 4 Kb Daten abhängig von der aktivierten Wortleitung WL1 gelesen und verstärkt, wobei sich im ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 710 und 730 zwischengespeichert werden.
  • Daraufhin wird eine Dateneinheit gelöscht, welche von der abhängig vom zweiten Schreibbefehl WR1 eingegebenen Spaltenadresse ausgewählt ist, und die vom externen Schaltkreis eingegebenen Daten D1 werden abhängig zum zweiten Schreibbefehl WR1 anstelle der gelöschten Daten zwischengespeichert.
  • Im dritten Zeitabschnitt t2 werden die im ersten und im zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B abhängig von dem zweiten Schreibbefehl WR1 in die 4 K Zelleinheiten rückgespeichert, welche mit der Wortleitung WL1 der dritten Zellblockeinheit BL2 verbunden sind.
  • Andererseits wird die Wortleitung WL2 der zweiten Zellblockeinheit BL1 abhängig vom dritten Schreibbefehl WR2 aktiviert. Dann werden die 4 Kb Daten abhängig von der aktivierten Wortleitung WL2 gelesen und verstärkt, wobei sie in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeichert werden.
  • Und dann wird eine Dateneinheit gelöscht, welche durch die abhängig vom dritten Schreibbefehl WR2 eingegebene Spaltenadresse ausgewählt ist, und die Daten D0, welche vom externen Schaltkreis eingegeben wurden, werden abhängig von dem dritten Schreibbefehl WR2 anstelle der gelöschten Daten zwischengespeichert.
  • Im vierten Zeitabschnitt t3 werden die im ersten und im zweiten globalen Bitleitungs-Leseverstärkerblock 2705A und 2705B zwischengespeicherten 4 Kb Daten abhängig vom dritten Schreibbefehl WR2 nicht in die zweite Zellblockeinheit BL1 rückgespeichert, sondern in 4 K Zelleinheiten rückgespeichert, abhängig von der Wortleitung WL2 der ersten Zellblockeinheit BL0, welche als die vorher festgelegte Wortleitung der Wortleitung WL2 bestimmt ist. Die Bezeichnung "INTW0" in 29 beschreibt den ablaufenden Vorgang.
  • Zu diesem Zeitpunkt ändert die vorher festgelegte Wortleitung der Wortleitung WL2 die Wortleitung WL2 der ersten Zellblockeinheit BL0 in die Wortleitung WL2 der zweiten Zellblockeinheit BL1, und die Information darüber aktualisiert die vorher festgelegte Zellblocktabelle 2710. Die Markierungstabelle 2730 wird ebenfalls aktualisiert, da sich die Information über die logische Zellblockadresse ändert, und dieses wird durch die Bezeichnung "EBT_UP1" dargestellt.
  • Hiernach ist die vorher festgelegte Wortleitung der Wortleitung WL2 die Wortleitung WL2 der zweiten Zellblockeinheit BL0. Ebenfalls ist die Wortleitung WL2 der zweiten Zellblockeinheit BL1 die Wortleitung WL2 der logischen Zellblockadresse "BL0" in dem vorherigen Schritt, aber die Wortleitung WL2 der ersten Zellblockeinheit BL0 ist die Wortleitung WL2 der logischen Zellblockadresse "BL0" nach diesem Zeitpunkt.
  • Danach verläuft die Verarbeitung des vierten Schreibbefehls WR3 identisch zu der des ersten Schreibbefehls WR0.
  • Da die Daten fortlaufend in die erste Zellblockeinheit BL0 eingeschrieben werden müssen, wenn der fünfte und sechste Schreibbefehl WR4 und WR5 ausgeführt wird, wie in der vorangehenden Verarbeitung, werden die im sechsten Zeitabschnitt t5 abhängig von dem fünften Schreibbefehl WR4 zwischengespeicherten 4 Kb Daten in die 4 Kb Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit BL1 rückgespeichert, welche als die vorher festgelegte Wortleitung der Wortleitung WL0 bestimmt ist. Die Bezeichnung "INTW1" in der 29 verdeutlicht diesen Vorgang.
  • Der gepunktete Linienteil des Zeitabschnitts Befehlsaktivierung in 29 stellt einen Zeitabschnitt dar, in dem die Daten abhängig vom vorhergehenden Befehl zu der Zellblockeinheit verschoben werden, deren Wortleitung als die vorher festgelegte Wortleitung bestimmt worden ist, und die dort rückgespeichert werden, da die Daten abhängig vom nächsten Befehl in die gleiche Zellblockeinheit eingeschrieben werden.
  • Schließlich verwendet die erfindungsgemäße Speichervorrichtung das Zellblock-Interleaving-Verfahren zum Schreiben der Daten, wenn die Daten in jede andere Zellblockeinheit geschrieben werden, und führt eine Rückspeicherung der Daten durch, indem sie sie zu der Zellblockeinheit verschiebt, deren Wortleitung als die vorher festgelegte Wortleitung bestimmt ist, wenn die Daten kontinuierlich in dieselbe Zellblockein heit eingeschrieben werden. Dieses ist möglich, da die Speichervorrichtung die Anzahl 256 von den vorher festgelegten Wortleitungen aufweist, indem sie eine Zellblockeinheit mehr beinhaltet als von der angegebenen Zellblockadresse angegeben sind.
  • Deshalb können die Daten im Schreibmodus mit hoher Geschwindigkeit eingeschrieben werden, da der nächste Schreibbefehl ausgeführt wird, ohne dass er von der Datenrückspeicherzeit der aktuellen Daten abhängig ist.
  • Zusätzlich ist es möglich, die Daten mit hoher Geschwindigkeit einzuschreiben, da die Datenrückspeicherzeit immer verringert ist, ohne von den Datenschreibmustern abhängig zu sein, ob die Daten kontinuierlich in die eine Zellblockeinheit oder in eine jede andere Zellblockeinheit eingeschrieben werden.
  • 30 ist eine Signal-Simulation des Betriebs der Speichervorrichtung im internen Zellblock-Datenzugriff beim Lesemodus.
  • Wie dargestellt, wird der Rückspeichervorgang der gelesenen Daten in der Zellblockeinheit durchgeführt, deren Wortleitung als die vorher festgelegte Wortleitung bestimmt ist, da der folgende Lesebefehl fortlaufend die Daten in derselben Zellblockeinheit liest, wenn die Lesebefehle RD0 bis RD2 und RD4 bis RD5 aktiviert werden, und dabei im ganzen 5 mal eine Datenübertragung und eine Datenrückspeicherung ausgeführt wird, z.B. zeigt dies die Bezeichnung "INTW" in 30. Da auch der nächste Befehl auf eine andere Zellblockeinheit zugreift, wenn die Lesebefehle RD3, RD6 und RD7 ausgeführt werden, erfolgt der Datenrückspeichervorgang z.B. "ACT" nach 30, in einer ausgewählten Zellblockeinheit.
  • 31 zeigt einen schematischen Schaltplan einer Schaltung zur Erzeugung von Signalen zur Verwendung bei den globalen Bitleitungs-Verbindungseinheiten, z.B. 2718, 2728, ..., und 2758, die 26 zeigt.
  • Ein Schaltkreis der 31 ist ein Schaltkreis zur Steuerung der globalen Bitleitungs-Verbindungseinheiten, z.B. 2718, als ein erstes NOR-Gatter NOR1 ausgebildet, das Signale PCG-ACT[2n] und PCG-ACT[2n+1] zum Lesen und Verstärken der Daten abhängig von der durch den Befehl ausgewählten Wortleitung empfängt, ein weiterer ist als ein zweites NOR-Gatter NOR2 ausgebildet, welches Signale INTW[2n] und INTW[2n+1) zum Verschieben und Rückspeichern der Daten empfängt, wenn auf dieselbe Zellblockeinheit fortlaufend zugegriffen wird, und der ein globales Bitleitungs-Steuersignal GBIS zur Steuerung der globalen Bitleitungs-Verbindungseinheit ausgibt. Die Bezeichnungen τ1, τ2, τ3 bedeuten Verzögerungszeiten der jeweiligen Verzögerungsblöcke Delay1 bis Delay3.
  • In 32 ist ein Zeitablaufdiagramm des Betriebs der Speichervorrichtung abhängig von der erzeugten Signalen der Schaltung nach 31 dargestellt.
  • Die markierten Bereiche in 32 stellen einen Zeitabschnitt dar, in welchem die logische Zellblockadresse in die physikalische Zellblockadresse in jeden der Zeitabschnitte umgewandelt wird. Die Verzögerungszeiten τ1, τ2 und τ3 in 32 sind durch die Verzögerungsblöcke Delay1 bis Delay3 der 31 festgelegt.
  • Die Bezeichnung "LSA_EN" in 32 ist ein Freigabesignal des lokalen Bitleitungs-Leseverstärkers, die Bezeichnung "GBIS" ist ein Freigabesignal des globalen Bitleitungs-Lese verstärkers, und die Bezeichnung "GSA_EN" ist ein Freigabesignal des globalen Leseverstärkerblocks.
  • Zusätzlich wird "Δ" zwangsweise deaktivert, wenn der zweite Befehl als nächstes Zugriff der durch den ersten Befehl aktivierten Wortleitung in derselben Zellblockeinheit aktiviert, und die Bezeichnung "INTW" stellt dar, dass die vorher festgelegte Wortleitung der vom ersten Befehl abhängigen Wortleitung die Daten zu der Zellblockeinheit verschiebt, deren Wortleitung als die vorher festgelegte Wortleitung bestimmt ist und dabei die Daten darin zwischenspeichert. In der erfindungsgemäßen Speichervorrichtung nach 32 wird es so verstanden, dass die Umwandlungszeit der Zellblockadresse und die zwangsweise Vorladungszeit 40 Prozent der Gesamtzeit eines Zeitabschnitts belegen.
  • Mit Bezug auf die vorangehende Erläuterung muss die Speichervorrichtung zur Implementierung der erfindungsgemäßen Speichervorrichtung folgendes aufweisen: eine Zellblockeinheit für einen Zellbereich in dem Segment, die vorher festgelegte Zellblocktabelle und den Markierungsblock, usw. Da der globale Bitleitungs-Leseverstärker und die globale Bitleitung ausserdem miteingeschlossen sind, gibt es zusätzlich einen zusätzlichen Bereich mehr als ihn die typische Speichervorrichtung aufweist.
  • Auf die erfindungsgemäße Speichervorrichtung kann jedoch mit einer höheren Geschwindigkeit zugegriffen werden als auf die frühere Speichervorrichtung, da die Ausführungszeit der Speichervorrichtung um die Datenrückspeicherzeit verringert ist, indem die oben angegebenen Blöcke zugefügt werden.
  • Es wird vorausgesetzt, dass die Zeilen-Zykluszeit der Speichervorrichtung des Standes der Technik tRC beträgt, und dass die der erfindungsgemäßen Speichervorrichtung MAX{0,5×(tBAT,+tRP+tRC), tINTW} beträgt. Bei den Termen "0,5×(tBAT,+tRP+tRC" und "tINTW" bestimmt derjenige die Zeilen-Zykluszeit der Speichervorrichtung, der die größere Zeit bildet.
  • Hierbei ist der Term "tBAT" die Umwandlungszeit der Zellblockadresse, der Term "tRP" die Vorladungszeit, der Term "tRC" die vorhergehende Zeilen-Zykluszeit und der Term "tINTW" die Rückspeicherzeit beim Verschieben der internen zwischengespeicherten Daten zu der Zellblockeinheit, deren Wortleitung als die vorher festgelegte Wortleitung bestimmt ist.
  • Da der Term "tRP" der erzwungene Vorladungsvorgang ist, der mit jedem Befehlsverarbeitungsvorgang einhergeht, der zum sofortigen Zugriff auf nächste Daten erforderlich ist, wenn auf die Daten in derselben Zellblockeinheit zugegriffen wird, bedeutet es hierbei zur Implementierung einer bevorzugten Ausführungsform, die Daten im vorhergehenden Zeitabschnitt zu lesen und zu verstärken, den lokalen Bitleitungs-Leseverstärker auszuschalten und die lokale Bitleitung vorzuladen.
  • Die Zeilen-Zykluszeit der erfindungsgemäßen Speichervorrichtung wird dadurch bestimmt, welcher von den beiden Termen zur Bestimmung der Zeilen-Zykluszeit der Speichervorrichtung größer ist, und typischerweise ist dieser durch "0,5×(tBAT,+tRP+tRC)" festgelegt, weil "0,5×(tBAT,+tRP+tRC)" länger ist als "tINTW".
  • Wird die Zeilen-Zykluszeit der Speichervorrichtung mit "0,5×(tBAT,+tRP+tRC)" bestimmt, da die Datenrückspeicherzeit reduziert wird, auch wenn weiterhin die erzwungene Vorladungszeit und die Zeit addiert wird, in welcher die logische Zellblockadresse in die physikalische Zellblockadresse umgewandelt wird, wird die Zeilen-Zykluszeit um ungefähr 30 % bis ungefähr 40 % reduziert, bezugnehmend auf einen Vergleich der Zeilen-Zykluszeit der vorliegenden Erfindung gemäß der 28 und 29 mit der der herkömmlichen Speichervorrichtung.
  • Zum Beispiel weist die herkömmlich Speichervorrichtung bei einer Befehlsausführungszeit von 15n Sekunden die Zeilen-Zykluszeit des doppelten Zeitabschnitts auf, nämlich 30n Sekunden. Bei der vorliegenden Erfindung jedoch wird angenommen, dass die Zellblockadressen-Umwandlungszeit 3n Sekunden und die erzwungene Vorladungszeit 3n Sekunden beträgt, ergibt sich die Zeilen-Zykluszeit durch die Addition eines Zeitabschnitts von 15n Sekunden mit zusätzlichen 6n Sekunden zu 21n Sekunden.
  • Andererseits verschiebt die erfindungsgemäße Speichervorrichtung die Daten, wenn die Zellblockeinheit, auf die durch den nächsten Befehl zugegriffen wird, identisch mit der ist, auf die durch den vorherigen Befehl zugegriffen wurde, und aktualisiert die Markierung, wenn die Daten verschoben werden.
  • Jedoch kann zur Implementierung der erfindungsgemäßen Speichervorrichtung das Aktivieren der Wortleitung der im aktuellen Zeitabschnitt zugegriffenen Zellblockeinheit und das Verschieben der Zellblockeinheit, die die vorher festgelegte Wortleitung der ausgewählten Wortleitung zum Rückspeichern beinhaltet, gleichzeitig in der Speichervorrichtung erfolgen. In diesem Fall werden die Daten immer in zwei Zellblockeinheiten gespeichert, wobei die Zellblockeinheit, die die aktuellen Daten speichert, durch die Markierungstabelle festgelegt ist. In diesem Fall, wenn die in der Zellblockeinheit gelesenen und verstärkten Daten in dem globalen Bitleitungs-Leseverstärkerblock zwischengespeichert werden, so oft der Befehl ausgeführt wird, wird die Speichervorrichtung zum erzwungenen Vorladen der Daten implementiert, die in dem lokalen Bitleitungs-Leseverstärkerblock der Zellblockeinheit zwischengespeichert sind.
  • In der bevorzugten Ausführungsform erhält die Speichervorrichtung zusätzlich die Daten oder Ausgaben der Daten im Zwischenspeicher-Zeitpunkt nach dem Lesen und Verstärken der Daten im ersten Zeitabschnitt, aber es ist möglich, die Speichervorrichtung zum Empfang oder zur Ausgabe der Daten abhängig von dem Befehl beim Datenrückspeichervorgang zu implementieren; das ist der zweite Zeitabschnitt, wenn der Befehl aktiviert wird.
  • Eines der oben genannten Verfahren wird geeigneterweise so entsprechend ausgewählt, um die Technik der Speichervorrichtung auszulegen, und auf die Daten wird mit hoher Geschwindigkeit zugegriffen, ohne dass eine Beziehung zur Datenrückspeicherzeit besteht, welche bei einem der in der Speichervorrichtung oben angegebenen Verfahren aufweist.
  • Es ist möglich, die erfindungsgemäße Speichervorrichtung mit der bevorzugten Ausführungsform mit einer hohen Verarbeitungsgeschwindigkeit zu betreiben, da die Datenzugriffszeit verringert ist, die Zeit tBAT zum Umwandeln der logischen Zellblockadresse in die physikalische Zellblockadresse und die erzwungene Vorladungszeit tRP addiert wird, welche nicht in der früheren Speichervorrichtung vorhanden sind.
  • Für Hochgeschwindigkeitsverarbeitung in der vorliegenden Erfindung ist es vorgesehen, dass die Speichervorrichtung eine Zeilen-Zykluszeit aufweist, die für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse von der in 26 gezeigten Speichervorrichtung reduziert ist.
  • 33 zeigt ein Blockdiagramm einer Speichervorrichtung mit einer reduzierten Zeilen-Zykluszeit.
  • Wie dargestellt, erhält die Speichervorrichtung der vorliegenden Erfindung direkt den Befehl CD von dem Steuerblock 3380 und erzeugt den zweiten Befehl CD_D, wobei der Befehl CD für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse verzögert von dem Verzögerungsblock 3382 ausgegeben wird. Der Steuerblock 3380 wandelt die logische Zellblockadresse in die physikalische Zellblockadresse um und führt den erzwungenen Vorladungsvorgang aus, und der verzögerte Befehl CD_D steuert den Zellbereich 3320 zur Durchführung anderer Vorgänge, die in dem Datenzugriffsprozess benötigt werden.
  • 34 ist ein Blockdiagramm, das die Speichervorrichtung gemäß 33 im Detail beschreibt.
  • Wie dargestellt, weist die Speichervorrichtung folgendes auf: einen Zellbereich mit N+1 Zellblockeinheiten mit Hinzufügung von N Zellblockeinheiten, die individuell M Wortleitungen abhängig von einer eingegebenen Zeilenadresse und eine zusätzliche Zellblockeinheit mit M Wortleitungen aufweisen; einen Datenzugriffs-Steuerblock zur Steuerung des Vorgangs, das auf Daten in einer ersten Zellblockeinheit zugegriffen wird, welche von den N+1 Zellblockeinheiten ausgewählt ist, diese Daten entweder in der ersten Zellblockeinheit oder in einer zweiten Zellblockeinheit rückgespeichert werden; und einen Befehls-Steuerblock zur Steuerung des Vorgangs, dass eine Zellblockadresse abhängig von einem zweiten Befehl bei einem aktiven nächsten Zeitabschnitt umgewandelt wird, und dass eine Bitleitung abhängig von einem ersten Befehl erzwungen vorgeladen wird, während auf Daten abhängig von dem ersten aktuellen aktiven Befehl zugegriffen wird.
  • Der Datenzugriffs-Steuerblock steuert den Vorgang, dass erste Daten nicht in einer ersten Zellblockeinheit zurückgespeichert werden, sondern auf zweite Daten in der ersten Zellblockeinheit zugegriffen wird, und dass die ersten Daten in die erste Zellblockeinheit rückgespeichert werden, wenn auf die ersten und die zweiten Daten fortlaufend in der ersten Zellblockeinheit zugegriffen wird.
  • Der Datenzugriffs-Steuerblock steuert den Vorgang, dass auf zweite Daten in der zweiten Zellblockeinheit in einem Zeitabschnitt zugegriffen wird, wenn erste Daten in die erste Zellblockeinheit zurückgespeichert werden, wenn auf die ersten und zweiten Daten in der ersten und der zweiten Zellblockeinheit nacheinander zugegriffen wird.
  • 35 zeigt ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Speichervorrichtung in 34 abhängig von fortlaufenden eingegebenen Lesebefehlen. Nachstehend wird mit Bezug auf die 33 bis 35 der Betrieb der Speichervorrichtung erläutert.
  • Zuerst wandelt die Speichervorrichtung die logische Zellblockadresse abhängig von dem ersten eingegebenen Befehl RD0 in die physikalische Zellblockadresse um und bewirkt den erzwungenen Vorladungsvorgang. Wenn zu diesem Zeitpunkt die Zellblockeinheit, auf die abhängig vom vorherigen Befehl zugegriffen wurde, dieselbe ist, die abhängig vom ersten Lesebefehl RD0 aktuell aktiviert ist, führt der Vorladevorgang nicht den Rückspeichervorgang des vorherigen Lesebefehls aus, sondern bewirkt den erzwungenen Vorladungsvorgang. Dabei tritt jedoch nicht der eigentliche erzwungene Vorladungsvorgang beim ersten Lesevorgang der Speichervorrichtung auf, weil es keinen vorherigen Befehl gibt.
  • Wenn die Speichervorrichtung der vorliegenden Erfindung den ersten Befehl verarbeitet, gibt es somit eine Latenz, z.B. den Zeitabschnitt "X" in der 35, für die erzwungene Vorla dungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse.
  • Andererseits erzeugt der Verzögerungsblock 3382 in dem Befehlszeitsteuerblock 3450 den ersten verzögerten Befehl RD0_D, der für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse verzögert ist.
  • Dann wird in einem ersten Zeitabschnitt t0 der Datenzugriffs-Steuerblock 3380 zur Aktivierung der Wortleitung WL0 der ersten Zellblockeinheit BL0 abhängig von dem ersten verzögerten Befehl RD0_D gesteuert, welcher von dem Befehlssteuerblock 3420 ausgegeben ist. Und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL0 von dem lokalen Bitleitungs-Leseverstärker gelesen und verstärkt.
  • Dann werden die gelesenen und verstärkten 4 K Bitsdaten in den Datenzwischenspeicherblick 3470 verschoben und dort zwischengespeichert. Eine Dateneinheit D0 wird aus den 4 K Bits gelesenen und verstärkten Daten durch die eingegebene Spaltenadresse ausgewählt und abhängig von dem ersten Lesebefehl CD0 an den I/O-Leseverstärkerblock ausgegeben, wobei Bezug genommen wird auf das Bezugszeichen 2600 der 26. Hierbei werden die Ausgabedaten D0, wie schon oben erläutert, an den externen Schaltkreis der Speichervorrichtung über den Eingabe-/Ausgabe-Puffer ausgegeben, und so weiter.
  • Andererseits erhält der Befehlssteuerblock 3420 in einem ersten Zeitabschnitt t0 den zweiten Lesebefehl RD1 und wandelt die logische Zellblockadresse abhängig vom zweiten Lesebefehl in die physikalische Zellblockadresse um. Dann vergleicht der Befehlssteuerblock 3420 den ersten Lesebefehl RD0 mit der Zellblockeinheit, welche die Daten aufweist, auf welche durch den zweiten Lesebefehl RD1 zugegriffen wird. Da die Daten durch den ersten und den zweiten Lesebefehl RD0 und RD1 in derselben Zellblockeinheit gelesen werden, werden die in dem lokalen Bitleitungs-Leseverstärkerblock der ersten Zellblockeinheit BL0 zwischengespeicherten 4 Kb Daten vorgeladen, nachdem sie abhängig vom ersten Lesebefehl RD0 gelesen und verstärkt wurden, siehe z.B. Zeitabschnitt "Y" der 35.
  • Zusätzlich erzeugt der Befehlszeitsteuerblock 3450 im Zeitabschnitt "Y" den zweiten verzögerten Befehl RD1_D, wobei der zweite Lesebefehl RD1 für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse verzögert wird.
  • Dann wird in einem zweiten Zeitabschnitt t1 die Wortleitung WL1 der ersten Zellblockeinheit BL0 abhängig von dem zweiten verzögerten Lesebefehl RD1_D aktiviert. Und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL1 von dem lokalen Bitleitungs-Leseverstärker gelesen und verstärkt, und in den Datenzwischenspeicherblock 3470 verschoben. Dann wird eine Dateneinheit D1 aus den in dem Datenzwischenspeicherblock 3470 zwischengespeicherten 4 Kb Daten durch die eingegebene Spaltenadresse ausgewählt und abhängig vom zweiten Lesebefehl RD1 an den I/O-Leseverstärker ausgegeben.
  • Andererseits wird in diesem Zeitabschnitt t1 die Wortleitung WL0 der zweiten Zellblockeinheit BL1 aktiviert, welche als die vorher festgelegte Wortleitung der abhängig vom ersten Lesebefehl aktivierten Wortleitung WL0 bestimmt ist, und die in dem Datenzwischenspeicherblock 3470 zwischengespeicherten Daten werden in die 4 K Zelleinheiten abhängig von der Wortleitung WL0 der zweiten Zellblockeinheit BL1 verschoben und dabei zwischengespeichert. Die Bezeichnung "INTW0" stellt diesen Vorgang dar.
  • Dann wird in einem zweiten Zeitabschnitt t1 der dritte Lesebefehl RD2 in den Befehlssteuerblock 3420 eingegeben, und die logische Zellblockadresse wird abhängig vom dritten Lesebefehl in die physikalische Zellblockadresse umgewandelt. Und der Befehlszeitsteuerblock 3450 vergleicht den zweiten Lesebefehl RD1 mit der Zellblockeinheit, die die Daten aufweist, auf die durch den dritten Lesebefehl RD2 zugegriffen wird. Da die Daten durch den zweiten und den dritten Lesebefehl RD1 und RD2 in derselben Zellblockeinheit zu diesem Zeitpunkt gelesen werden, werden die in dem lokalen Bitleitungs-Leseverstärkerblock der ersten Zellblockeinheit BL0 zwischengespeicherten 4 Kb Daten erzwungen vorgeladen, nachdem sie abhängig vom zweiten Lesebefehl RD1 gelesen und verstärkt worden sind, siehe z.B. Zeitabschnitt "Z" in 35.
  • Zusätzlich erzeugt der Befehlszeitsteuerblock 3450 im Zeitabschnitt "Z" den dritten verzögerten Befehl RD2_D, wobei der dritte Befehl RD2 für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse verzögert wird.
  • In dem dritten Zeitabschnitt t2 wird die Wortleitung WL2 der ersten Zellblockeinheit BL0 durch den dritten verzögerten Befehl RD2_D aktiviert, welcher für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse von dem Verzögerungsblock 440 verzögert ist.
  • Und die 4 Kb Daten werden abhängig von der aktivierten Wortleitung WL2 von dem lokalen Bitleitungs-Leseverstärker gelesen und verstärkt, und in den Datenzwischenspeicherblock 3470 verschoben. Dann wird eine Dateneinheit D2 aus den in dem Datenzwischenspeicherblock 3470 zwischengespeicherten Daten durch die eingegebene Spaltenadresse ausgewählt und in Abhängigkeit vom dritten Lesebefehl RD2 an den I/O-Lesevertstärker ausgegeben.
  • Andererseits wird in diesem Zeitabschnitt t2 die Wortleitung WL1 der zweiten Zellblockeinheit BL1 aktiviert, welche als die vorher festgelegte Wortleitung der Wortleitung WL1 bestimmt ist, welche abhängig von dem zweiten Lesebefehl RD1 aktiviert ist, und die in dem Datenzwischenspeicherblock 3470 zwischengespeicherten Daten werden in die 4 K Zelleinheiten abhängig von der Wortleitung WL1 der zweiten Zellblockeinheit BL1 verschoben und dabei zwischengespeichert. Die Bezeichnung "INTW1" stellt diesen Vorgang dar.
  • Der Betrieb der Speichervorrichtung nach 34, wie voranstehend erläutert, ist ähnlich zu dem in 26 gezeigten, aber es gibt Unterschiede darin, dass die Speichervorrichtung den eingegebenen Lesebefehl zum Umwandeln der Zellblockadresse, für den Vorgang in Bezug auf Aktivierung der Wortleitung, zum Lesen und Verstärken der Daten in der Zeiteinheit, zum Rückspeichern dieser, usw. verwendet, wobei ein erzwungener Vorladungsvorgang und dabei der verzögerte Lesebefehl RD_D ausgeführt wird, der für die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse verzögert wird.
  • Auf diese Weise hat die Zeilen-Zykluszeit bei anfänglichem Betrieb der Speichervorrichtung die Latenz, z.B. Zeitabschnitt "X" in 35, der erzwungenen Vorladungszeit tRP und der Umwandlungszeit tBAT der Zellblockadresse abhängig vom ersten aktivierten Lesebefehl, sie wird jedoch um die erzwungene Vorladungszeit tRP und die Umwandlungszeit tBAT der Zellblockadresse reduziert, da der zweite Lesebefehl aktiviert wird.
  • Es gibt einen Grund, dass die Zeilen-Zykluszeit nicht beeinflusst wird, da Vorgänge abhängig von dem folgenden Lesebefehl, das erzwungene Vorladen und die Umwandlung der Zellblockadresse beide ausgeführt werden, wenn die Daten abhängig vom vorhergehenden Lesebefehl gelesen und verstärkt werden.
  • In der obigen Beschreibung wird der Betrieb der Speichervorrichtung in 34 beschrieben, und die Erläuterung zum Schreibvorgang ist ausgelassen, weil der Schreibvorgang dem Lesevorgang ähnlich ist. Beim Schreibvorgang besteht nämlich der Unterschied für die Speichervorrichtung darin, dass anstelle der Ausgabe der Daten, die aus den im Datenzwischenspeicherblock 3470 zwischengespeicherten Daten ausgewählt werden, werden die Daten, die von den im Datenzwischenspeicherblock 3470 zwischengespeicherten Daten ausgewählt sind, durch die vom externen Schaltkreis eingegebenen Daten überschrieben.
  • 36 zeigt ein Zeitablaufdiagramm des Betriebs der Speichervorrichtung gemäß 34 im Vergleich mit dem Betrieb der Speichervorrichtung gemäß der 18, um den Betrieb der erfindungsgemäßen Speichervorrichtung leicht zu verstehen.
  • Wie dargestellt, bewirkt der erste Befehl CD0 die Umwandlung der Zellblockadresse und die erzwungene Vorladung im Zeitintervall a0, und der erste verzögerte Befehl CD0_D, der den ersten Befehl CD0 für "tRP + tBAT" verzögert, bewirkt die Aktivierung der Wortleitung und das Lesen und Verstärken von Daten abhängig von der aktivierten Wortleitung im Zeitintervall b0. Der zweite Befehl CD1, welcher im nächsten Zeitabschnitt abläuft, wird eingegeben, um die Zellblockadresse in einem Zeitintervall a1 des Zeitintervalls b0 umzuwandeln, dann läuft der erzwungene Vorladungsvorgang abhängig von dem ersten Befehl ab. Im Zeitintervall b1 bewirkt der zweite verzögerte Befehl CD1_D, der den ersten Befehl CD0 für "tRP + tBAT" verzögert die Aktivierung der Wortleitung und das Lesen und Verstärken der Daten abhängig von der aktivierten Wortleitung im Zeitintervall b0.
  • Somit wird die Zeilen-Zykluszeit der in 34 dargestellten Speichervorrichtung in MAX{0,5×tRC,tINTW} aufgeteilt. Zu diesem Zeitpunkt ist "tRC" die vorherige Zeilen-Zykluszeit b0+b1, und "tINTW" eine Zeit zur Aktivierung der vorher festgelegten Wortleitung der von dem Verarbeitungsbefehl abhängigen Wortleitung, wobei die Daten von dem Datenzwischenspeicherblock in die Zellblockeinheit verschoben werden, deren Wortleitung als vorher festgelegte Wortleitung bestimmt ist, und wobei sie dabei rückgespeichert werden.
  • Die Zeilen-Zykluszeit MAX{0,5×tRC,tINTW} der in 34 gezeigten Speichervorrichtung eliminiert "tBAT" für die Umwandlung der Zellblockadresse und "tRP" für das erzwungene Vorladen von der Zeilen-Zykluszeit MAX{0,5×(tRC,+tRP+tRC),tINTW} der Speichervorrichtung, die vorhergehend erläutert wurde.
  • Da "tINTW" typischerweise länger ist als "tRP", beträgt die Zeilen-Zykluszeit im wesentlichen 0,5 × tRC, somit ist es für die in 34 gezeigte Speichervorrichtung, die Zeilen-Zykluszeit auf maximal die Hälfte gegenüber der Zeilen-Zykluszeit der Speichervorrichtung des Standes der Technik zu reduzieren. Wie nämlich in 36 dargestellt ist, beträgt die Zeilen-Zykluszeit der Speichervorrichtung des Standes der Technik b0+b1, aber die in Übereinstimmung mit der vorliegenden Erfindung beträgt b0.
  • Bei der vorliegenden Erfindung wird die Speichervorrichtung für Hochgeschwindigkeits-Datenzugriff implementiert, unabhängig von der Datenrückspeicherzeit, welche sicherlich große Teile der Datenzugriffszeit in der Speichervorrichtung belegt, die den Kondensator als Speichereinheitselement verwendet.
  • Zusätzlich wird das Verfahren und die Vorrichtung der Speichervorrichtung für Hochgeschwindigkeits-Datenzugriff vorgesehen, welcher keine Beziehung zu einem Datenzugriffsmuster hat, so dass auf die Daten entweder fortlaufend in einem Zell block oder nacheinander in jedem der Zellblöcke zugegriffen wird. Somit wird in dem System, welches die erfindungsgemäße Speichervorrichtung als Hauptspeichervorrichtung beinhaltet, die Gesamtverarbeitungsgeschwindigkeit des Systems erheblich verbessert, ohne dass eine Beziehung zu dem Datenzugriffsmuster besteht.
  • Obwohl die vorliegende Erfindung mit Bezug auf die besonderen Ausführungsformen beschrieben worden ist, ist es für den Fachmann offensichtlich, dass verschiedene Änderungen und Modifizierungen gemacht werden können, ohne dass vom Gedanken und Bereich der Erfindung, wie in den folgenden Ansprüchen festgelegt, abgewichen wird.

Claims (77)

  1. Speichervorrichtung mit: mindestens zwei Zellblöcken, die zur Ausgabe von Daten abhängig von einem Befehl an eine globale Bitleitung angeschlossen sind; mindestens einer globalen Bitleitungs-Verbindungseinheit zum selektiven Verbinden der globalen Bitleitung mit jedem Zellblock unter der Steuerung durch einen Steuerblock, wobei eine globale Bitleitungs-Verbindungseinheit zwischen den beiden Zellblöcken angeordnet ist; und dem Steuerblock zur Steuerung der Ausgabe von in jedem Zellblock gespeicherten Daten auf die globale Bitleitung und Rückspeichern der ausgegebenen Daten der globalen Bitleitung in den ursprünglichen Zellblock oder in einen anderen Zellblock, welcher in Abhängigkeit davon festgelegt ist, ob Daten abhängig von einem nächsten Befehl von dem ursprünglichen Zellblock oder von einem anderen Zellblock ausgegeben werden.
  2. Speichervorrichtung nach Anspruch 1, wobei jeder Zellblock Folgendes aufweist: einen ersten Zellbereich, der eine Vielzahl von Zelleinheiten aufweist und Daten ausgibt; einen ersten Bitleitungs-Leseverstärkerblock zur Verstärkung von vom ersten Zellbereich ausgegebenen Daten, und zur Ausgabe der verstärkten Daten auf die globale Bitleitung; und eine erste Bitleitungs-Leseverstärker-Verbindungseinheit zum Verbinden des ersten Zellbereichs mit dem ersten Bitleitungs-Leseverstärkerblock und Trennen des ersten Zellbereichs vom ersten Bitleitungs-Leseverstärkerblock, sobald die Daten in den ersten Bitleitungs-Leseverstärkerblock eingelesen sind.
  3. Speichervorrichtung nach Anspruch 2, wobei jeder Zellblock Folgendes beinhaltet: einen zweiten Bitleitungs-Leseverstärkerblock zur Verstärkung von Daten, die von der globalen Bitleitung eingegeben werden; und eine zweite Bitleitungs-Leseverstärker-Verbindungseinheit zum Verbinden oder Trennen des ersten Zellbereichs mit oder von dem zweiten Bitleitungs-Leseverstärkerblock.
  4. Speichervorrichtung nach Anspruch 3, weiterhin mit einer Zwischenspeichereinrichtung zum kurzzeitigen Zwischenspeichern der in die globale Bitleitung eingespeisten Daten abhängig vom Befehl.
  5. Speichervorrichtung nach Anspruch 4, wobei der Steuerblock das Rückspeichern der von der Zwischenspeichereinrichtung zwischengespeicherten Daten in den ersten Zellblock und das Lesen weiterer Daten, die in dem ersten Zellblock oder einem anderen Zellblock gespeichert sind, abhängig von dem nächsten Befehl in einem im Wesentlichen simultanen Zeitabschnitt steuert.
  6. Speichervorrichtung nach Anspruch 5, wobei der Steuerblock die Ausgabe der von der Zwischenspeichereinrichtung zwischengespeicherten Daten abhängig vom aktiven Befehl steuert.
  7. Speichervorrichtung mit: einer Vielzahl von Zellblockeinheiten, wobei jede eine Vielzahl von Zelleinheiten, einen ersten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer Zelleinheit, und einen zweiten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer anderen Zelleinheit; einem ersten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; einem zweiten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; einer ersten globalen Bitleitungs-Verbindungseinheit zum von einem ersten Steuersignal abhängigen selektiven Verbinden entweder des zweiten lokalen Bitleitungs-Leseverstärkerblocks einer ersten Zellblockeinheit mit dem zweiten globalen Bitleitungs-Leseverstärkerblock oder des ersten lokalen Bitleitungs-Leseverstärkerblocks einer zweiten Zellblockeinheit mit dem ersten globalen Bitleitungs-Leseverstärkerblock; einer zweiten globalen Bitleitungs-Verbindungseinheit zum von einem zweiten Steuersignal abhängigen selektiven Verbinden entweder des zweiten lokalen Bitleitungs-Leseverstärkerblocks einer dritten Zellblockeinheit mit dem zweiten globalen Bitleitungs-Leseverstärkerblock oder des ersten lokalen Bitleitungs-Leseverstärkerblocks einer vierten Zellblockeinheit mit dem ersten globalen Bitleitungs-Leseverstärkerblock; und einer Steuereinrichtung zur Erzeugung des Steuersignals, um damit einen Speichervorgang der in dem ersten und dem zweiten globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten zu steuern.
  8. Speichervorrichtung nach Anspruch 7, wobei die Steuereinrichtung das Rückspeichern von ersten Daten nicht in die erste Zelleinheit, sondern in die andere Zellblockeinheit und den Zugriff auf zweite Daten in der ersten Zellblockeinheit steuert, wenn auf die ersten und zweiten Daten in der ersten Zellblockeinheit zugegriffen wird.
  9. Speichervorrichtung nach Anspruch 8, wobei die Steuereinrichtung das Rückspeichern von ersten Daten in die erste Zellblockeinheit und den Zugriff auf zweite Daten in der zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt steuert, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  10. Speichervorrichtung nach Anspruch 9, wobei die Steuereinrichtung die Ausgabe der Daten, die aus in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten ausgewählt sind, abhängig von einem aktiven Lesebefehl steuert.
  11. Speichervorrichtung nach Anspruch 8, welche weiterhin eine dritte globale Bitleitungs-Verbindungseinheit aufweist, wobei diese abhängig von einem dritten Steuersignal den zweiten lokalen Bitleitungs-Leseverstärkerblock einer fünften Zellblockeinheit mit dem zweiten globalen Bitleitungs-Leseverstärkerblock verbindet.
  12. Speichervorrichtung nach Anspruch 11, welche weiterhin eine globale Bitleitung aufweist, entweder zur Übergabe von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten an den ersten globalen Bitleitungs-Leseverstärkerblock oder zur direkten Übergabe von von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten an den zweiten globalen Bitleitungs-Leseverstärkerblock.
  13. Speichervorrichtung nach Anspruch 12, wobei der erste und zweite lokale Bitleitungs-Leseverstärkerblock individuell eine Schalteinrichtung zum Verbinden entweder mit einer der ersten bis dritten globalen Bitleitungs-Verbindungseinheiten oder mit der globalen Bitleitung aufweist.
  14. Speichervorrichtung mit: einer Vielzahl von ersten und zweiten Zellblöcken, wobei jede eine Vielzahl von Zelleinheiten, einen ersten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer Einheit, und einen zweiten lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von Daten von einer anderen Zelleinheit aufweist; einem ersten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; einem zweiten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem zweiten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; und einer Steuereinrichtung zum Steuern eines Rückspeichervorgangs von auf der ersten und zweiten globalen Bitleitung zwischengespeicherten Daten.
  15. Speichervorrichtung nach Anspruch 14, wobei die Steuereinrichtung einen Vorgang steuert, dass erste Daten nicht in eine erste Zellblockeinheit rückgespeichert werden, sondern auf zweite Daten in der ersten Zellblockeinheit zugegriffen wird und die ersten Daten in die andere Zellblockeinheit außer der ersten Zellblockeinheit rückgespeichert werden, wenn auf die ersten und zweiten Daten fortlaufend in der ersten Zellblockeinheit zugegriffen wird.
  16. Speichervorrichtung nach Anspruch 15, wobei die Steuereinrichtung einen Vorgang steuert, dass erste Daten in die erste Zellblockeinheit rückgespeichert werden und auf zweite Daten in der zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt zugegriffen wird, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  17. Speichervorrichtung nach Anspruch 16, wobei die Steuereinrichtung die Ausgabe von unter den in der ersten und der zweiten globalen Bitleitung zwischengespeicherten ausgewählten Daten abhängig von einem aktiven Lesebefehl steuert.
  18. Speichervorrichtung nach Anspruch 17, welche weiterhin beinhaltet: eine erste globale Bitleitung zur Übergabe von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten an den ersten globalen Bitleitungs-Leseverstärkerblock; und eine zweite globale Bitleitung zum Verbinden des zweiten lokalen Bitleitungs-Leseverstärkers mit dem zweiten globalen Bitleitungs-Leseverstärker.
  19. Speichervorrichtung nach Anspruch 18, wobei der erste lokale Bitleitungs-Leseverstärkerblock eine erste Schalteinrichtung zum selektiven Verbinden des ersten lokalen Bitleitungs-Leseverstärkerblocks mit der ersten globalen Bitleitung aufweist, und der zweite lokale Bitleitungs-Leseverstärkerblock eine zweite Schalteinrichtung zum selektiven Verbinden des zweiten lokalen Bitleitungs-Leseverstärkerblocks mit der zweiten globalen Bitleitung aufweist.
  20. Speichervorrichtung mit: einer Vielzahl von Zellblockeinheiten, wobei jede einen lokalen Bitleitungs-Leseverstärkerblock zum Lesen und Verstärken von in einer Vielzahl von Zelleinheiten gespeicherten Daten einschließt und die Vielzahl von Zelleinheiten aufweist; einem globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von der Vielzahl von lokalen Bitleitungs-Leseverstärkerblöcken gelesenen und verstärkten Daten; und einer Steuereinrichtung zum Steuern der Benutzung der zwischengespeicherten Daten in einem Rückspeichervorgang.
  21. Speichervorrichtung nach Anspruch 20, wobei jeder der lokalen Bitleitungs-Leseverstärkerblöcke eine Schalteinrichtung zum selektiven Verbinden von jedem der lokalen Bitleitungs-Leseverstärkerblöcke mit dem globalen Bitleitungs-Leseverstärkerblock aufweist.
  22. Speichervorrichtung nach Anspruch 21, wobei die Steuereinrichtung den Zugriff auf zweite Daten in einer ersten Zellblockeinheit und das Rückspeichern von ersten Daten nicht in die erste Zellblockeinheit, sondern in die andere Zellblockeinheit steuert, wenn auf die ersten und zweiten Daten fortlaufend in der ersten Zellblockeinheit zugegriffen wird, welche unter der Vielzahl von Zellblockeinheiten ausgewählt ist.
  23. Speichervorrichtung nach Anspruch 22, wobei die Steuereinrichtung das Rückspeichern von ersten Daten in die erste Zellblockeinheit und den Zugriff auf zweite Daten in der zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt steuert, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  24. Speichervorrichtung nach Anspruch 23, wobei die Steuereinrichtung die Ausgabe von in dem globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten abhängig von einem aktiven Lesebefehl steuert.
  25. Speichervorrichtung nach Anspruch 20, wobei der globale Bitleitungs-Leseverstärkerblock beinhaltet: einen ersten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern von von dem ersten lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten; und einen zweiten globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern der von dem lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten weiteren Daten.
  26. Speichervorrichtung nach Anspruch 25, wobei die Steuereinrichtung den Zugriff auf zweite Daten in der ersten Zellblockeinheit und das Rückspeichern von ersten Daten nicht in die erste Zellblockeinheit, sondern in die andere Zellblockeinheit steuert, wenn auf die ersten und zweiten Daten in der ersten Zellblockeinheit fortlaufend zugegriffen wird, welche unter der Vielzahl der Zellblockeinheiten ausgewählt ist.
  27. Speichervorrichtung nach Anspruch 26, wobei die Steuereinrichtung das Rückspeichern von ersten Daten in die erste Zellblockeinheit und den Zugriff auf zweite Daten in der zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt steuert, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  28. Speichervorrichtung nach Anspruch 27, wobei die Steuereinrichtung die Ausgabe von in dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock zwischengespeicherten Daten abhängig von dem aktiven Lesebefehl steuert.
  29. Speichervorrichtung nach Anspruch 27, welche weiterhin eine globale Bitleitung zum Verbinden der Vielzahl der lokalen Bitleitungs-Leseverstärkerblöcke mit dem ersten und zweiten globalen Bitleitungs-Leseverstärkerblock aufweist.
  30. Speichervorrichtung mit: einem Zellbereich mit N+1 Zellblockeinheiten, wobei jede M Wortleitungen abhängig von einer eingegebenen Zeilenadresse aufweist; und einer Steuereinrichtung zum Steuern des Zellbereichs, um dadurch in einer aus den N+1 Zellblockeinheiten ausgewählten ersten Zellblockeinheit zugegriffenen Daten entweder in die erste Zellblockeinheit oder in eine zweite Zellblockeinheit rückzuspeichern.
  31. Speichervorrichtung nach Anspruch 30, wobei die Steuereinrichtung die Aktivierung jeder Wortleitung von zwei Zellblockeinheiten abhängig von der eingegebenen Zeilenadresse steuert.
  32. Speichervorrichtung nach Anspruch 31, wobei jede Adresse zur Auswahl jeder in den zwei Zellblockeinheiten aktivierten Wortleitung die gleiche Adresse ist.
  33. Speichervorrichtung nach Anspruch 32, wobei die Steuereinrichtung den Zugriff auf zweite Daten in der ersten Zellblockeinheit und das Rückspeichern von ersten Daten nicht in die erste Zellblockeinheit, sondern in die zweite Zellblockeinheit steuert, wenn auf die ersten und zweiten Daten fortlaufend in der ersten Zellblockeinheit zugegriffen wird.
  34. Speichervorrichtung nach Anspruch 33, wobei die Steuereinrichtung das Rückspeichern von ersten Daten in die erste Zellblockeinheit und den Zugriff auf zweite Daten in der zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt steuert, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  35. Speichervorrichtung nach Anspruch 34, wobei der Zellbereich weiterhin einen globalen Bitleitungs-Leseverstärkerblock zum Zwischenspeichern der von dem lokalen Bitleitungs-Leseverstärkerblock gelesenen und verstärkten Daten aufweist, welcher individuell in den N+1 Zellblockeinheiten enthalten ist.
  36. Speichervorrichtung nach Anspruch 35, wobei der Zellbereich weiterhin eine globale Bitleitungs-Leseverstärker-Verbindungseinheit zum selektiven Verbinden des lokalen Bitleitungs-Leseverstärkerblocks mit dem globalen Bitleitungs-Leseverstärkerblocks aufweist.
  37. Speichervorrichtung nach Anspruch 34, wobei der Zellbereich weiterhin eine globale Bitleitung zum Verbinden des lokalen Bitleitungs-Leseverstärkerblocks mit dem globalen Bitleitungs-Leseverstärkerblocks aufweist.
  38. Speichervorrichtung nach Anspruch 36, wobei die Steuereinrichtung die Zulassung von Datenausgabe von in dem globalen Bitleitungs-Leseverstärker zwischengespeicherten Daten abhängig von einem aktiven Lesebefehl steuert.
  39. Speichervorrichtung mit: einem Zellbereich mit N+1 Zellblockeinheiten, wobei jede M Wortleitungen abhängig von einer eingegebenen Zeilenadresse aufweist; einer vorher festgelegten Zellblocktabelle zum Speichern von Information, wobei mindestens mehr als eine Wortleitung von den (N+1) X M Wortleitungen als eine vorher festgelegte Wortleitung zum Rückspeichern durch Verwendung der Information bestimmt wird; einem Markierungsblock zum Lesen einer eingegebenen logischen Zellblockadresse zur Kennzeichnung einer Zellblock einheit, auf welche zugegriffen werden soll, um die eingegebene logische Zellblockadresse in eine physikalische Zellblockadresse zur Bestimmung einer rückzuspeichernden Zellblockeinheit umzuwandeln; und eine Steuereinrichtung zur Steuerung des Markierungsblocks und der vorher festgelegten Zellblocktabelle zur Aktivierung einer durch die physikalische Zellblockadresse ausgewählten Wortleitung der Zellblockeinheit.
  40. Speichervorrichtung nach Anspruch 39, wobei die Steuereinrichtung einen Vorgang steuert, dass erste Daten durch die ausgewählte Wortleitung rückgespeichert werden, wenn auf die ersten und auf zweite Daten in einer unter den N+1 Zellblockeinheiten ausgewählten Zellblockeinheit fortlaufend zugegriffen wird.
  41. Speichervorrichtung nach Anspruch 40, wobei M eine Anzahl der vorher festgelegten Wortleitungen ist.
  42. Speichervorrichtung nach Anspruch 41, wobei der Markierungsblock Folgendes beinhaltet: N+1 Markierungstabelleneinheiten, von denen jede Informationen darüber speichert, welche M Wortleitungen, die in jeder der N+1 Zellblockeinheiten enthalten sind, dem logischen Zellblock entsprechen; N+1 Komparatoren zum Vergleichen von Information – N+1 von Dateninformation darüber, welche logische Zellblockeinheit der durch die lokale Zeilenadresse ausgewählten Wortleitung entspricht, wobei die lokale Zeilenadresse von den N+1 Markierungstabellen abhängig von einer lokalen Adresse zur Auswahl einer Wortleitung der Zellblockeinheit ausgegeben ist, die die von der Zeilenadresse gelesene logische Zellblockadresse aufweist; einen Kodierer zur Ausgabe der physikalischen Zellblockadresse durch Kodierung von von den N+1 Komparatoren verglichenen Informationen; und einen Markierungs-Steuerblock zur Steuerung der N+1 Markierungstabelleneinheiten, der N+1 Komparatoren und des Kodierers.
  43. Speichervorrichtung nach Anspruch 42, wobei der Markierungsblock weiterhin einen Zellblock-Adressdekoder zur Ausgabe an eine Markierungstabelleneinheit aufweist, welche unter den N+1 Markierungstabelleneinheiten durch Dekodierung von Information ausgewählt ist, wobei eine Zellblockeinheit der N+1 Zellblockeinheiten die vorher festgelegte Wortleitung korrespondierend zu der Wortleitung besitzt, die von der von der vorher festgelegten Zellblocktabelle ausgegebenen lokalen Adresse ausgewählt ist.
  44. Speichervorrichtung nach Anspruch 43, wobei die vorher festgelegte Zellblocktabelle M Register zur Speicherung von Informationen aufweist, welche Zellblockeinheit der N+1 physikalischen Zellblockeinheiten die Anzahl M von vorher festgelegten Wortleitungen aufweist.
  45. Speichervorrichtung nach Anspruch 44, wobei die Steuereinrichtung einen Vorgang steuert, dass auf zweite Daten zugegriffen wird und erste Daten nicht in eine erste Zellblockeinheit, sondern in eine zweite Zellblockeinheit rückgespeichert werden, die verschieden von der ersten Zellblockeinheit ist, wenn auf die ersten und zweiten Daten in der ersten Zellblockeinheit, die unter den N+1 Zellblockeinheiten ausgewählt ist, fortlaufend zugegriffen wird.
  46. Speichervorrichtung nach Anspruch 45, wobei die Steuereinrichtung einen Vorgang steuert, dass auf zweite Daten in einer zweiten Zellblockeinheit in einem im Wesentlichen simultanen Zeitabschnitt zugegriffen wird, in welchem erste Daten in eine erste Zellblockeinheit rückgespeichert werden, wenn auf die ersten und zweiten Daten in Folge in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  47. Speichervorrichtung nach Anspruch 46, wobei der Zellbereich einen Daten-Zwischenspeicherblock zur Zwischenspeicherung der Daten aufweist, die vom lokalen Bitleitungs-Leseverstärkerblock gelesen und verstärkt werden, welcher in jeder der N+1 Zellblockeinheiten enthalten ist.
  48. Speichervorrichtung nach Anspruch 47, wobei die Steuereinrichtung einen Vorgang steuert, dass die in dem Daten-Zwischenspeicherblock zwischengespeicherten Daten abhängig von einem aktiven Lesebefehl ausgegeben werden.
  49. Speichervorrichtung nach Anspruch 47, wobei der Zellbereich eine globale Bitleitungs-Verbindungseinheit zum selektiven Verbinden des Daten-Zwischenspeicherblocks mit dem lokalen Bitleitungs-Leseverstärkerblock beinhaltet, welcher in jeder der N+1 Zellblockeinheiten enthalten ist.
  50. Speichervorrichtung mit: einem Zellbereich mit N+1 Zellblockeinheiten, welche N der Zellblockeinheiten, welche individuell M Wortleitungen abhängig von einer eingegebenen Zeilenadresse und eine zusätzliche Zellblockeinheit mit einer Anzahl M der Wortleitungen aufweisen, addieren; einer Datenzugriff-Steuereinrichtung zur Steuerung des Vorgangs, dass Daten, auf die in einer ersten von den N+1 Zellblockeinheiten ausgewählten Zellblockeinheit zugegriffen wird, entweder in die erste Zellblockeinheit oder in eine zweite Zellblockeinheit rückgespeichert werden; und einer Befehls-Steuereinrichtung zur Steuerung eines Vorgangs, dass eine Zellblockadresse abhängig von einem in einem nächsten aktiven Zeitabschnitt befindlichen zweiten Befehl umgewandelt wird, und eine Bitleitung abhängig von einem ersten Befehl vorgeladen wird, während auf Daten abhängig von dem ersten vorliegenden aktiven Befehl zugegriffen wird.
  51. Speichervorrichtung nach Anspruch 50, wobei die Datenzugriff-Steuereinrichtung einen Vorgang steuert, dass erste Daten nicht in eine erste Zellblockeinheit rückgespeichert werden, sondern auf zweite Daten in der ersten Zellblockeinheit zugegriffen wird, und die ersten Daten in die erste Zellblockeinheit rückgespeichert werden, wenn auf die ersten und zweiten Daten fortlaufend in der ersten Zellblockeinheit zugegriffen wird.
  52. Speichervorrichtung nach Anspruch 51, wobei die Datenzugriff-Steuereinrichtung einen Vorgang steuert, dass auf zweite Daten in der zweiten Zellblockeinheit in einem Zeitabschnitt zugegriffen wird, wenn erste Daten in die erste Zellblockeinheit rückgespeichert werden, wenn auf die ersten und zweiten Daten wechselweise in der ersten und zweiten Zellblockeinheit zugegriffen wird.
  53. Speichervorrichtung nach Anspruch 52, wobei die Steuereinrichtung Folgendes beinhaltet: eine Zellblockadressen-Umwandlungseinrichtung zum Lesen einer logischen Zellblockadresse von einer eingegebenen Zeilenadresse abhängig von einem ersten Befehl und zum Umwandeln dieser in eine physikalische Zellblockadresse zum Auswählen er der N+1 Zellblockeinheiten; einen Vorladungs-Steuerblock zur Vorladung von gelesenen und verstärkten Daten abhängig vom ersten Befehl; und einen Befehlsablauf-Steuerblock zum Steuern des Vorladungs-Steuerblocks zur Ausführung des erzwungenen Vorladungsvorgangs abhängig vom ersten Befehl nach dem Zwischen speichern der durch den ersten Befehl gelesenen und verstärkten Daten.
  54. Speichervorrichtung nach Anspruch 53, wobei der Befehlsablauf-Steuerblock einen Verzögerungsblock zum Verzögern eines zweiten Befehls während einer Umwandlungszeit der Zellblockadresse abhängig vom zweiten Befehl und des erzwungenen Vorladungsvorgangs abhängig vom ersten Befehl und Ausgabe davon aufweist und die Datenzugriff-Steuereinrichtung zur Ausführung des Lese- und Verstärkungsvorgangs abhängig vom zweiten Befehl durch den von dem Verzögerungsblock verzögerten zweiten Befehl steuert.
  55. Speichervorrichtung nach Anspruch 54, wobei der Zellbereich einen Daten-Zwischenspeicherblock zum Zwischenspeichern der Daten aufweist, die von einem in jeder der N+1 Zellblockeinheiten enthaltenen lokalen Bitleitungs-Leseverstärkerblock gelesen und verstärkt werden.
  56. Speichervorrichtung nach Anspruch 55, wobei die Steuereinrichtung die Zulassung von Datenausgabe von in dem globalen Bitleitungs-Leseverstärker zwischengespeicherten Daten abhängig von einem aktiven Lesebefehl steuert.
  57. Speichervorrichtung nach Anspruch 56, wobei der Zellbereich eine globale Bitleitungs-Verbindungseinheit zum selektiven Verbinden des Daten-Zwischenspeicherblocks mit dem in jeder der N+1 Zellblockeinheiten enthaltenen lokalen Bitleitungs-Leseverstärkerblock aufweist.
  58. Speichervorrichtung nach Anspruch 57, wobei der Zellbereich eine globale Bitleitung zum selektiven Verbinden des Daten-Zwischenspeicherblocks mit dem in jeder der N+1 Zellblockeinheiten enthaltenen lokalen Bitleitungs-Leseverstärkerblock aufweist.
  59. Verfahren zum Betrieb einer Speichervorrichtung, die erste und zweite Zellblöcke mit einer Anzahl von Zelleinheiten aufweist, welches die folgenden Verfahrensschritte beinhaltet: (A) Lesen und Verstärken von ersten Daten in dem ersten Zellblock; (B) Rückspeichern der ersten Daten in den zweiten Zellblock; und (C) Lesen und Verstärken von zweiten Daten in der ersten Blockeinheit, wobei die Verfahrensschritte (B) und (C) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  60. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 59, wobei der Verfahrensschritt (B) folgende Teilschritte aufweist: (L) Verschieben der ersten Daten und Zwischenspeichern derselben; und (M) Verschieben der zwischengespeicherten ersten Daten in den zweiten Zellblock und Rückspeichern derselben.
  61. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 60, welches weiterhin den Teilschritt (N) zum Ausgeben der im Teilschritt (L) zwischengespeicherten ersten Daten abhängig von einem eingegebenen Lesebefehl aufweist.
  62. Verfahren zum Betrieb einer Speichervorrichtung, die eine Zahl N+1 von Zellblockeinheiten aufweist, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide individuell einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wortleitungen beinhalten, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist: (A) Lesen und Verstärken von ersten Daten in einer ersten Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist; (B) Rückspeichern der ersten Daten in eine zweite Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist; und (C) Lesen und Verstärken von zweiten Daten in der ersten Zellblockeinheit, wobei die Verfahrensschritte (8) und (C) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  63. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 62, wobei der Verfahrensschritt (B) folgende Teilschritte aufweist: (K) Verschieben der ersten Daten und Zwischenspeichern derselben; und (L) Verschieben der zwischengespeicherten ersten Daten in den zweiten Zellblock und Rückspeichern derselben.
  64. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 63, welches weiterhin den Teilschritt (M) zum Ausgeben der im Teilschritt (K) zwischengespeicherten ersten Daten abhängig von einem eingegebenen Lesebefehl aufweist.
  65. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 64, welches weiterhin den Teilschritt (N) zur Vorladung der ersten gelesenen und verstärkten Daten und zum Löschen derselben aufweist, nachdem die ersten Daten zwischengespeichert worden sind.
  66. Verfahren zum Betrieb einer Speichervorrichtung, die eine Zahl N+1 von Zellblockeinheiten beinhaltet, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wort leitungen beinhalten, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist: (A) Aktivieren einer ersten Wortleitung einer ersten Zellblockeinheit, die unter der Anzahl von N+1 Zellblockeinheiten ausgewählt ist; (B) Lesen und Verstärken einer Anzahl K von Daten abhängig von der ersten Wortleitung; (C) Verschieben der Anzahl K von gelesenen und verstärkten Daten abhängig von der ersten Wortleitung zu der anderen Zellblockeinheit, welche eine vorher festgelegte Wortleitung abhängig von der ersten Wortleitung einschließt und Rückspeichern davon; (D) Aktivieren einer zweiten Wortleitung der ersten Zellblockeinheit; (E) Lesen und Verstärken einer Anzahl K von Daten abhängig von der zweiten Wortleitung, wobei die Verfahrensschritte (C) und (E) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  67. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 66, wobei der Verfahrensschritt (C) folgende Teilschritte aufweist: (H) Verschieben einer Anzahl K der Daten abhängig von der ersten Wortleitung und Zwischenspeichern davon; (I) Aktivieren einer vorher festgelegten Wortleitung abhängig von der ersten Wortleitung; und (J) Rückspeichern der Anzahl K der in einer Anzahl K der Zelleinheiten zwischengespeicherten Daten abhängig von der vorher festgelegten Wortleitung.
  68. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 67, wobei der Teilschritt (H) den Teilschritt (k) zum Ausgeben von unter der Anzahl K von zwischengespeicherten Daten ausgewählten Daten abhängig von einem eingegebenen Lesebefehl aufweist.
  69. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 68, welches weiterhin den Teilschritt (L) zur Vorladung von in die Bitleitung eingespeisten Daten abhängig von der ersten Wortleitung und zum Löschen derselben aufweist, nachdem die Daten gelesen und verstärkt worden sind.
  70. Verfahren zum Betrieb einer Speichervorrichtung, die einen Zellbereich mit einer Zahl N+1 von Zellblockeinheiten enthält, welche eine Zahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide einer eingegebenen Zeilenadresse entsprechen und eine Anzahl von M Wortleitungen aufweisen, und wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist: (A) Lesen von Daten mittels einer logischen Zellblockadresse zur Auswahl einer Anzahl N von logischen Zellblockeinheiten durch Erhalt der Zeilenadresse und mittels einer lokalen Adresse zur Auswahl einer unter der Anzahl M von Wortleitungen, die sich in der ausgewählten Zellblockeinheit befinden; (B) Umwandeln der logischen Zellblockadresse in eine physikalische Zellblockadresse zur Auswahl einer unter der Anzahl N+1 der physikalischen Zellblockadressen; (C) Aktivieren einer ersten Wortleitung abhängig von der lokalen Adresse in einer ersten Zellblockeinheit, die abhängig von der umgewandelten physikalischen Zellblockadresse ausgewählt ist; (D) Lesen und Verstärken der Daten abhängig von der ersten Wortleitung; (E) Verschieben der ersten Daten zu einer zweiten Zellblockeinheit, von welcher eine vorher festgelegte Wortleitung abhängig von der ersten Wortleitung bestimmt ist; (F) Aktivieren einer zweiten Wortleitung der ersten Zellblockeinheit abhängig von der lokalen Adresse, die für einen nächsten Befehl eingegeben ist; und (G) Lesen und Verstärken von zweiten Daten abhängig von der zweiten Wortleitung, wobei die Verfahrensschritte (E) und (G) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  71. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 70, wobei der Verfahrensschritt (E) folgende Teilschritte aufweist: (O) Verschieben der ersten Daten auf die erste Wortleitung und Zwischenspeichern davon; (P) Aktivieren der vorher festgelegten Wortleitung abhängig von der ersten Wortleitung; und (Q) Rückspeichern der ersten zwischengespeicherten Daten in der Zelleinheit abhängig von der vorher festgelegten Wortleitung.
  72. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 71, welches weiterhin den Teilschritt (H) zum Ausgeben der im Teilschritt (O) zwischengespeicherten ersten Daten abhängig von einem eingegebenen Lesebefehl aufweist.
  73. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 72, welches weiterhin den Teilschritt (I) zur Vorladung der durch Lesen und Verstärken in die Bitleitung eingespeisten ersten Daten abhängig von der ersten Wortleitung beinhaltet.
  74. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 73, wobei die erste Wortleitung und die vorher festgelegte Wortleitung durch die gleiche Zeilenadresse ausgewählt werden.
  75. Verfahren zum Betrieb einer Speichervorrichtung, die einen Zellbereich mit einer Anzahl N+1 von Zellblockeinheiten aufweist, welche eine Anzahl N von Zellblockeinheiten und eine zusätzliche Zellblockeinheit addieren, wobei beide individuell einer eingegebenen logischen Zellblockadresse entsprechen und eine Anzahl M von Wortleitungen aufweisen, wobei N und M positive Integer-Zahlen sind, wobei das Verfahren folgende Verfahrensschritte aufweist: (A) Empfangen einer ersten logischen Zellblockadresse abhängig von einem ersten Befehl und Umwandeln dieser in eine erste physikalische Zellblockadresse zur Auswahl einer unter der Anzahl N+1 der physikalischen Zellblockadressen; (B) Lesen und Verstärken von ersten Daten in einer ersten Zellblockeinheit abhängig von der ersten physikalischen Zellblockadresse; (C) Verschieben der ersten Daten und Zwischenspeichern derselben; (D) Vorladen der ersten gelesenen und verstärkten Daten in die erste Zellblockeinheit; (E) Umwandeln in eine zweite physikalische Zellblockadresse nach Erhalt einer zweiten logischen Zellblockadresse abhängig von einem zweiten Befehl; (F) Verschieben der ersten zwischengespeicherten Daten zu der zweiten Zellblockeinheit, die aus der Anzahl N+1 der Zellblockeinheiten ausgewählt ist, und Rückspeichern derselben; und (G) Lesen und Verstärken der zweiten Daten in der zweiten Zellblockeinheit abhängig von der zweiten physikalischen Blockadresse, wobei die Verfahrensschritte (F) und (G) in einem im Wesentlichen simultanen Zeitabschnitt ausgeführt werden.
  76. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 75, welches weiterhin den Verfahrensschritt (H) zur Verzögerung des zweiten Befehls für die Ausführungszeit der Verfahrensschritte (D) und (E) und dessen Erhalt beinhaltet, und ebenfalls den Verfahrensschritt (G) einschließt, der unter Verwendung des zweiten durch den Verfahrensschritt (H) verzögerten Befehls ausgeführt wird.
  77. Verfahren zum Betrieb der Speichervorrichtung nach Anspruch 75, welches weiterhin den Verfahrensschritt (I) zur Ausgabe der in dem Verfahrensschritt (C) ersten zwischengespeicherten Daten abhängig von einem eingegebenen Lesebefehl aufweist.
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