DE19915075C2 - Nichtflüchtiger ferroelektrischer Speicher - Google Patents

Description

Die Erfindung betrifft einen nichtflüchtigen ferroelektrischen Speicher mit Kondensatorplatten-Leitungen.

FRAMs (ferroelektrische RAMs), die Datenverarbeitungsgeschwindigkeiten wie DRAMs aufweisen, die derzeit allgemein als Halbleiterspeicher verwendet wer­ den, finden als Halbleiterspeicher der nächsten Generation beachtliche Auf­ merksamkeit, da sie die gespeicherten Daten selbst aufrechterhalten.

Ein FRAM verwendet Kondensatoren in gleicher Weise wie ein DRAM als Spei­ cherelemente, jedoch ist bei einem FRAM ein Ferroelektrikum mit hoher Rest­ polarisation als dielektrische Substanz vorhanden, weswegen die Daten selbst bei abgeschalteter Spannung aufrechterhalten bleiben.

Fig. 1A ist eine Charakteristikkurve, die die Hysterese­ schleife einer üblichen ferroelektrischen Substanz zeigt, und Fig. 1B zeigt den Aufbau einer Kondensatoreinheit in einem üblichen ferroelektrischen Speicher.

Wie es die Hystereseschleife der Fig. 1A zeigt, verschwindet die durch ein elektrisches Feld hervorgerufene Polarisation selbst bei weggenommenem elektrischen Feld nicht, da es eine spontane Polarisation ist, so dass sie in einem konstanten Zustand (Zustände d und a) verbleibt. Durch Verwendung die­ ser zwei Zustände d und a als logische Werte 1 und. 0 ist das Bauteil als Speicher verwendbar.

Anders gesagt, entspricht der Zustand, bei dem eine positive Spannung an den Knoten 1 in Fig. 1B angelegt wird, dem Punkt c in der Fig. 1A. Der Zustand, bei dem die angelegte positi­ ve Spannung weggenommen ist, entspricht dem Punkt d. Wenn dagegen eine negative Spannung am Knoten 1 in Fig. 1B ange­ legt wird, wechselt der Zustand vom Punkt d zum Punkt f in Fig. 1A. Der Zustand eines Kondensators, von dem die negati­ ve Spannung weggenommen ist, entspricht dem Punkt a in Fig. 1A. Wenn erneut eine positive Spannung an den Knoten 1 ange­ legt wird, wechselt der Zustand des Kondensators vom Punkt a über den Punkt b auf den Punkt c.

Entsprechend dieser Situation kann der Kondensator Daten in einem von zwei den Punkten a und d entsprechenden Zuständen selbst dann speichern, wenn die Spannung vom Kondensator weggenommen ist. So entspricht der Punkt d auf der Hystere­ sekurve dem logischen Wert 1 und der Punkt a entspricht dem logischen Wert 0.

Der im Kondensator gespeicherte Datenwert wird durch Zerstö­ ren des Zustands im Punkt d ausgelesen.

Eine herkömmliche Technik, gemäß der Daten aus einem Konden­ sator ausgelesen werden, verwendet Leseverstärker zum Erfas­ sen der von einem Bezugsspannungsgenerator und einem Haupt­ zellenarray erzeugten Spannungen.

Eine Bezugsspannung wird auf eine Bezugsbitleitung entspre­ chend einem der zwei logischen Werte 1 und 0 in einer ferro­ elektrischen Bezugszelle erzeugt. Daher werden durch Ver­ gleichen der Spannung auf der Bitleitung einer Hauptzelle mit der Spannung auf der Bitleitung einer Bezugszelle auf den Leseverstärker ein Datenwert aus einer Speicherzelle ausgelesen.

Der aus der Zelle ausgelesene Datenwert wird im selben Zyk­ lus neu eingeschrieben, weswegen der zerstörte Datenwert wiederhergestellt werden kann. Insbesondere besteht die her­ kömmliche Technik in Zusammenhang mit einer Vielzahl ferro­ elektrischer Zellen darin, eine Bezugsspannung, eine Lese­ verstärkerschaltung in Zusammenhang mit dieser, einen Lese­ verstärker zum Erfassen der in einem Hauptzellenarray ge­ speicherten Daten sowie Hauptzellenarray-Schaltungen bereit­ zustellen.

Die eine Hälfte der Vielzahl ferroelektrischer Zellen spei­ chert den logischen Wert 1, während die andere Hälfte den logischen Wert 0 speichert.

Unter weiterer Bezugnahme auf die Figuren wird nun ein her­ kömmlicher ferroelektrischer Speicher erläutert.

Fig. 2 zeigt die Zellenarraystruktur eines herkömmlichen ferroelektrischen 2T/2C-Speichers. Die Einheitszellenstruk­ tur dieses herkömmlichen FRAM besteht aus zwei Transistoren und zwei Kondensatoren (2T/2C). D. h., dass eine Vielzahl mit gleichem Abstand angeordneter Wortleitungen in einer Richtung ausgebildet ist. Eine Vielzahl von Plattenleitungen ist zwischen den Wortleitungen parallel zu jeder der Wort­ leitungen W/L ausgebildet. Rechtwinklig zu den Wortleitungen und den Plattenleitungen ist eine Vielzahl von Bitleitungen (B_n, BB_n + 1, B_n + 2, . . .) und Bitschienenleitungen (BB_n, BB n + 1, BB_n + 2, . . .) ausgebildet.

Die Gateelektroden der zwei Transistoren T1 und T2 in einer Speichereinheitszelle 21 sind mit einer benachbarten Wort­ leitung W/L verbunden, und die Sourceelektrode jedes der Transistoren ist mit der benachbarten Bitleitung B_n bzw. Bitschienenleitung BB_n verbunden. Die Drainelektrode jedes der Transistoren ist mit der ersten Elektrode eines jeweili­ gen der Kondensatoren verbunden. Die zweiten Elektroden der Kondensatoren sind gemeinsam mit der ihnen benachbarten Plattenleitung P/L verbunden.

Nun werden die Treiberschaltung und ihr Betrieb in einem ferroelektrischen Speicher mit der herkömmlichen 2T/2C- Struktur erläutert.

Die Lese- und Schreibvorgänge bei einer herkömmlichen ferro­ elektrischen 2T/2C-Speicherzelle erfolgen entsprechend einem der zwei logischen Werte 1 und 2.

Fig. 3A zeigt die Signalverläufe in Zusammenhang mit einem Schreibmodus des Speichers. Wenn der Schreibmodus entspre­ chend dem Übergang des Chipfreigabesignals CSPpad von hohem auf niedrigen Zustand beginnt, wechselt das Schreibfreigabe­ signal WEBpad von hohem auf niedrigen Zustand und gleichzei­ tig werden, entsprechend dem zu speichernden logischen Wert, ein hohes und ein niedriges Signal oder ein niedriges und ein hohes Signal an die Bitleitung und die Bitschienenlei­ tung angelegt. Danach wird eine Adresse decodiert, und dann wird die Wortleitung der entsprechend der decodierten Adres­ se auszuwählenden Zelle vom niedrigen auf den hohen Zustand geschaltet, woraufhin die Zelle ausgewählt ist.

Im Intervall, in dem die Wortleitung den hohen Zustand ein­ hält, werden ein hohes Signal und ein niedriges Signal mit festem Intervall der Reihe nach an die entsprechende Plat­ tenleitung P/L angelegt. Anders gesagt, wird zum Schreiben des logischen Werts 1 ein hohes Signal an eine Bitleitung B_n angelegt, und ein niedriges Signal an eine Bitschienen­ leitung BB_n angelegt. Um den logischen Wert 0 zu schreiben, wird ein niedriges Signal an die Bitleitung B_n und ein ho­ hes Signal an die Bitschienenleitung BB_n angelegt. So wird der logische Wert 1 oder 0 in den Speicher eingeschrieben.

Nachfolgend wird der Ablauf beim Lesen eines in eine Zelle eingespeicherten Datenwerts erläutert.

Gemäß Fig. 3B endet der Schreibmodus und ein Lesemodus be­ ginnt, wenn das Signal CSBpad durch den Übergang vom hohen auf den niedrigen Zustand aktiviert wird und das Schreib­ freigabesignal WEBpad vom niedrigen auf den hohen Zustand übergeht. Dann werden, bevor die entsprechende Wortleitung ausgewählt wird, alle Bitleitungen durch ein Ausgleichssig­ nal auf ein niedriges Gleichpotential VSS gesetzt. Nachdem der Ausgleich auf das niedrige Gleichpotential abgeschlossen ist, wird eine Adresse decodiert, und die der decodierten Adresse entsprechende Wortleitung wird vom niedrigen auf den hohen Zustand gebracht, wodurch die entsprechende Zelle aus­ gewählt wird.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, und es wird der Datenwert auf der Bitlei­ tung oder der Bitschienenleitung zerstört. Wenn der logische Wert 1 in die Zelle eingespeichert wurde, wird der Datenwert im mit der Bitleitung verbundenen Kondensator zerstört. Wenn der logische Wert 0 in die Zelle eingespeichert wurde, wird der Datenwert im mit der Bitschienenleitung verbundenen Kon­ densator zerstört.

So wird abhängig davon, welcher Datenwert hinsichtlich der Bitleitung und der Bitschienenleitung zerstört wird, auf­ grund des Prinzips der Hystereseschleife ein anderes Aus­ gangssignal erhalten. Daher erfasst ein Leseverstärker den logischen Wert 1 oder 0 entsprechend dem über die Bitleitung und die Bitschienenleitung übertragenen Datenwert.

Da der ursprünglich in der Speicherzelle gespeicherte Daten­ wert wiederhergestellt werden muss, nachdem der Leseverstär­ ker denselben erfasst und ausgegeben hat, muss, während ein hohes Signal an die entsprechende Wortleitung angelegt ist, die Plattenleitung auf niedrigen Zustand deaktiviert werden.

Bei diesem herkömmlichen ferroelektrischen Speicher bestehen die folgenden Probleme:

• - Erstens kann ein herkömmlicher FRAM zwar gespeicherte Da­ ten auch bei abgeschalteter Spannung aufrechterhalten, je­ doch verfügt er wegen der gesonderten Plattenleitungen über ein kompliziertes Layout, so dass auch der Herstellprozess kompliziert ist.
• - Zweitens ist die Geschwindigkeit verringert, da die Einga­ be- und Ausgabevorgänge für Daten durch gesonderte Platten­ leitungen erfolgen und ein Steuersignal vor Schreib- und Le­ sevorgängen für Daten an die Plattenleitungen anzulegen ist.
• - Drittens kann die Integration einer herkömmlichen ferro­ elektrischen Speicherzelle nicht verbessert werden, ohne dass nicht neue elektrische Materialien entwickelt werden.
• - Viertens besteht ein anderer wichtiger Faktor, der zu schwerwiegenden Problemen bei der Integration führt, darin, dass die Fläche eines FRAM größer als diejenige eines DRAM mit derselben Speicherkapazität ist, da mangels einer Technik zum Herstellen einer ferroelektrischen Schicht auf einer Siliziumoberfläche keine Kondensa­ toren auf einem Siliziumsubstrat oder einer Oberfläche aus Polysilizium her­ gestellt werden können.
• - Fünftens ist es schwierig, den Betrieb des Speichers genau zu steuern, da die Wortleitungen und die Plattenleitungen gesondert gesteuert werden, sodass unabhängig vom Übertragungspfad Unterschiede zwischen Steuersig­ nalen bestehen.

Die DE 693 13 785 T2 zeigt einen nichtflüchtigen ferroelektrischen Speicher mit Speicherzellen, die einen ersten Transistor und einen ersten ferroelektri­ schen Kondensator aufweisen, sowie mit Referenzzellen, die einen zweiten Transistor und einen zweiten ferroelektrischen Kondensator besitzen. Dieser bekannte Speicher benutzt sowohl unterteilte Wortleitungen, die die Gate- Elektroden zum Steuern der ersten beziehungsweise zweiten Transistoren bil­ den, als auch unterteilte Plattenleitungen. Hier wird also gezeigt, dass es für den Fachmann am Anmeldetag der vorliegenden Anmeldung zwar bekannt war, unterteilte Wortleitungen vorzusehen, um die Speicherzellen anzusteu­ ern, jedoch hat er weiterhin zusätzliche Plattenleitungen verwendet.

Die Entgegenhaltung EP 0 671 745 A2, die nur im Bezug auf die Ablaufsteue­ rung genannt wurde, gibt keinerlei Hinweis darauf, wie die obigen Probleme gelöst werden könnten, da sie weder die Anordnung der Speicherzellen relativ zu den Wort-, Bit- und gegebenenfalls Plattenleitungen noch die Verschaltung der einzelnen Speicherelemente mit diesen Leitungen zeigt.

Ausgehend von dem eingangs ausführlich erläuterten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, einen weiteren nichtflüchtigen ferroelek­ trischen Speicher bereitzustellen, der einen vereinfachten Aufbau aufweist, so daß der Herstellungsprozeß vereinfacht wird.

Diese Aufgabe wird durch den nichtflüchtigen ferroelektrischen Speicher nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Er­ findung sind in den Unteransprüchen beschrieben.

Wie beispielsweise in Fig. 5 näher dargestellt ist, werden die beiden ferro­ elektrischen Kondensatoren einer Speicherzelle, deren eine Elektrode über den jeweiligen Transistor mit der Bit- beziehungsweise Bitschienenleitung verbunden ist, mit ihrer jeweiligen anderen Elektrode mit einer ersten bezie­ hungsweise einer zweiten Teilwortleitung verbunden. Die beiden ferroelektri­ schen Kondensatoren einer Speicherzelle sind also mit unterschiedlichen Lei­ tungen verbunden. Genauer gesagt ist der erste ferroelektrische Kondensator direkt mit einer zweiten Teilwortleitung und über seinen Zugriffstransistor mit einer Bitleitung verbunden, während der zweite ferroelektrische Konden­ sator mit einer ersten Teilwortleitung direkt und über seinen Zugriffstransi­ stor mit einer Bitschienenleitung verbunden ist.

Aufgrund dieser Schaltung der Speicherzellen ist es möglich, auf die sonst üblichen Zellenplattenleitungen zu verzichten und dadurch den Aufbau des Speichers sowie dessen Herstellung wesentlich zu vereinfachen.

Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung näher erläutert.

Fig. 1A ist eine Charakteristikkurve, die die Hystereseschleife einer üblichen ferroelektrischen Substanz zeigt;

Fig. 1B zeigt die Struktur eines Einheitskondensators in einem üblichen ferroelektrischen Speicher;

Fig. 2 zeigt eine herkömmliche Zellenarraystruktur eines ferroelektrischen 2T/2C-Speichers;

Fig. 3A zeigt Signalverläufe für einen Schreibvorgang be­ treffend eine herkömmliche ferroelektrische 2T/2C-Speicher­ zelle;

Fig. 3B zeigt Signalverläufe für einen Lesevorgang betref­ fend eine herkömmliche ferroelektrische 2T/2C-Speicherzelle;

Fig. 4 ist ein Blockdiagramm einer Struktur mit einem Trei­ ber für unterteilte Wortleitungen und einem Zellenarray bei einem erfindungsgemäßen Speicher;

Fig. 5 zeigt die Einheitszellenstruktur bei einem erfin­ dungsgemäßen Speicher;

Fig. 6 zeigt die Zellenarraystruktur bei einem erfindungsge­ mäßen Speicher;

Fig. 7 ist ein Blockdiagramm einer Treiberschaltung bei ei­ nem erfindungsgemäßen Speicher;

Fig. 8 ist ein Blockdiagramm eines Globalsteuerungssignal- Generators bei einem erfindungsgemäßen Speicher;

Fig. 9 zeigt Eingangs- und Ausgangssignalverläufe für den Globalsteuerungssignal-Generator, wenn sich die Adresse Y entsprechend der Struktur von Fig. 8 ändert;

Fig. 10 zeigt Eingangs- und Ausgangssignalverläufe für den Globalsteuerungssignal-Generator, wenn sich die Adressen X, Z entsprechend der Struktur von Fig. 8 ändern;

Fig. 11 zeigt die Struktur eines Globalsteuerungssignal-Ge­ nerators bei der Erfindung;

Fig. 12 zeigt die Struktur einer Spaltensteuerung bei der Erfindung;

Fig. 13 zeigt die Struktur eines Leseverstärkers mit Ein­ gangs/Ausgangs-Steuerungsschaltung gemäß einem Ausführungs­ beispiel der Erfindung;

Fig. 14 zeigt ein anderes Ausführungsbeispiel des Lesever­ stärkers mit Eingangs/Ausgangs-Steuerungsschaltung bei der Erfindung;

Fig. 15 zeigt Signalverläufe für den Betrieb eines Lokal­ steuerungssignal-Generators im Schreibmodus, wenn sich die Adresse Y bei der Erfindung ändert;

Fig. 16 zeigt Signalverläufe für den Betrieb eines Lokal­ steuerungssignal-Generators im Lesemodus, wenn sich die Adresse Y bei der Erfindung ändert;

Fig. 17 zeigt Signalverläufe für den Betrieb eines Lokal­ steuerungssignal-Generators im Schreibmodus, wenn sich die Adressen X, Y, Z bei der Erfindung ändern; und

Fig. 18 zeigt Signalverläufe für den Betrieb eines Lokal­ steuerungssignal-Generators im Lesemodus, wenn sich die Adressen X, Y, Z bei der Erfindung ändern.

Unter Bezugnahme auf die Figuren wird nun ein nichtflüchti­ ger ferroelektrischer Speicher gemäß einem Ausführungsbei­ spiel der Erfindung beschrieben.

Die Grundstruktur dieses Speichers, wie sie im Blockdiagramm von Fig. 4 veranschaulicht ist, ist in drei Blöcke einge­ teilt, nämlich einen Treiber 41 für unterteilte Wortleitun­ gen zum Ansteuern von Teilwortleitungen, ein Zellenarray 42 zum Einspeichern von Daten und einen Kern 43 mit einem Lese­ verstärkerblock zum Lesen von Daten und einer Bitleitungs­ steuerung zum Ansteuern der Bitleitungen. Links und rechts von einem Treiber 41 für unterteilte Wortleitungen ist je­ weils ein Zellenarray 42 vorhanden. Der Kern 43 ist zwischen den Zellenarrays 42 sowie oberhalb und unterhalb denselben angeordnet. Die Anzahl der Leseverstärker in einem Kern stimmt mit der der entsprechenden Bit- und Bitschienenlei­ tungen überein, wobei jeder der Leseverstärker mit jeder dieser Leitungen verbunden ist.

Nachfolgend wird die Struktur des Zellenarrays bei der Er­ findung unter Bezugnahme auf die Fig. 5 und 6 detaillierter erläutert.

Gemäß Fig. 5 umfasst eine Einheitszelle eine Bitleitung Bit_n und eine Bitschienenleitung BitB_n, eine erste Teil­ wortleitung SWL1 und eine zweite Teilwortleitung, die in ei­ ner Richtung ausgebildet sind, in der sie die Bitleitung Bit_n und die Bitschienenleitung BitB_n schneiden, einen ersten Transistor T1, dessen Gate mit der ersten Teilwort­ leitung SWL1 verbunden ist, einen ersten ferroelektrischen Kondensator FC1, dessen eine Elektrode mit dem ersten Tran­ sistor T1 verbunden ist und dessen andere Elektrode mit der zweiten Teilwortleitung SWL2 verbunden ist, einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist, und einen zweiten ferroelektrischen Kon­ densator FC2, dessen eine Elektrode mit dem zweiten Transis­ tor T2 verbunden ist und dessen andere Elektrode mit der ersten Teilwortleitung SWL1 verbunden ist.

Im Schreibmodus für die Struktur von Fig. 5 werden, wenn sich sowohl die erste als auch die zweite Teilwortleitung SWL1 und SWL2 im hohen Zustand befindet, die Daten 0 und 1 über die Bitleitung Bit_n und die Bitschienenleitung BitB_n in den ersten bzw. zweiten Kondensator FC1 und FC2 einge­ speichert. Im Lesemodus für die Struktur von Fig. 5 wird der in den ersten oder zweiten Kondensator FC1 oder FC2 einge­ speicherte Datenwert auf die Bitleitung Bit_n geladen, und der in einem dieser Kondensatoren gespeicherte Datenwert 1 wird auf die Bitschienenleitung BitB_n geladen. Wenn der Da­ tenwert 0 im ersten Kondensator FC1 gespeichert ist und der Datenwert 1 im zweiten Kondensator FC2 gespeichert ist, ist das Spannungsinkrement an der Bitleitung kleiner als das an der Bitschienenleitung. Auf diese Weise verursacht, da der zweite ferroelektrische Kondensator FC2 den Datenwert ein­ speichert, die Änderung vom Datenwert 1 auf den Datenwert 0 im zweiten ferroelektrischen Speicher FC2 mehr Restpolarisa­ tionsladungen auf der Bitschienenleitung, wodurch ein größe­ res Spannungsinkrement verursacht ist.

Daher tritt eine Polarisationszerstörung vom Datenwert 1 auf den Datenwert 0 auf, und der zuvor im zweiten Kondensator gespeicherte ursprüngliche Datenwert wird im zweiten ferro­ elektrischen Kondensator FC2 wiederhergestellt.

Wenn dagegen der Datenwert 1 im ersten Kondensator FC1 ge­ speichert ist und der Datenwert 0 im zweiten Kondensator FC2 gespeichert ist, tritt eine Datenzerstörung des im ersten ferroelektrischen Kondensators gespeicherten Datenwerts auf, wenn die zwei Teilwortleitungen SWL1 und SWL2 auf den hohen Zustand laufen.

Um den in einem der Kondensatoren FC1 und FC2 zerstörten Da­ tenwert 1 wiederherzustellen, ist der folgende Zeitsteuer­ impuls erforderlich.

Wenn der erste ferroelektrische Kondensator FC1 den Daten­ wert 1 speichert und der zweite ferroelektrische Kondensator FC2 den Datenwert 0 speichert, muss, um den Datenwert 1 im ersten Kondensator FC1 wiederherzustellen, ein hoher Impuls an die erste Teilwortleitung SWL1 angelegt werden, und ein niedriger Impuls muss an die zweite Teilwortleitung SWL2 an­ gelegt werden. Dann kann der Datenwert 1 auf der Bitleitung Bit_n über den durch die erste Teilwortschaltung SWL1 einge­ schalteten ersten Transistor T1 an die Elektrode des ersten Kondensators FC1 übertragen werden. Die andere Elektrode des ersten Kondensators FC1, die als Bezugselektrode arbeitet, was bedeutet, dass diese Elektrode mit der zweiten Teilwort­ leitung SWL2 verbunden ist, wird mit einer niedrigen Span­ nung versorgt, und daher kann der Datenwert 1 im ersten Kon­ densator FC1 wiederhergestellt werden.

Wenn dagegen der erste Kondensator FC1 den Datenwert 0 spei­ chert und der zweite Kondensator FC2 den Datenwert 1 spei­ chert, muss zum Wiederherstellen des Datenwerts 1 im zweiten Kondensator FC2 ein niedriger Impuls an die erste Teilwort­ leitung SWL1 angelegt werden, und es muss ein hoher Impuls an die zweite Teilwortleitung SWL2 angelegt werden. Dann kann der Datenwert 1 von der Bitschienenleitung BitB_n über den durch die erste Teilwortleitung SWL1 eingeschalteten zweiten Transistor T2 an eine Elektrode des zweiten Konden­ sators FC2 übertragen werden. Die andere Elektrode des zwei­ ten Kondensators FC2, die mit der zweiten Teilwortleitung SWL1 verbunden ist, wird mit einer niedrigen Spannung ver­ sorgt, und daher kann der Datenwert 1 im zweiten Kondensator FC2 wiederhergestellt werden.

So ist das Betriebsprinzip für den Lesemodus beim Betrieb für den Schreibmodus anwendbar.

Um den Datenwert 1 im ersten Kondensator FC1 wiederherzu­ stellen, wird ein hoher Impuls an die erste Teilwortleitung SWL1 angelegt, und ein niedriger Impuls wird an die zweite Teilwortleitung SWL2 angelegt. Um den Datenwert 1 im zweiten ferroelektrischen Kondensator FC2 wiederherzustellen, wird ein niedriger Impuls an die erste Teilwortleitung SWL1 ange­ legt, und ein hoher Impuls wird an die zweite Teilwortlei­ tung SWL2 angelegt.

Dagegen ist, wie es in Fig. 6 dargestellt ist, eine Ein­ heitszelle an allen Schnittstellen zwischen der Vielzahl von Bitleitungen B_n, B_n + 1, B_n + 2, . . . und der Vielzahl erster Teilwortleitungen SWL1_n, SWL2_n + 1, SWL1_n + 2, . . . ausgebil­ det.

Bei einem erfindungsgemäßen Speicher mit zwei Teilwortlei­ tungen SWL1 und SWL2 ist es nicht möglich, nur eine der zwei Teilwortleitungen zu aktivieren, sondern es müssen beide gleichzeitig aktiviert werden.

Fig. 7 ist ein schematisches Blockdiagramm zum Erläutern des Speichers gemäß dem Ausführungsbeispiel.

Wie es in Fig. 7 dargestellt ist, umfasst dieser Speicher einen X-Adressenpuffer 71 zum Puffern von Adressen X unter von außen zugeführten Adressen X, Y und Z, einen X-Vordeco­ dierer 72 zum Vordecodieren des Ausgangssignals des X-Adres­ senpuffers 71, einen Z-Adressenpuffer 73 zum Puffern der Adresse Z unter den von außen zugeführten Adressen X, Y und Z, einen Z-Vordecodierer 74 zum Vordecodieren des Ausgangs­ signals des Z-Adressenpuffers 73, einen (X, Z-ATD)-Generator 75 zum Erfassen von Adressenübergangspunkten hinsichtlich der Signale für die Adresse X und die Adresse Z, wie vom X- Adressenpuffer 71 bzw. vom Z-Adressenpuffer 73 erhalten, einen Globalsteuerungssignal-Generator 76 zum Empfangen des Ausgangssignals des (X, Z-ATD)-Generators 75 sowie eines von außen zugeführten Signals CSBpad zum Erzeugen eines Span­ nungserkennungssignals und eines Grundimpulses betreffend die Speichersteuerung abhängig von den drei Signalen (X, Z- ATD), ZSBpad und Spannungseinschalterkennung, einen Y-Adres­ senpuffer 77 zum Puffern der Adresse Y unter den von außen zugeführten Adressen X, Y und Z, einen Y-Vordecodierer 18 zum Vordecodieren des Ausgangssignals des Y-Adressenpuffers 77, einen Y-ATD-Generator 79 zum Erfassen des Adressenüber­ gangspunkts des vom Y-Adressenpuffer 77 erhaltenen Signals für die Adresse Y und zum Erzeugen eines Signals Y-ATD, ei­ nen Lokalsteuerungssignal-Generator 80 zum Erzeugen eines für jeden Speicherblock erforderlichen Impulses durch Kombi­ nieren des Ausgangssignals des Globalsteuerungssignal-Gene­ rators 76, des Ausgangssignals des Z-Vordecodierers 74 sowie des Ausgangssignals des Y-ATD-Generators 79, einen X-Nachde­ codierer 81 zum Kombinieren des Ausgangssignals des X-Vorde­ codierers 72 sowie des Ausgangssignals des Z-Vordecodierers 74 und zum Auswählen eines entsprechenden Speicherblocks, einen SWL-Treiber 82 zum Kombinieren des Ausgangssignals des X-Nachdecodierers 81 und des Ausgangssignals des Lokalsteue­ rungssignal-Generators 80 und zum Ansteuern jeder Teilwort­ leitung jedes SWL-Zellenblocks 83, eine Spaltensteuerung 84 zum Kombinieren des Ausgangssignals des Y-Vordecodierers 78 und des Ausgangssignals des Lokalsteuerungssignal-Generators 80 und zum Auswählen einer entsprechenden Bitleitung (oder Bitschienenleitung), einen Leseverstärkermit Eingangs/Aus­ gangs-Steuerungsschaltung 85 zum Kombinieren des Ausgangssi­ gnals des Lokalsteuerungssignal-Generators 80 und des Aus­ gangssignals der Spaltensteuerung 84 und zum Steuern des Eingabe- und Ausgabebetriebs des Leserverstärkers, und eine Eingangs/Ausgangs-Bussteuerung 86 als Schnittstelle zwischen einem externen Datenbus und dem Leseverstärker mit Ein­ gangs/Ausgangs-Steuerungsschaltung 85.

Nachfolgend wird der Globalsteuerungssignal-Generator anhand des Blockdiagramms von Fig. 8 näher erläutert.

Der Globalsteuerungssignal-Generator des ersten Ausführungs­ beispiels der Erfindung umfasst einen Eingangspuffer 81 zum Empfangen von mindestens einem von drei Signalen, nämlich CSBpad, wie von außen angelegt, (X, Z-ATD), wie vom (X, Z-ATD)-Generator erzeugt, sowie des Spannungseinschalterken­ nungssignals, um dann ein erstes und ein zweites Synchroni­ siersignal zu erzeugen; eine Niederspannungsbetrieb- und Störsignalverringerungsschaltung 92 zum Empfangen des ersten Synchronisiersignals vom Eingangspuffer sowie eines Rück­ kopplungssignals, um ein Niederspannungs-Erkennungssignal zum Anhalten des Betriebs, wenn die Spannung niedrig ist, eines störsignalfreien Signals vom ersten Synchronisiersig­ nal durch Zurückweisen von Störsignalen sowie einen Vorakti­ vierungsimpuls zum Vorabladen der Bitleitung zu erzeugen; eine erste Steuerung 93 zum Erzeugen eines ersten Steuersig­ nals zum Steuern des Startpunkts für den Leseverstärker- Freigabezeitpunkt ab dem störungsfreien Signal, wenn durch die Niederspannungsbetrieb- und Störsignalverringerungs­ schaltung 92 die normale Versorgungsspannung geliefert wird, eines zweiten Steuersignals zum Steuern der Startpunkte für die Spaltenauswählzeit und für das Hochziehen der Bitleitung und der Bitschienenleitung sowie eines dritten Steuersignals zum Erzeugen des Eingangssignals für den Treiber für unter­ teilte Wortleitungen sowie anderer Steuersignale; eine zwei­ te Steuerung 94 zum Empfangen des dritten Steuersignals der ersten Steuerung 93 und zum anschließenden Erzeugen eines Grundsignalverlauf-Erzeugungssignals S1 für die Teilwortlei­ tung SWL1 sowie eines Grundsignalverlauf-Erzeugungssignals S2 für die Teilwortleitung SWL2 aus dem dritten Steuersignal der ersten Steuerung 93, eines vierten Steuerungssignals, das ein Grundimpulssignal zum Steuern des aktiven Intervalls der Signals S1 und S2 ist, sowie eines Impulssignals P2, das für verbessertes Ansteuerungsvermögen durch das vierte Steu­ ersignal sorgt, um das vierte Steuersignal als Rückkopp­ lungssignal an die Niederspannungsbetrieb- und Störsignal­ verringerungsschaltung 92 anzulegen und um die anderen Sig­ nale S1, S2 und P2 an den Lokalsteuerungssignal-Generator 80 anzulegen; eine dritte Steuerung 95 zum Empfangen des ersten und zweiten Synchronisiersignals vom Eingangspuffer 91 sowie des vierten Steuersignals von der zweiten Steuerung 94 und zum anschließenden Erzeugen eines fünften Steuersignals, das zum Steuern der Synchronisierung mit dem Signal CSBpad dient, wenn alle Signale außer den zwei Grundsignalen S1 und S2 deaktiviert sind, sowie eines sechsten Steuersignals, das dazu dient, den Freigabezustand der Signale S1 und S2 zu verlängern, bis die normalen Betriebsabläufe der Signale S1 und S2 abgeschlossen werden, was durch Abfangen eines deak­ tivierten Zustands des Signals CSBpad erfolgt, wenn dieses unter der Bedingung, dass die Signale S1 und S2 aktiviert sind, in einen deaktivierten Zustand herabläuft; und eine vierte Steuerung 96 zum Empfangen des fünften und sechsten Steuersignals von der dritten Steuerung 95, des ersten, zweiten und dritten Steuersignals von der ersten Steuerung 93 sowie des Voraktivierungsimpulses von der Niederspan­ nungsbetrieb- und Störsignalverringerungsschaltung 92 und zum anschließenden Erzeugen eines Freigabesignals SAN für ein NMOS-Element des Leseverstärkers sowie eines Freigabesi­ gnals SAP für ein PMOS-element des Leseverstärkers, eines Steuersignals C3 zum Steuern der Niederspannungs-Vorablade­ vorgänge für die Bitleitung und Bitschienenleitung einer Hauptzelle sowie des Niederspannungs-Vorabladevorgangs für einen Leseverstärkerknoten, und eines Steuersignals C4 zum Steuern des Hochziehens des Startpunkts des Spaltenauswähl- Freigabesignals.

Andererseits arbeitet der Globalsteuerungssignal-Generator gut, ohne dass er über die Niederspannungsbetrieb- und Störsignalverringerungsschaltung verfügt, wenn die drei Signale CSBpad, (X, Z-ATD) und Spannungseinschalterkennung von außen an ihn angelegt werden.

Nachfolgend wird der Steuerimpuls-Erzeugungsbetrieb des Glo­ balsteuerungssignal-Generators anhand des Betriebszeitdia­ gramms für Eingabe- und Ausgabevorgänge desselben, wenn sich die Adresse Y ändert, erläutert.

Gemäß Fig. 9 wird das Chipfreigabesignal CSBpad von außen über einen Chipfreigabestift geliefert, und da sich dieses Signal in seinem aktivierten Zustand auf dem niedrigen Pegel befindet, wird es durch einen Übergang vom hohen auf den niedrigen Zustand aktiviert.

Zum Ausführen eines neuen Lese- oder Schreibvorgangs ist ein Deaktivierungsintervall von hohem Zustand erforderlich.

Gemäß Fig. 9 ist das Signal S1 ein Ausgangssignal des Glo­ balsteuerungssignal-Generators 76, das an den Lokalsteue­ rungssignal-Generator 80 anzulegen ist, um ein Signal für die bereits beschriebene Leitung SWL1 zu erzeugen. Das Si­ gnal S2 ist ein Ausgangssignal des Globalsteuerungssignal- Generators 76, das an den Lokalsteuerungssignal-Generator 80 anzulegen ist, um ein Signal für die Leitung SWL2 zu erzeu­ gen. Die zwei Signale für die Teilwortleitungen SWL1 und SWL2 sind an in Fig. 9 nicht dargestellte Zeilen des Spei­ cherzellenarrays zu legen. Im Treiber 82 für unterteilte Wortleitungen werden die drei Signale von einem Zeilenadres­ sendecodierer, PS1 und PS2, kombiniert und Ansteuersignale für die Teilwortleitungen SWL1 und SWL2 erzeugt.

Die Signalverläufe in Fig. 9 sind Eingangs- und Ausgangssig­ nale, und die Gesamtperiode ist in 15 Intervalle von t1 bis t15 unterteilt.

Es sei angenommen, dass das Signal CSBpad im niedrigen Zu­ stand vom Intervall t1 bis zum Ende des Intervalls t14 akti­ viert ist und dass es zum Startpunkt des Intervalls t15 ei­ nen Übergang in den hohen Zustand erfährt und danach deakti­ viert ist.

Als Erstes wird, wie es in Fig. 9 dargestellt ist, das Sig­ nal CSBpad im Intervall t1 vom hohen auf den niedrigen Zu­ stand aktiviert. Zu diesem Zeitpunkt haben die Adressen X, Y und Z dieselben Zustände wie jeweils zuvor im Intervall t1. Nachdem die Adresse Y am Startpunkt des Intervalls t7 einen Übergang erfahren hat, hält das Signal Y-ATD in den Inter­ vallen t7 und t8 den hohen Zustand. Anders gesagt, hält das Signal Y-ATD in den Intervallen t7, t8, t11 und t12 den ho­ hen Zustand, da eine Änderung der Adresse Y jeweils zu den Startpunkten der Intervalle t7 und t11 erkannt wird.

Wenn das Intervall t1 verstrichen ist und das Intervall t2 beginnt, laufen die Signale S1 und S2 auf den hohen Zustand hoch. Danach hält das Signal S1 im Intervall t3 den hohen Zustand, während es im Intervall t4 den niedrigen Zustand hält. Das Signal S2 hält in beiden Intervallen t3 und t4 den hohen Zustand.

Die Signale S1 und S2 werden dazu verwendet, die Grundsig­ nalverläufe für die Teilwortleitungen SWL1 und SWL2 zu bil­ den. Das Signal C4 (ein Vorbereitungssignal für das Signal C4N, das mit der in der Spaltensteuerung vorcodierten Adres­ se Y zu kombinieren ist) geht vom vorigen niedrigen Zustand zu Beginn des Intervalls C4 auf den hohen Zustand, und es geht erneut ab dem Beginn der Deaktivierung des Signals CSBpad (vor dem Beginn des Intervalls t5) auf den niedrigen Zustand. Dieses Signal C4 steuert das Hochziehen sowohl der Bitleitung als auch der Bitschienenleitung einer Hauptzelle und steuert den Signalfluss zwischen der Bitleitung und dem Ausgang des Leseverstärkers.

Daher ist in den Intervallen t4 bis t14 ein Signalübergang zwischen der Bitleitung einer Hauptzelle und der Datenlei­ tung möglich.

Das Signal P2 (ein vorbereitendes Signal zum Steuern der an die Teilwortleitungen anzulegenden Signale PS1 und PS2) geht zu Beginn des Intervalls t2, zu dem die Signale S1 und S2 auf den hohen Zustand gehen, ebenfalls auf den hohen Zu­ stand, und es geht zu Beginn des Intervalls t6 erneut auf den niedrigen Zustand. Anders gesagt, befindet sich das Sig­ nal P2 in den Intervallen von t2 bis t5, in denen sich die Signale S1 und S2 in ihren normalen Betriebszuständen befin­ den, auf dem hohen Zustand, und es verhindert in diesen In­ tervallen Störungen des Normalbetriebs der Signale S1 und S2.

Das Signal C3 (ein vorbereitendes Signal für das Signal C3_C zum Ausgleichen des Eingangs- und Ausgangsknotens des Lese­ verstärkers) hält seinen vorigen hohen Zustand am Ende des Intervalls t1, und es geht zu Beginn des Intervalls t2 auf den niedrigen Zustand. Das Signal C3 geht zu Beginn der De­ aktivierung des Signals CSBpad erneut auf den hohen Zustand.

Das Signal SAN (ein vorbereitendes Signal zum Erzeugen eines Signals SAN_C zum Steuern eines NMOS-Transistors, um den Le­ severstärker in der Eingangs/Ausgangs-Steuerungsschaltung 85 für den Leseverstärker anzusteuern) hält seinen vorigen niedrigen Zustand am Ende des Intervalls t2, es läuft zu Be­ ginn des Intervalls t3 auf den hohen Zustand, und es läuft zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf den niedrigen Zustand.

Das Signal SAP (ein vorbereitendes Signal zum Erzeugen eines Signals SAP_C zum Steuern des PMOS-Transistors zum Ansteuern des Leseverstärkers in der Eingangs/Ausgangs-Steuerungs­ schaltung 85 für den Leseverstärker) erfährt einen Übergang entgegengesetzt zu dem des Signals SAN. Anders gesagt, hält das Signal SAP seinen vorigen hohen Zustand am Ende des In­ tervalls t2, und es läuft zu Beginn des Intervalls t3 auf den niedrigen Zustand, während es zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, erneut auf den hohen Zustand läuft.

Fig. 10 zeigt die Eingangs- und Ausgangssignalverläufe des Globalsteuerungssignal-Generators, wenn Adressen X, Y ent­ sprechend der Struktur von Fig. 8 wechseln.

Die Signalverläufe in der Fig. 10 für die Änderungen der Adressen X, Z sind sehr ähnlich den Signalverläufen in der Fig. 9 für Änderungen der Adresse Y.

Die Unterschiede zwischen diesen zwei Figuren sind die fol­ genden.

Während das Y-ATD-Signal in den Intervallen t7 und t11, wenn die Adresse Y in Fig. 9 wechselt, auf den hohen Zustand hochläuft, läuft das Signal für die Adressen X, Z in den In­ tervallen t7 und t11 auf den hohen Zustand, in denen die Adresse X, Z in Fig. 10 wechselt. Das Signal C4 hält am Ende des Intervalls t3 den niedrigen Zustand, es läuft zu Beginn des Intervalls t4 auf den hohen Zustand, es hält den hohen Zustand bis zum Zeitpunkt, zu dem das (X, Z-ATD)-Signal auf den hohen Zustand läuft, und es läuft zu Beginn des Inter­ valls t7 erneut auf den niedrigen Zustand.

So werden, wenn sich das Signal zur Adresse X, Z ändert, die Signale (X, Z-ATD) und CSBpad an den Eingang des Globalsteuerungssignal-Generators angelegt.

Wie oben beschrieben, verwendet der Globalsteuerungssignal- Generator 76 die Intervalle, in denen sich das Signal CSBpad auf dem hohen Zustand befindet, wenn irgendwelche Intervalle existieren, in denen sich das (X, Z-ATD)-Signal im hohen Zu­ stand befindet, was in diesem Fall für t7 und t11 gilt. Da­ her erzeugt der Globalsteuerungssignal-Generator 76 alle Steuersignale, und es kann auf normale Weise auf die ent­ sprechenden Adressen X, Z zugegriffen werden.

Fig. 11 zeigt die Struktur eines Lokalsteuerungssignal-Gene­ rators im Speicher des Ausführungsbeispiels im Einzelnen.

Der Lokalsteuerungssignal-Generator 80 empfängt das Aus­ gangssignal des Globalsteuerungssignal-Generators 76, das Y-ATD-Signal und das Ausgangssignal des Z-Vordecodierers 74, und dann erzeugt er die Steuersignale für den Treiber 82 für die unterteilten Wortleitungen, den Leseverstärker mit Ein­ gangs/Ausgangs-Steuerungsschaltung 85 sowie die Spalten­ steuerung 84.

Die Signale S1, S2, P2, C3, C4, SAN und SAP sind die Aus­ gangssignale des Globalsteuerungssignal-Generators 76. Das Signal Y-ATD ist das durch einen Übergang der Adresse Y er­ zeugte Adressenübergang-Erkennungssignal. Das Signal WEBpad ist das Signal für einen Schreibfreigabe-Kontaktfleck, und es wird für den Schreibmodus auf den niedrigen Zustand akti­ viert.

Der Lokalsteuerungssignal-Generator von Fig. 11 gemäß dem Ausführungsbeispiel der Erfindung beinhaltet eine erste Lo­ gikoperationseinheit 100 zum Erzeugen der an den Lesever­ stärker mit Eingangs/Ausgangs-Steuerungsschaltung 85 ange­ legten Signale, eine zweite Logikoperationseinheit 101 zum Erzeugen der an die Spaltensteuerung 84 angelegten Signale sowie eine dritte Logikoperationseinheit 102 zum Erzeugen der an den Treiber 82 für unterteilte Wortleitungen angeleg­ ten Signale.

Die erste Logikoperationseinheit 100 beinhaltet eine erste Logikoperationseinheit 100a zum Erzeugen von Signalen BS_T, BSB_T, BS_B und BSB_B, eine zweite Logikoperationseinheit 100b zum Erzeugen von Signalen SAP_C und SAN_C sowie eine dritte Logikoperationseinheit 100c zum Erzeugen eines Si­ gnals C3_C. Die dritte Logikoperationseinheit 102 beinhaltet eine vierte Logikoperationseinheit 102a zum Erzeugen eines Signals PS2 sowie eine fünfte Logikoperationseinheit 102b zum Erzeugen eines Signals PS1.

Nachfolgend wird die Funktion des Lokalsteuerungssignal-Ge­ nerators erläutert.

Die erste Logikoperationseinheit 100a zum Ausführen einer Logikoperation an Signalen Z-Add1, Z-Add2, Z-Add3 und Z-Add4 beinhaltet ein erstes NAND-Gatter für die Signale Z-Add1 und Z-Add2, ein zweites NAND-Gatter für die Signale Z-Add3 und Z-Add4, ein drittes NAND-Gatter für die Ausgangssignale des ersten und zweiten NAND-Gatters, einen ersten Inverter INV1 zum Invertieren des Ausgangssignals des ersten NAND-Gatters, einen zweiten Inverter INV2 zum Invertieren des Ausgangssig­ nals des ersten Inverters, einen dritten Inverter INV3 zum Invertieren des Ausgangssignals des zweiten Inverters sowie einen vierten Inverter INV4 zum Invertieren des Ausgangssig­ nals des dritten Inverters.

Das Ausgangssignal des ersten Inverters INV1 wird als Ein­ gangssignal BS_T an den Leseverstärker mit Eingangs/Aus­ gangs-Steuerungsschaltung 85 gegeben, und das Ausgangssignal des zweiten Inverters INV2 wird als Eingangssignal BSB_T an ihn gegeben. Die Signale BS_T und BSB_T, die somit die Ein­ gangssignale des Leseverstärkers mit Eingangs/Ausgangs- Steuerungsschaltung 85 sind, sind Steuersignale zum Steuern der Übertragungstore, die die Eingangs- und Ausgangsan­ schlüsse des Leseverstärkers selektiv mit den Bitleitungen und den Bitschienenleitungen des obersten Hauptzellenblocks verbinden.

Die Ausgangssignale des dritten und vierten Inverters sind andere Eingangssignale BS_B bzw. BSB_B des Leseverstärkers mit Eingangs/Ausgangs-Steuerungsschaltung 85. Die Signale BS B und BSB_B dienen zum Steuern von zwei Übertragungstoren, die die Eingangs- und Ausgangsanschlüsse des Leseverstärkers mit den Bitleitungen und Bitschienenleitungen des untersten Hauptzellenblocks verbinden.

Die zweite Logikoperationseinheit 100b, die durch Kombinie­ ren des Ausgangssignals des dritten NAND-Gatters NAND3 und der Ausgangssignale SAP und SAN des Globalsteuerungssignal- Generator 86 ein Eingangssignal des Leseverstärkers mit Ein­ gangs/Ausgangs-Steuerungsschaltung 85 erzeugt, enthält ein viertes NAND-Gatter NAND4, das am Signal SAP und am Aus­ gangssignal des dritten NAND-Gatters eine Logikoperation ausführt, einen fünften Inverter INV5 zum Invertieren des Ausgangssignals des vierten NAND-Gatters, ein fünftes NAND- Gatter NAND5 zum Ausführen einer Logikoperation am Signal SAN und am Ausgangssignal des dritten NAND-Gatters, sowie einen sechsten Inverter INV6 zum Invertieren des Ausgangssi­ gnals des fünften NAND-Gatters. Das Ausgangssignal des fünf­ ten Inverters wird als Signal SAP_C und das Ausgangssignal des sechsten Inverters wird als Signal SAN_C verwendet.

Die dritte Logikoperationseinheit 100c, die durch Kombinie­ ren des Ausgangssignals des dritten NAND-Gatters NAND3 und des Ausgangssignals C3 des Globalsteuerungssignal-Generators 76 ein Eingangssignal C3_C für den Leseverstärker mit Ein­ gangs/Ausgangs-Steuerungsschaltung 85 enthält einen siebten Inverter INV7 zum Invertieren des Signals t3, ein sechstes NAND-Gatter zum Ausführen einer Logikoperation am Ausgangs­ signal des dritten NAND-Gatters und am Ausgangssignal des siebten Inverters, einen achten Inverter INV8 zum Invertie­ ren des Ausgangssignals des sechsten NAND-Gatters sowie ei­ nen neunten Inverter INV9 zum Invertieren des Ausgangssi­ gnals des achten Inverters. Das Signal C3_C wird als Steuer­ signal zum Herabziehen der Bitleitungen und der Bitschienen­ leitungen im Leseverstärker mit Eingangs/Ausgangs-Steue­ rungsschaltung 85 verwendet, und gleichzeitig wird es dazu verwendet, das Herabziehen zum Ausgleich sowie den Aus­ gleicher (in der Figur nicht dargestellt) zu steuern, und es wird gemeinsam für eine Vielzahl von Bitleitungen und Bit­ schienenleitungen verwendet.

Die zweite Logikoperationseinheit 101, die durch Ausführen einer Logikoperation am Ausgangssignal C4 des Globalsteue­ rungssignal-Generators 76, des Signals WEBpad und des Aus­ gangssignals des dritten NAND-Gatters NAND3 ein Eingangssi­ gnal C4N für die Spaltensteuerung 84 erzeugt, umfasst einen zehnten Inverter INV10 zum Invertieren des Signals WEBpad, einen elften Inverter INV11 zum Invertieren des Ausgangssi­ gnals des zehnten Inverters, einen zwölften Inverter INV12 zum Invertieren des Signals C4, ein siebtes NAND-Gatter NAND7 zum Ausführen einer Logikoperation am Ausgangssignal des elften Inverters und am Ausgangssignal des zwölften In­ verters, einen dreizehnten Inverter INV13 zum Invertieren des Ausgangssignals des siebten NAND-Gatters, einen vier­ zehnten Inverter INV14 zum Invertieren des Ausgangssignals des dritten NAND-Gatters, ein erstes NOR-Gatter NOR1 zum Ausführen einer Logikoperation am Ausgangssignal des vier­ zehnten Inverters und am Ausgangssignal des dreizehnten In­ verters, einen fünfzehnten Inverter INV15 zum Invertieren des Ausgangssignals des ersten NOR-Gatters sowie einen sech­ zehnten Inverter INV16 zum Invertieren des Ausgangssignals des fünfzehnten Inverters. Das Ausgangssignal C4N der zwei­ ten Logikoperationseinheit 101 wird mit einer Vielzahl vom Y-Vordecodierer 78 erzeugter vordecodierter Adressen Y kom­ biniert.

Die dritte Logikoperationseinheit 102 beinhaltet eine vierte Logikoperationseinheit 102a und eine fünfte Logikoperations­ einheit 102b. Die vierte Logikoperationseinheit 102a, die das Eingangssignal PS2 für den Treiber 82 für unterteilte Wortleitungen erzeugt, beinhaltet einen siebzehnten Inverter INV17 zum Invertieren des Ausgangssignals P2 des Global­ steuerungssignal-Generators 76, ein achtes NAND-Gatter NAND8 zum Ausführen einer Logikoperation am Signal Y-ATD, am Si­ gnal C4 und am Ausgangssignal des zehnten Inverters, einen achtzehnten Inverter INV18 zum Invertieren des Ausgangssi­ gnals des achten NAND-Gatters, eine Verzögerungseinheit D zum Verzögern des Ausgangssignals des achtzehnten Inverters um eine feste Zeit, ein zweites NOR-Gatter NOR2 zum Ausfüh­ ren einer Logikoperation am Ausgangssignal des vierzehnten Inverters, am Signal S2 und am Ausgangssignal der Verzöge­ rungseinheit D, ein drittes NOR-Gatter NOR3 zum Ausführen einer Logikoperation am Ausgangssignal des zweiten NOR-Gat­ ters und am Ausgangssignal des vierzehnten Inverters sowie einen neunzehnten Inverter INV19 zum Invertieren des Aus­ gangssignals des dritten NOR-Gatters. Die Verzögerungsein­ heit D besteht aus einer geraden Anzahl von Invertern.

Die fünfte Logikoperationseinheit 102b zum Erzeugen des Ein­ gangssignals PS1 für den Treiber 82 für unterteilte Wortlei­ tungen beinhaltet ein viertes NOR-Gatter NOR4 zum Ausführen einer Logikoperation am Ausgangssignal S1 des Globalsteue­ rungssignal-Generators 76 und am Ausgangssignal des acht­ zehnten Inverters, ein fünftes NOR-Gatter NOR5 zum Ausführen einer Logikoperation am Ausgangssignal des vierten NOR-Gat­ ters und am Ausgangssignal des vierzehnten Inverters sowie einen zwanzigsten Inverter INV20 zum Invertieren des Aus­ gangssignals des fünften NOR-Gatters.

Die an den Lokalsteuerungssignal-Generator 80 angelegten Signale S1, S2, P2, C3, C4, SAN und SAP werden vom Global­ steuerungssignal-Generator 76 geliefert. Die an den Lokal­ steuerungssignal-Generator 80 angelegten Signale Z-Add1, Z-Add2, Z-Add3 und Z-Add4 werden vom Z-Vordecodierer 74 er­ halten. Die an die Eingangsanschlüsse des Leseverstärkers mit Eingangs/Ausgangs-Steuerungsschaltung 85 angelegten Si­ gnale BS_T und BSB_T werden dazu verwendet, auf die Bitlei­ tungen und Bitschienenleitungen des obersten Hauptzellen­ blocks zuzugreifen. Die Signale BS_B und BSB_B werden dazu verwendet, auf die Bitleitungen und Bitschienenleitungen des untersten Hauptzellenblocks zuzugreifen.

Nachfolgend wird der Betrieb im Schreib- und Lesemodus des Lokalsteuerungssignal-Generators erläutert.

Im Schreibmodus ist, da sich das Signal WEBpad im niedrigen Zustand befindet und sich daher das Ausgangssignal des elf­ ten Inverters im niedrigen Zustand befindet, das siebte NAND-Gatter NAND7 deaktiviert, und sein Ausgangssignal be­ findet sich im hohen Zustand. Da das Ausgangssignal im hohen Zustand das erste NOR-Gatter NOR1 aktiviert, wechselt das Signal C3 nach dem Durchlaufen der zwei Inverter INV15 und INV16 auf das Signal C4N.

Während die Bitleitungen und die Bitschienenleitungen vorab geladen werden, bevor die Teilwortleitungen SWL1 und SWL2 aktiviert werden, bringt das Signal C3 das Signal C4N in niedrigen Zustand, während es an die Spaltensteuerung 84 an­ gelegt wird.

Daher sind, wenn sich das Signal C4N im niedrigen Zustand befindet, alle Spaltenauswählsignale deaktiviert, und es ist der Signalfluss zwischen dem Ausgangsdatenbus und den Bit­ leitungen verhindert. Im Ergebnis ist, wenn im Schreibmodus ein Vorabladen einer Bitleitung erfolgt, eine Kollision zwi­ schen dem Datenwert auf der Bitleitung und dem Datenwert auf dem Ausgangsdatenbus vermieden.

Da das Ausgangssignal des zehnten Inverters INV10 im Schreibmodus auf dem hohen Zustand steht, ist das achte NAND-Gatter NAND8 aktiviert.

Daher wird das achte NAND-Gatter NAND8 durch die Signale Y-ATD, P2 und Ce beherrscht. Anders gesagt, ist, wenn sich das Signal P2 im hohen Zustand befindet und sich dann die Signale S1 und S2 im Normalzustand in ihrem aktivierten Zu­ stand befinden, das achte NAND-Gatter deaktiviert, weswegen die Signale S1 und S2 sicher im Normalbetrieb ablaufen.

Wenn der Normalbetrieb für die Signale S1 und S2 abgeschlos­ sen ist, geht das Signal P2 auf den niedrigen Zustand und das Ausgangssignal des siebzehnten Inverters INV17 läuft auf den hohen Zustand. Daher wird das achte NAND-Gatter akti­ viert und sein Betrieb wird durch die Signale Y-ATD und C4 bestimmt.

Wenn das Signal C4 auf den hohen Zustand läuft, während sich der zehnte Inverter INV10 im hohen Zustand befindet, wird das achte NAND-Gatter NAND8 aktiviert und das Signal Y-ATD wird an den Treiber 82 für unterteilte Wortleitungen über­ tragen. Anders gesagt, wird, wenn die Signale S1 und S2 das zweite und vierte NOR-Gatter NOR2 und NOR4 im Intervall ak­ tivieren, in dem die Adresse Y einen Übergang erfährt, das Signal Y-ATD über das achte NAND-Gatter NAND8 und den achtzehnten Inverter INV18 an das vierte NOR-Gatter NOR4 über­ tragen. Dabei wird das Ausgangssignal der Verzögerungsein­ heit D an das zweite NOR-Gatter NOR2 übertragen.

Wenn das Signal Y-ATD das vierte und fünfte NOR-Gatter NOR4 und NOR5 sowie den zwanzigsten Inverter INV20 durchlaufen hat, zeigt es umgekehrte Polarität, und es ist in das Sig­ nal PS1 von niedrigem Zustand umgewandelt. Wenn das Signal Y-ATD das zweite und dritte NOR-Gatter NOR2 und NOR4 sowie den neunzehnten Inverter INV19 durchlaufen hat, zeigt es in­ vertierte Polarität, und es ist in das Signal PS2 von nied­ rigem Zustand umgewandelt. Daher haben die Signale PS1 und PS2 invertierte Polarität gegenüber dem Signal Y-ATD.

Durch Einstellen der Anzahl der die Verzögerungseinheit bil­ denden Inverter D kann das Überlappen der beiden Signale PS1 und PS2 im niedrigen Zustand gesteuert werden.

Im Lesemodus durchläuft, wenn das siebte NAND-Gatter NAND7 aktiviert ist, das Signal C4 den zwölften Inverter INV12, das siebte NAND-Gatter NAND7, den dreizehnten Inverter INV13, das erste NOR-Gatter NOR1, den fünfzehnten Inverter INV15 und den sechzehnten Inverter INV16 der Reihe nach, und es wird in das Signal C4N mit demselben Signalverlauf umge­ wandelt. Daher überträgt das Signal C4N das durch den Lese­ verstärker verstärkte Signal an den Datenbus.

Ferner werden im Lesemodus, da das achte NAND-Gatter NAND8 entsprechend dem Ausgangssignal niedrigen Pegels des zehnten Inverters INV10 deaktiviert ist, die Signale Y-ATD, P2 und P4 unterbrochen, und das Ausgangssignal des achtzehnten In­ verters befindet sich im niedrigen Zustand, weswegen das vierte NOR-Gatter NOR4 immer aktiviert ist.

Die an die Eingangsports des Treibers 82 für unterteilte Wortleitungen gelegten Signale PS1 und PS2 haben entgegenge­ setzte Signalverläufe bezüglich der Signale S1 bzw. S2.

Fig. 12 ist ein detailliertes Blockdiagramm für die Spalten­ steuerung bei der Schaltung in Fig. 7. Gemäß Fig. 7 arbeitet die Spaltensteuerung abhängig vom Ausgangssignal des Y-Vor­ decodierers 78 und vom Ausgangssignal des Lokalsteuerungs­ signal-Generators 80.

Wie es in Fig. 12 dargestellt ist, beinhaltet die Struktur des Spaltendecodierers eine Anzahl von Logikgattern 120a, 120b, 120c und 120d zum Ausführen einer Logikoperation an jeder einer Vielzahl von Adressen Ypre_n, Ypr_n + 1, Ypr n + 2, Ypre_n + 3 . . ., die vom Y-Vordecodierer 78 vordecodiert wur­ den, und am Ausgangssignal C4N des Lokalsteuerungssignal- Generators 80 sowie eine Anzahl von Invertern 121a, 121b, 121c und 121d, von denen jeder mit dem Ausgangsanschluss je­ des der mehreren Logikgatter verbunden ist.

Die Ausgangssignale der Logikgatter 120a bis 120d bilden die Signale YB_n_T, YB_n + 1_T. YB_n + 2_T und YB n + 3 T für die Schienen für die Adresse Y.

Wenn die Ausgangssignale der Logikgatter 120a bis 120d je­ weils die entsprechenden Inverter 121a bis 121d durchlaufen, bilden die Ausgangssignale der letzteren die Y-Adressen Y_n, Y_n + 1, YB_n + 2 und YB_n + 3.

Demgemäß erzeugt die Spaltensteuerung 84 durch Kombinieren einer Anzahl von vom Y-Vordecodierer 78 vordecoierter Adres­ sen und des Ausgangssignals C4N des Lokalsteuerungssignal- Generators 80 eine Anzahl von Adressen Y und eine Anzahl von Adressen für die Y-Schienen. Einige der Adressen Y und der Adressen für die Y-Schienen werden an den Leseverstärker mit Eingangs/Ausgangs-Steuerungsschaltung 85 gegeben.

Fig. 13 zeigt den Aufbau des Leseverstärkers mit Eingangs/­ Ausgangs-Steuerungsschaltung beim Ausführungsbeispiel der Erfindung.

Wie es in dieser Fig. 13 dargestellt ist, sind in der Spal­ tenrichtung eine Bitleitung BIT_T und eine Bitschienenlei­ tung BITB_T, die mit dem obersten Hauptzellenblock verbunden sind, eine Bitleitung BIT B und eine Bitschienenleitung BITB_B, die mit dem untersten Hauptzellenblock verbunden sind, sowie eine Bitleitung und eine Bitschienenleitung, die in dieser Figur nicht dargestellt sind, ausgebildet.

Ferner sind folgende Teile vorhanden: ein Leseverstärker 85a zum Erfassen des auf die Bitleitung und die Bitschienen­ leitung gegebenen Datenwerts und zum Verstärken des erfass­ ten Datenwerts und zum Übertragen des verstärkten Datenwerts an die Datenleitung und die Datenschienenleitung, eine Her­ abzieh- und Ausgleichsschaltung 85b zum Ausgleichen der Po­ tentiale der Bitleitung und der Bitschienenleitung durch Ausführen eines Herabziehvor 23683 00070 552 001000280000000200012000285912357200040 0002019915075 00004 23564gangs an ihnen, ein erstes und ein zweites Übertragungstor 131a und 131b für selektives Verbinden zwischen dem Eingangs- und Ausgangsport des Lese­ verstärkers und der Bitleitung und der Bitschienenleitung der obersten Hauptzelle, ein drittes und ein viertes Über­ tragungstor 131c und 131d für selektives Verbinden zwischen dem Eingangs- und Ausgangsport des Leseverstärkers und der Bitleitung und der Bitschienenleitung der untersten Haupt­ zelle sowie fünfte und sechste Übertragungstore 131e und 131f für selektives Verbinden zwischen dem Eingangs- und dem Ausgangsport des Leseverstärkers und der Datenleitung und der Datenschienenleitung. Ferner sind im Leseverstärker ein PMOS-Transistor PM10 und ein NMOS-Transistor NM10 zum Steu­ ern des Aktivierungs- oder Deaktivierungszustands des Lese­ verstärkers 85a vorhanden.

Gatesteuersignale SAP_C und SAN_C zum Steuern der PMOS- und NMOS-Transistoren werden vom Lokalsteuerungssignal-Generator 80 geliefert und durch die mehreren Bitleitungen und Bit­ schienenleitungen gemeinsam genutzt.

Wenn im Leseverstärker mit Eingangs/Ausgangs-Steuerungs­ schaltung 85 mit dieser Struktur der Leseverstärker 85a den Datenwert der obersten Hauptzelle erfasst, werden das erste und zweite Übertragungstor 131a und 131b eingeschaltet, wäh­ rend das dritte und vierte Übertragungstor 131c und 131d ausgeschaltet werden. Wenn dagegen der Leseverstärker 85a den Datenwert der untersten Hauptzelle erfasst, werden das erste und zweite Übertragungstor 131a und 131b ausgeschaltet und das dritte und vierte Übertragungstor 131c und 131d wer­ den eingeschaltet.

Jedes der vier Übertragungstore besteht aus einem PMOS-Tran­ sistor PM und einem NMOS-Transistor NM, die parallel ver­ schaltet sind. Die Steuersignale BS_T und BSB_T zum Steuern des ersten und zweiten Übertragungstors sowie die Steuersig­ nale BS_B und BSB B zum Steuern des dritten und vierten Übertragungstors werden vom Lokalsteuerungssignal-Generator 80 geliefert.

Die Signale für die Adresse Y und die Adressenschiene Y, wie sie selektiv von der Spaltensteuerung 84 erzeugt werden, werden als Steuersignale Y_n bzw. YB_n zum Steuern des fünf­ ten und sechsten Übertragungstors 131e und 131f verwendet.

Fig. 14 zeigt ein anderes Ausführungsbeispiel des Lesever­ stärkers mit Eingangs/Ausgangs-Steuerungsschaltung bei der Erfindung. Für dieses Ausführungsbeispiel sind vier NMOS- Transistoren 140a bis 140d anstelle der vier Übertragungsto­ re 131a bis 131d verwendet.

Der Leseverstärker mit Eingangs/Ausgangs-Steuerungsschaltung unter Verwendung der Übertragungstore von Fig. 13 zeigt bes­ seren Niederspannungsbetrieb als die Schaltung mit NMOS- Transistoren gemäß Fig. 14.

Der Leseverstärker mit Eingangs/Ausgangs-Steuerungsschaltung 85 empfängt das Ausgangssignal des Lokalsteuerungssignal- Generators 80 sowie das Ausgangssignal der Spaltensteuerung 84, er überträgt im Lesemodus den Datenwert von der Spei­ cherzelle auf die Datenbusleitung und die Datenbusschienen­ leitung, und er überträgt im Schreibmodus den Datenwert von der Datenbusleitung und der Datenbusschienenleitung an die Speicherzelle.

Fig. 15 zeigt die Signalverläufe für Eingangs- und Ausgangs­ vorgänge im Lokalsteuerungssignal-Generator beim Ausfüh­ rungsbeispiel. Die Signalverläufe sind zeitbezogene Diagram­ me für den Schreibmodus, wenn das Chipfreigabesignal CSBpad im niedrigen Zustand aktiv ist und die Adresse Y wechselt.

Als Erstes ist die Periode ab dem Zeitpunkt, zu dem das Chipfreigabesignal CSBpad auf den niedrigen Zustand akti­ viert ist, bis zum Zeitpunkt, zu dem es erneut auf den hohen Zustand deaktiviert wird, in 15 Intervalle von t1 bis t15 unterteilt.

Im Intervall t1 werden die Signale CSBpad und WEBpad je­ weils im niedrigen Zustand aktiviert. Zu diesem Zeitpunkt halten die Adressen X, Y und Z ihre vorigen Zustände, und jedes der Ausgangssignale PS1, PS2, CN4, C3 C, SAP C und SAN_C des Lokalsteuerungssignal-Generators 80 hält ebenfalls jeweils seinen Zustand vor dem Intervall t1.

Danach befindet sich das Signal PS1 im Intervall t1 im hohen Zustand, in den Intervallen t2 und t3 im niedrigen Zustand, im Intervall t4 im hohen Zustand, im Intervall t5 im niedri­ gen Zustand, im Intervall t6 im hohen Zustand, in den Inter­ vallen t7 und t8 im niedrigen Zustand, in den Intervallen t9 und t10 im hohen Zustand, in den Intervallen t11 und t12 im niedrigen Zustand und nach Beginn des Intervalls t13 im ho­ hen Zustand.

Das Signal PS2 befindet sich im Intervall t1 im hohen Zu­ stand, in den Intervallen t2, t3 und t4 im niedrigen Zu­ stand, in den Intervallen t5, t6 und t7 im hohen Zustand, in den Intervallen t8 und t9 im niedrigen Zustand, in den In­ tervallen t10 und t11 im hohen Zustand, in den Intervallen t12 und t13 im niedrigen Zustand und nach Beginn des Inter­ valls t14 im hohen Zustand.

Die vom Treiber 42 für unterteilte Wortleitungen erzeugten Signale SWL1 und SWL2 halten im Intervall t1 ihren niedrigen Zustand und laufen nach Beginn des Intervalls t2 auf den ho­ hen Zustand. Zu diesem Zeitpunkt hat das Signal SWL1 entge­ gengesetzte Polarität zum Signal PS1, jedoch dieselbe zeit­ liche Übergangslage wie diese. Das Signal SWL1 hat entgegen­ gesetzte Polarität zum Signal PS2, jedoch dieselbe zeitliche Übergangslage.

Das Ausgangssignal C4N des Lokalsteuerungssignal-Generators 80 geht zu Beginn des Intervalls t2 auf den hohen Zustand, und es geht zum Zeitpunkt, zu dem das Signal CSBpad deakti­ viert wird, auf den niedrigen Zustand.

Das Signal P2 geht zu Beginn des Intervalls t2 auf den hohen Zustand, und es hält diesen hohen Zustand bis zum Ende des Intervalls t5, und es geht zu Beginn des Intervalls t6 er­ neut auf den niedrigen Zustand.

Das Signal C3N_T hält seinen hohen Zustand bis zum Ende des Intervalls t1, es geht zum Startpunkt des Intervalls t2 auf den niedrigen Zustand, und dann geht es zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf den hohen Zu­ stand.

Das Signal SAN_C hält den niedrigen Zustand bis zum Ende des Intervalls t2, es geht zu Beginn des Intervalls t3 auf den hohen Zustand, und es hält diesen bis zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird.

Die Signale SAP_C und SAN_C haben entgegengesetzte Polarität zueinander, jedoch dieselbe zeitliche Übergangslage.

Wie es in den Fig. 15 und 9 dargestellt ist, die zeitbezoge­ ne Diagramme für Eingangs- und Ausgangsfunktionen des Glo­ balsteuerungssignal-Generators zeigen, existiert im Ein­ gangssignal desselben keine Änderung, wenn sich nur die Adresse Y ändert, während das Signal CSBpad im niedrigen Zu­ stand aktiviert ist. Daher ändert sich das Ausgangssignal des Globalsteuerungssignal-Generators 76 nicht.

Wenn das Signal Y-ATD durch eine Änderung der Adresse Y im Schreibmodus erzeugt wird, werden die Ausgangssignale PS1 und PS2 vom Lokalsteuerungssignal-Generator 80 erhalten, und daher werden die Signale SWL1 und SWL2 des Treibers 82 für unterteilte Wortleitungen erteilt.

Wie es in den zeitbezogenen Diagrammen von Fig. 15 darge­ stellt ist, wird, wenn sich die Adresse Y zu Beginn des In­ tervalls t7 ändert, der logische Wert 1 in den Intervallen t7 und t9 in die Speicherzelle eingeschrieben, und der logi­ sche Wert 0 wird im Intervall t8 in die Speicherzelle einge­ schrieben. Wenn sich die Adresse Y zu Beginn des Intervalls t11 ändert, wird ein hoher Datenwert in den Intervallen t11 und t13 in die Speicherzelle eingeschrieben, und ein niedri­ ger Datenwert wird im Intervall t12 in die Speicherzelle eingeschrieben.

Nachfolgend wird der zeitliche Betriebsablauf des Lokal­ steuerungssignal-Generator beim Ausführungsbeispiel der Er­ findung im Lesemodus erläutert.

Fig. 16 zeigt Signalverläufe für den Betrieb des Lokalsteue­ rungssignal-Generator beim Ausführungsbeispiel der Erfindung für den Fall, dass sich nur die Adresse Y im Lesemodus än­ dert. Wie es in der Fig. 16 unterschiedlich zum Schreibmodus dargestellt ist, hält das Signal WEBpad den hohen Zustand, während sich das Signal CSBpad im aktivierten Zustand befin­ det. Da sich der Speicher im Lesemodus befindet, muss sich das Signal WEBpad im hohen Zustand befinden.

Andererseits geht das Signal Y-ATD, wie im Schreibmodus, nur dann auf den hohen Zustand, wenn sich die Adresse Y ändert. Wenn sich die Adresse Y zu Beginn des Intervalls t7 ändert, hält sie den hohen Zustand in den zwei Intervallen t7 und t8. Wenn die Adresse Y zu Beginn des Intervalls t11 einen Übergang erfährt, hält das Signal Y-ATD in den Intervallen von t11 bis t13 erneut den hohen Zustand. In allen Interval­ len, mit Ausnahme der genannten, hält das Signal Y-ATD den niedrigen Zustand.

Das Signal PS1 hält in den Intervallen t2, t3 und t5 den niedrigen Zustand, und es hält in den anderen Intervallen außer diesen dreien den hohen Zustand. Das Signal PS2 hält in den Intervallen t2, t3 und t4 den niedrigen Zustand, und es hält in den anderen Intervallen mit Ausnahme dieser drei den hohen Zustand. Das Signal SWL1 und das Signal PS1 haben dieselbe zeitliche Übergangslage, jedoch entgegengesetzte Polarität. Das Signal SWL2 und das Signal PS2 haben ebenfalls dieselbe zeitliche Übergangslage, aber ebenfalls von­ einander verschiedene Polarität. Das Signal C4N hält im In­ tervall t4 den hohen Zustand, und in allen anderen Interval­ len hält es den niedrigen Zustand. Der Signalverlauf der vier Signale P2, C3C_C, SAN_C und SAP_C ist jeweils derselbe wie im Schreibmodus. Daher wird eine Erläuterung des jewei­ ligen Signalverlaufs weggelassen.

Wie es in den Signalverläufen der Fig. 16 dargestellt ist, existieren keine Änderungen im Eingangssignal und im Aus­ gangssignal des Globalsteuerungssignal-Generators, wenn sich nur die Adresse Y ändert, während das Signal CSBpad im nied­ rigen Zustand aktiviert ist.

Obwohl das Signal Y-ATD bei einer Änderung der Adresse Y auf den hohen Zustand geht, ändern sich die Signale PS1 und PS2 des Lokalsteuerungssignal-Generators 80 im Lesemodus nicht, und die Signale SWL1 und SWL2 halten kontinuierlich ihre de­ aktivierten Zustände. Daher ist der Spaltendecodierer 84 entsprechend der geänderten Adresse Y aktiviert, und von ihm werden die im Leseverstärker zwischengespeicherten Daten an den Datenbus übertragen.

Im Intervall t1, in dem sich die Adresse Y das erste Mal än­ dert, wird der Datenwert vom Leseverstärker an den Datenbus übertragen, und der Lesemodus ist abgeschlossen. Im Inter­ vall t11, in dem sich diese Adresse Y das zweite Mal ändert, wird der Datenwert des Leseverstärkers an den Datenbus über­ tragen, und der Lesemodus ist abgeschlossen.

Bisher erfolgte eine Erläuterung zu den zeitlichen Verläufen von Signalen im nichtflüchtigen ferroelektrischen Speicher im Lese- und im Schreibmodus, wenn sich nur die Adresse Y ändert.

Nachfolgend werden zeitliche Verläufe für den Betrieb des Speichers im Lese- und im Schreibmodus für den Fall erläu­ tert, dass sich nur die Adressen X, Z ändern.

Fig. 17 zeigt zeitbezogene Signalverläufe für den Betrieb des Lokalsteuerungssignal-Generators im Schreibmodus, wenn sich nur die Adressen X, Z ändern.

Wie es in Fig. 17 dargestellt ist, ist die Periode für den Gesamtbetrieb des Speichers gemäß dem Ausführungsbeispiel in 21 Intervalle von t1 bis t21 unterteilt.

Als Erstes geht das Signal CSBpad zu Beginn des Intervalls t1 durch einen Übergang vom vorigen hohen Zustand auf den niedrigen Zustand in seinen aktivierten Zustand über, und dann geht es zu Beginn des Intervalls t21 zurück in den de­ aktivierten Zustand. Gleichzeitig geht das Schreibfreigabe­ signal WEBpad auf den niedrigen Zustand, und es hält seinen aktivierten Zustand mit dem niedrigen Zustand, und es geht zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, in den deaktivierten hohen Zustand. Die Signale WEBpad und CSBpad werden von außen geliefert.

Wie es in Fig. 17 dargestellt ist, sind im Intervall t1 nur die Signale CSBpad und WEBpad aktiviert, während alle ande­ ren Signale ihre vorigen Zustände beibehalten.

Im Intervall t2 halten die Signale CSBpad und WEBpad ihre aktivierten Zustände, und die Signale PS1, PS2 und C3_C ge­ hen von ihrem jeweiligen vorigen hohen Zustand in den nied­ rigen Zustand über. Die Signale SWL1, SWL2 und C4N sowie P2 gehen jeweils von ihrem vorigen niedrigen Zustand auf den hohen Zustand über. Wenn das Signal C4N durch den Übergang vom niedrigen auf den hohen Zustand aktiviert wird, wird der von außen übertragene Datenwert auf die Bitleitung BL und die Bitschienenleitung BBL geladen.

Im Intervall t3 hält jedes der Signale CSBpad, WEBpad, PS1, PS2, SWL1, SWL2, C3_T, C4N und P2 seinen Zustand im Inter­ vall t2. Das Signal SAN_C zeigt einen Übergang von seinem vorigen niedrigen Zustand auf den hohen Zustand, und das Signal SAP_T geht vom hohen Zustand auf den niedrigen Zu­ stand über. Zu diesem Zeitpunkt geht das Signal SAN_C auf den hohen Zustand, und das Signal SAP_C geht auf den niedri­ gen Zustand.

Im Intervall t4 ändern sich nur die Signale PS1 und SWL1 ausgehend von ihren vorigen Zuständen. Anders gesagt, geht das Signal PS1 von seinem vorigen niedrigen Zustand auf den hohen Zustand, und das Signal SWL1 geht von seinem vorigen hohen Zustand auf den niedrigen Zustand.

Im Intervall t5 erfahren nur die Signale PS1, PS2, SWL1 und SWL2 einen Übergang, während alle anderen Signale ihre Zu­ stände vom Intervall t4 beibehalten. Anders gesagt, geht das Signal PS1 ausgehend von seinem vorigen hohen Zustand auf den niedrigen Zustand, und daher geht das Signal SWL1 vom hohen auf den niedrigen Zustand. Das Signal PS2 geht von seinem niedrigen Zustand auf den hohen Zustand, und daher geht das Signal SWL2 vom niedrigen auf den hohen Zustand.

Zu Beginn des Intervalls t6 halten alle Signale mit Ausnahme der drei Signale PS1, SWL1 und P2 ihren jeweiligen vorigen Zustand bei. Daher geht das Signal PS1 im Intervall t6 von seinem vorigen niedrigen Zustand im Intervall t5 auf den ho­ hen Zustand über, und daher geht das Signal SWL1 von seinem hohen Zustand auf den niedrigen Zustand über. Das Signal P2 geht von seinem vorigen hohen Zustand auf den niedrigen Zu­ stand über.

Die Signale für die Adressen X, Z ändern sich im Intervall t7. Daher geht das (X, Z-ATD)-Signal vom hohen auf den nie­ drigen Zustand. Dann geht jedes der Signale C4N und SAN C von seinem jeweiligen vorigen hohen Zustand auf den niedri­ gen Zustand über, und jedes der Signale C3_C und SAP_C geht von seinem vorigen niedrigen Zustand auf den hohen Zustand über.

Zu Beginn des Intervalls t8 gehen nur die X, Z-ATD-Signale von ihren vorigen hohen Zuständen in den niedrigen Zustand über, und alle Signale mit Ausnahme von X, Z-ATD halten ihre vorigen Zustände aus dem Intervall t7.

Zu Beginn des Intervalls t9 halten nur die Signale X, Z-ATD, SAN_C und SAP_C ihre vorigen hohen Zustände, und alle ande­ ren Signale erfahren eine Zustandsänderung. Anders gesagt, geht jedes der Signale PS1 und PS2 vom vorigen hohen Zustand auf den niedrigen Zustand über, und jedes der Signale SWL1 und SWL2 geht vom vorigen niedrigen Zustand auf den hohen Zustand über. Jedes der Signale C4N und P2 geht vom vorigen niedrigen Zustand auf den hohen Zustand über, und das Signal C3_C geht vom vorigen hohen Zustand auf den niedrigen Zu­ stand über. Wenn das Signal C4N durch den Übergang vom nied­ rigen auf den hohen Zustand aktiviert wird, wird ein exter­ ner Datenwert auf die Bitleitung BL und die Bitschienenlei­ tung BBL geladen.

Zu Beginn des Intervalls t10 geht das Signal SAN_C vom nied­ rigen auf den hohen Zustand über, und das Signal SAP_C geht vom niedrigen auf den hohen Zustand über, während alle ande­ ren Signale ihre Zustände aus dem Intervall t9 beibehalten.

Zu Beginn des Intervalls t11 geht das Signal PS1 von seinem vorigen niedrigen Zustand auf den hohen Zustand über, und das Signal SWL1 geht von seinem vorigen hohen auf den niedrigen Zustand über, während alle anderen Signale ihre vori­ gen Zustände beibehalten.

Zu Beginn des Intervalls t12 geht das Signal PS1 von seinem vorigen hohen Zustand auf den niedrigen Zustand über, und das Signal PS2 geht von seinem vorigen niedrigen Zustand auf den hohen Zustand über. Daher geht das Signal SWL1 von sei­ nem niedrigen auf den hohen Zustand über, und das Signal SWL1 geht von seinem vorigen hohen Zustand auf den niedrigen Zustand über, während alle anderen Signale ihre vorigen Zu­ stände aus dem Intervall t11 beibehalten.

Zu Beginn des Intervalls t13 ändern die Signale PS1, SWL1 und P2 ihren jeweiligen Zustand, während alle anderen Signa­ le ihren Zustand aus dem Intervall t12 beibehalten. Anders gesagt, geht das Signal PS1 von seinem vorigen niedrigen Zustand auf den hohen Zustand, das Signal SWL1 geht von sei­ nem hohen auf den niedrigen Zustand. Das Signal PS2 geht von seinem vorigen hohen Zustand auf den niedrigen Zustand.

Zu Beginn des Intervalls t14 ändern sich die Signale zu den Adressen X, Z. Daher geht das (X, Z-ATD)-Signal von seinem vorigen niedrigen Zustand auf den hohen Zustand, und die Signale C4_C und SAN_C gehen von ihren hohen Zuständen auf den niedrigen Zustand. Die Signale C3_C und SAP_C gehen von ihren niedrigen Zuständen auf den hohen Zustand.

Zu Beginn des Intervalls t15 geht das (X, Z-ATD)-Signal von seinem vorigen hohen Zustand auf den niedrigen Zustand, und alle anderen Signale halten ihren hohen Zustand aus dem In­ tervall t14.

Zu Beginn des Intervalls t16 gehen die Signale PS1 und PS2 von ihren hohen Zuständen auf den niedrigen Zustand, und die Signale SWL1 und SWL2 gehen vom hohen auf den niedrigen Zustand.

Die Signalverläufe in den Intervallen von t17 bis t20 sind dieselben wie diejenigen in den Intervallen von t10 bis t13, weswegen zugehörige Erläuterungen hier weggelassen werden.

Zu Beginn des Intervalls t21 laufen die beiden Signale CSBpad und WEBpad, die ab dem Intervall t1 dauernd ihren niedrigen Zustand gehalten haben, auf den hohen Zustand, weswegen der Schreibmodus in den deaktivierten Zustand ge­ langt. Zu diesem Zeitpunkt geht das Signal C4N von seinem vorigen hohen Zustand auf den niedrigen Zustand, und das Signal SAN_C geht von seinem vorigen hohen Zustand auf den niedrigen Zustand, und das Signal SAP_C geht von seinem niedrigen Zustand auf den hohen Zustand über.

So aktiviert der Lokalsteuerungssignal-Generator gemäß dem Ausführungsbeispiel dann, wenn sich die Adressen X, Z im Schreibmodus ändern, das Signal C4N zum Zeitpunkt, zu dem die Signale SWL1 und SWL2 in den aktivierten Zustand gelan­ gen, und daher wird der zu schreibende Datenwert auf die Bitleitung geladen, bevor der Leseverstärker aktiviert wird.

Die folgende Erläuterung betrifft die Signalverläufe am Lo­ kalsteuerungssignal-Generator beim Ausführungsbeispiel für den Fall, dass sich die Adressen X, Z im Lesemodus ändern.

Fig. 18 zeigt die Signalverläufe für den Lokalsteuerungssi­ gnal-Generator beim Ausführungsbeispiel, wenn sich nur die Adressen X, Z ändern.

Durch Vergleichen der Fig. 18 mit der Fig. 17 ist erkennbar, dass die Übergangszeitpunkte für das Signal C4N voneinander verschieden sind. Während das Signal WEBpad im Schreibmodus in Fig. 17 im niedrigen Zustand aktiviert ist, ist das Signal WEBpad im Lesemodus im hohen Zustand aktiviert, wie es in Fig. 18 dargestellt ist.

Alle Signale, außer dem Signal C4N in Fig. 18, haben diesel­ ben Verläufe wie diejenigen im Schreibmodus in Fig. 17. Da­ her wird nachfolgend nur das Signal C4N erläutert.

Wie es in Fig. 18 dargestellt ist, behält das Signal C4N im Intervall von t1 bis t3 seinen niedrigen Zustand bei.

Zu Beginn des Intervalls t4 wird das Signal C4N durch einen Übergang vom niedrigen auf den hohen Zustand aktiviert, und der vom Leseverstärker verstärkte Datenwert wird auf die Da­ tenleitung und die Datenschienenleitung geladen.

Das Signal C4N, das zu Beginn des Intervalls t4 im hohen Zu­ stand aktiv ist, hält den hohen Zustand bis zum Ende des In­ tervalls t6, und es geht zu Beginn des Intervalls t7 auf den niedrigen Zustand.

Der niedrige Zustand des Signals C4N wird bis zum Ende des Intervalls t10 gehalten.

Zu Beginn des Intervalls t11 geht das Signal C4N auf den ho­ hen Zustand. Dabei wird der durch den Leseverstärker ver­ stärkte Datenwert auf die Datenleitung und die Datenschie­ nenleitung geladen. So erfolgt der Lesemodus gemäß der Ab­ folge, gemäß der der Leseverstärker den Datenwert vorab er­ fasst und dann das Signal C4N aktiviert wird und der durch den Verstärker erfasste Datenwert auf die Datenleitung und die Datenschienenleitung geladen wird.

Wie oben beschrieben, zeigt ein erfindungsgemäßer nicht- flüchtiger ferroelektrischer Speicher die folgenden Vortei­ le.

Während ein herkömmlicher ferroelektrischer Speicher nur das Signal CSBpad verwendet und er auch das Intervall mit dem Signal CSBpad im hohen Zustand als Vorabladeintervall für den Speicher nutzt, während er das Intervall niedrigen Zu­ stands dieses Signals als Zugriffsintervall für den Speicher nutzt, verfügt der erfindungsgemäße Speicher über einen nor­ malen Betrieb, der durch Änderungen der Adressen X, Y, Z zu­ sätzlich zum Signal CSB gesteuert wird. Anders gesagt, ar­ beitet der erfindungsgemäße Speicher gemäß jeder von Ände­ rungen zweier Fälle, die in Änderungen nur der Adresse X, Z sowie Änderungen nur der Adresse Y eingeteilt sind.

Um dieses Ziel zu erreichen, wird, erstens, wenn das Signal CSBpad aktiviert ist und daher die Funktion des erfindungs­ gemäßen Speichers noch nicht abgeschlossen ist, der normale Betrieb des erfindungsgemäßen Speichers selbst dann nicht gestört, wenn sich die Adressen X, Y, Z ändern.

Zweitens werden, wenn sich nur Adressen X, Z ändern, keine Daten durch den Leseverstärker zwischengespeichert, und da­ her wird der Vorgang, wie er ausgeführt wird, wenn das Sig­ nal CSBpad aktiviert ist, unter Verwendung des (X, Z-ATD)- Signals ausgeführt.

Drittens ändert sich, wenn sich nur die Adresse Y ändert, die einer Zeilenadresse entsprechende Wortleitung (SWL1 und SWL2) nicht, weswegen der vom Leseverstärker gemäß dem ers­ ten normalen Vorgang zwischengespeicherte Datenwert ausgele­ sen wird. Im Schreibmodus erfolgt ein Schreibvorgang in nor­ maler Weise unter Verwendung des Signals Y-ATD.

Daher erfolgt der Betrieb in einem schnellen Spaltenzu­ griffsmodus, und die Chipzugriffsgeschwindigkeit und das Funktionsvermögen sind verbessert.

Claims (53)

1. Nichtflüchtiger ferroelektrischer Speicher mit
einer Vielzahl von Bitleitungen (B_n, B_n + 1, . . .) und Bitschienenleitungen (BB_n, BB_n + 1, . . .), die jeweils Paa­ re bilden und in einer Richtung ausgebildet sind;
einer Vielzahl von ersten und zweiten Teilwortlei­ tungen (SWL1, SWL2), die jeweils Paare bilden und in ei­ ner anderen Richtung ausgebildet sind, so daß sie die Bitleitungen (B_n, B_n + 1, . . .) und Bitschienenleitungen (BB_n, BB_n + 1, . . .) schneiden;
einer Vielzahl von Speicherzellen (21), die zwischen den ersten und zweiten Teilwortleitungen (SWL1, SWL2) ausgebildet sind und von denen jede einen ersten ferroelektrischen Kondensator (FC1), der zwischen einen ersten Transistor (T1) und eine zweite Teilwortleitung (SWL2) geschaltet ist, sowie einen zweiten ferroelektri­ schen Kondensator (FC2) aufweist, der zwischen einen zweiten Transistor (T1) und eine erste Teilwortleitung (SWL1) geschaltet ist, wobei der erste Transistor (T1) mit einer Bitleitung (B_n) und der ersten Teilwortlei­ tung (SW1) verbunden ist, während der zweite Transistor (T2) mit einer Bitschienenleitung (BB_n) und einer zweiten Teilwortleitung (SW2) verbunden ist; und
einer Ablaufsteuerung, die den zeitlichen Ablauf der Eingabe und Ausgabe von Daten in die bzw. aus den Spei­ cherzellen in Abhängigkeit von von außen zugeführten Adressen und von einem Chipfreigabesignal steuert.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Ablaufsteuerung folgendes beinhal­ tet:
eine Anzahl von Leseverstärkern (85a), deren Eingangs- und Ausgangsanschlüsse mit der Bitleitung und der Bitschienen­ leitung verbunden sind;
eine Eingangs/Ausgangs-Steuerungsschaltung (85), die die Eingangs- und Ausgangsvorgänge jedes der Leseverstärker steuert;
eine Spaltensteuerung (84), die die Eingangs/Ausgangs- Steuerungsschaltung steuert;
einen Treiber (41, 82) für unterteilte Wortleitungen, der ein Ansteuerungssignal erzeugt und dieses an die ersten und zweiten Teilwortleitungen anlegt; und
einen Lokalsteuerungssignal-Generator (80), der die Steu­ ersignale zum Steuern des Treibers, der Spaltensteuerung und der Eingangs/Ausgangs-Steuerungsschaltung erzeugt.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeich­ net, dass in der Ablaufsteuerung
ein (X, Z-ATD)-Signalgenerator (75), der Änderungen der Adressen X, Z erfasst und ein (X, Z-ATD)-Signal er­ zeugt; und
ein Y-ATD-Generator (79) vorgesehen ist, der Änderun­ gen der Adresse Y erfasst und ein Signal Y-ATD erzeugt.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass das Ausgangssignal des Y-ATD-Generators (79) an den Lokal­ steuerungssignal-Generator (80) gegeben wird und das Aus­ gangssignal des (X, Z-ATD)-Signalgenerators (75) an einen Globalsteuerungssignal-Generator (76) gegeben wird, dessen Ausgangssignal an den Lokalsteuerungssignal-Generator gege­ ben wird.

5. Speicher nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, dass:
die Speicherzellen (21) in einer Vielzahl von Zellen­ arrays (42, 83) angeordnet sind, die in horizontaler und vertikaler Richtung ausgebildet sind;
die Treiber (41, 82) für unterteilte Wortleitungen zwischen den Zellenarrays (42, 83) in horizontaler Rich­ tung ausgebildet sind und gemeinsam für ein benachbartes Zellenarray in horizontaler Richtung vorhanden sind;
der Lokalsteuerungssignal-Generator (80) Steuersignale zum Steuern der Kerne (43) und der Treiber (41, 82) für unterteilte Wortleitungen entsprechend einer Änderung der von außen zugeführten Adresse Y erzeugt.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Kerne (43) selektiv mit einem der obersten Zellenarrays und der untersten Zellenarrays ent­ sprechend dem vom Lokalsteuerungssignal-Generator (80) er­ zeugten Steuersignal angeschlossen werden.

7. Speicher nach Anspruch 5 oder 6, dadurch ge­ kennzeichnet, dass Treiber (41, 82) für unterteilte Wortlei­ tungen selektiv mit einem von linken Zellenarrays und rech­ ten Zellenarrays entsprechend dem vom Lokalsteuerungssignal- Generator (80) erzeugten Steuersignal verbunden werden.

8. Speicher nach einem der Ansprüche 2 bis 7, dadurch ge­ kennzeichnet, dass der Leseverstärker mit Eingangs/Aus­ gangs-Steuerungsschaltung (85) die Daten einer Speicher­ zelle entsprechend den vom Lokalsteuerungssignal-Generator (80) und der Spaltensteuerung (84) erzeugten Steuersigna­ len erfasst.

9. Speicher nach Anspruch 8, gekenn­ zeichnet durch einen Globalsteuerungssignal-Generator (76) der ein Steuersignal für den Lokalsteuerungssignal-Generator (80) entsprechend einem von außen zugeführten Chipfreigabe­ signal CSBpad, einem Spannungseinschaltsignal und Änderungen der Adressen X, Z erzeugt.

10. Speicher nach einem der Ansprüche 2 bis 9, dadurch ge­ kennzeichnet, dass der Lokalsteuerungssignal-Generator (80) folgendes umfasst:
eine erste Logikoperationseinheit (100), die eine ers­ te Gruppe von Signalen von einem Globalsteuerungssignal- Generator (76) und von außen eine Adresse Z empfängt, und die als Ergebnis einer Logikoperation ein Ausgangssignal erzeugt, dass den Kernen 43 zugeführt wird;
eine zweite Logikoperationseinheit (101), die vom Glo­ balsteuerungssignal-Generator (76) eine zweite Gruppe von Signalen und von außen ein Schreibfreigabesignal (WEBpad) empfängt und die als Ergebnis einer Logikoperation ein Ausgangssignal der Spaltensteuerung zuführt; und
eine dritte Logikoperationseinheit (102), die vom Globalsteuerungssignal-Generator (76) eine dritte Gruppe von Signalen und ein, eine Änderung der Adresse Y betreffendes Signal Y-ATD empfängt und die ein Ausgangssignal als Er­ gebnis einer Logikoperation unter Verwendung der anliegen­ den Signale einer Teilwortleitung zuführt.

11. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass die erste Gruppe von Signalen Vorbereitungssignale (SAN, SAP), die dazu verwendet werden, Signale (SAN_C, SAP_C) zum Aktivieren eines Leseverstärkers eines Leseverstärkers mit Eingangs/Ausgangs-Steuerungsschaltung (85) zu erzeugen, und ein Vorbereitungssignal (C3), das zum Erzeugen von Signalen (C3_C) zum Aktivieren einer Herabzieh- und Ausgleichsschal­ tung (85b) verwendet wird, umfasst.

12. Speicher nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die zweite Gruppe von Signalen ein Vor­ bereitungssignal (C3), das zum Erzeugen eines an die Spal­ tensteuerung (84) zu legenden Signals (C4N) und ein Schreib­ freigabekontaktfleck-Signal (WEBpad) umfasst.

13. Speicher nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die dritte Gruppe von Signalen ein Vor­ bereitungssignal (S1), das zum Erzeugen eines ersten Teil­ wortleitungssignals (SWL1) für den Treiber (41, 82) für un­ terteilte Wortleitungen verwendet wird, ein Vorbereitungs­ signal (S2), das zum Erzeugen eines zweiten Teilwertlei­ tungssignals (SWL2) für den genannten Treiber verwendet wird, ein Signal (P2), das den aktivierten Zustand der Sig­ nale für die ersten und zweiten Teilwortleitungen anzeigt, ein Adressenänderungs-Erkennungssignal (ATDS1) und ein Steu­ ersignal (C4), das gemeinsam mit dem Vorbereitungssignal (C3) an die Spaltensteuerung gelegt wird, umfasst.

14. Speicher nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass der Kern (43) einen zwischen die Bit­ leitung und die Bitschienenleitung geschalteten Leseverstär­ ker und eine Eingangs/Ausgangs-Steuerungsschaltung zum Steu­ ern von Vorgängen betreffend die Eingabe und Ausgabe von Da­ ten für den Leseverstärker umfasst und er gemeinsam für die Speicherzellen vorhanden ist, die an seiner Ober- und Unter­ seite ausgebildet sind.

15. Speicher nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die erste Logikschaltung (100) folgen­ des aufweist:
eine erste Logikoperationseinheit (100a), die eine Logik­ operation an Signalen für eine Adresse Z ausführt und das Ergebnis der Logikoperation an den Leseverstärker mit Ein­ gangs/Ausgangs-Steuerungsschaltung (85) liefert;
eine zweite Logikoperationseinheit (100b), die eine Logik­ operation an den vom Globalsteuerungssignal-Generator (76) erzeugten Vorbereitungssignalen (SAN, SAP) ausführt und ein Leseverstärker-Freigabesignal erzeugt und das Ergebnis der Logikoperation an den Leseverstärker mit Eingangs/Ausgangs- Steuerungsschaltung liefert; und
eine dritte Logikoperationseinheit (100c), die eine Logik­ operation am vom Globalsteuerungssignal-Generator (76) er­ zeugten Vorbereitungssignal (C3) und am Ausgangssignal der ersten Logikoperationseinheit (100a) ausführt und ein Frei­ gabesignal für eine Herabzieh- und Ausgleichsschaltung (85b) erzeugt und das Ergebnis der Logikoperation an den Lesever­ stärker mit Eingangs/Ausgangs-Steuerungsschaltung liefert.

16. Speicher nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die erste Logikoperationseinheit (100a) folgendes aufweist:
ein erstes NAND-Gatter (NAND1) zum Ausführen einer Logik­ operation an ersten und zweiten Adressen Z (Z-Add1, Z-Add2) und zum Erzeugen eines Signals zum Auswählen einer obersten Hauptzelle;
ein zweites NAND-Gatter (NAND2) zum Ausführen einer Logik- Operation an dritten und vierten Adressen Z (Z-Add3, Z-Add4) und zum Erzeugen eines Signals zum Auswählen einer untersten Hauptzelle;
ein drittes NAND-Gatter (NAND3) zum Ausführen einer Logik­ operation an den Signalen vom ersten und zweiten NAND-Gat­ ter;
einen ersten Inverter (INV1) zum Invertieren des Ausgangs­ signals des ersten NAND-Gatters und zum Erzeugen eines Sig­ nals (BS_T) für Steuerung zwischen der Bitleitung und dem Eingangs- und Ausgangsport des Leseverstärkers;
einen zweiten Inverter (INV2) zum Invertieren des Aus­ gangssignals des ersten Inverters und zum Erzeugen eines Signals (BSB_T) für Steuerung zwischen der Bitleitung und dem Eingangs- und Ausgangsport des Leseverstärkers;
Keinen dritten Inverter (INV3) zum Invertieren des Aus­ gangssignals des zweiten NAND-Gatters und zum Erzeugen eines Signals (BS_B) für Steuerung zwischen der Bitleitung und dem Eingangs- und Ausgangsport des Leseverstärkers; und
einen vierten Inverter (INV4) zum Invertieren des Aus­ gangssignals des dritten Inverters und zum Erzeugen eines Signals (BSB_B) für Steuerung zwischen der Bitleitung und dem Eingangs- und Ausgangsport des Leseverstärkers.

17. Speicher nach Anspruch 16, dadurch gekennzeichnet, dass die Ausgangssignale des ersten und zweiten Inverters (INV1, INV2) als Steuersignale zum Auswählen derjenigen Speicher­ zelle (obere Speicherzelle), die an der Oberseite des Lese­ verstärkers mit Eingangs/Ausgangs-Steuerungsschaltung (85) ausgebildet ist, verwendet werden.

18. Speicher nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass die Ausgangssignale des dritten und vierten Inverters (INV3, INV4) als Steuersignale zum Auswäh­ len der Speicherzelle (untere Speicherzelle), die an der Un­ terseite des Leseverstärkers mit Eingangs/Ausgangs-Steue­ rungsschaltung (85) ausgebildet ist, verwendet werden.

19. Speicher nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die zweite Logikoperationseinheit (100b) folgendes aufweist:
ein viertes NAND-Gatter (NAND4) zum Ausführen einer Logik­ operation an einem vom Globalsteuerungssignal-Generator (76) erzeugten Signal (SAP) und dem Ausgangssignal des dritten NAND-Gatters (NAND3) der ersten Logikoperationseinheit (100a);
ein fünftes NAND-Gatter (NAND5) zum Ausführen einer Logik­ operation an einem vom Globalsteuerungssignal-Generator er­ zeugten Signal (SAN) und dem Ausgangssignal des dritten NAND-Gatters der ersten Logikoperationseinheit;
einen fünften Inverter (INV5) zum Invertieren des Aus­ gangssignals des vierten NAND-Gatters und zum Erzeugen eines Steuersignals (SAP_C) zum Aktivieren oder Deaktivieren des Leseverstärkers; und
einen sechsten Inverter (INV6) zum Invertieren des Aus­ gangssignals des fünften NAND-Gatters und zum Erzeugen eines Steuersignals (SAN_C) zum Aktivieren des Leseverstärkers.

20. Speicher nach Anspruch 19, dadurch gekennzeichnet, dass die vom Globalsteuerungssignal-Generator (76) erzeugten Aus­ gangssignale (SAP, SAN) als Vorbereitungssignale für die Steuersignale (SAP_C, SAN_C) zum Aktivieren des Leseverstär­ kers verwendet werden.

21. Speicher nach einem der Ansprüche 15 bis 20, dadurch gekennzeichnet, dass die dritte Logikoperationseinheit (100c) zum Erzeugen eines Freigabesignals (C3 C) für die Herabzieh- und Ausgleichsschaltung (85b) folgendes aufweist:
einen siebten Inverter (INV7) zum Invertieren des Aus­ gangssignals (C3) des Globalsteuerungssignal-Generators (76);
ein sechstes NAND-Gatter (NAND6) zum Ausführen einer Lo­ gikoperation am Ausgangssignal des siebten Inverters und am Ausgangssignal des dritten NAND-Gatters (NAND3);
einen achten Inverter (INV8) zum Invertieren des Ausgangs­ signals des sechstes NAND-Gatters; und
einen neunten Inverter (INV9) zum Invertieren des Ausgangssignals des achten Inverters.

22. Speicher nach einem der Ansprüche 10 bis 21, dadurch gekennzeichnet, dass die zweite Logikoperationseinheit (101) eine Logikoperation am Ausgangssignal (C3) des Globalsteue­ rungssignal-Generators (76) und an einem von außen empfange­ nen Schreibfreigabesignal (WEBpad) ausführt und das Aus­ gangssignal der Logikoperation an die Spaltensteuerung (84) liefert.

23. Speicher nach einem der Ansprüche 10 bis 22, dadurch gekennzeichnet, dass die dritte Logikoperationseinheit (102) folgendes aufweist:
eine vierte Logikoperationseinheit (102a) zum Ausführen einer Logikoperation am gegenüber dem Ausgangssignal des dritten NAND-Gatters (NAND3) der ersten Logikoperationsein­ heit (100a) invertierten Signal, den Ausgangssignalen (C4, P2, S2) des Globalsteuerungssignal-Generators (76) und dem Signal Y-ATD sowie zum Liefern des Ergebnisses der Logikope­ ration an den Treiber (41, 82) für unterteilte Wortleitun­ gen; und
eine fünfte Logikoperationseinheit (102b) zum Ausführen einer Logikoperation am gegenüber dem Ausgangssignal des dritten NAND-Gatters invertieren Signal und am Ausgangssig­ nal (S1) des Globalsteuerungssignal-Generators sowie zum Liefern des Ergebnisses der Logikoperation an den Treiber für unterteilte Wortleitungen.

24. Speicher nach Anspruch 22, dadurch gekennzeichnet, dass die zweite Logikoperationseinheit (101) folgendes aufweist:
einen zehnten Inverter (INV10) zum Invertieren des von außen empfangenen Schreibfreigabesignals (WEBpad);
einen elften Inverter (INV11) zum Invertieren des Aus­ gangssignals des zehnten Inverters;
einen zwölften Inverter (INV12) zum Invertieren des Ausgangssignals (C4) des Globalsteuerungssignal-Generators (76);
ein siebtes NAND-Gatter (NAND7) zum Ausführen einer Logik­ operation am Ausgangssignal des elften Inverters und am Aus­ gangssignal des zwölften Inverters;
einen dreizehnten Inverter (INV13) zum Invertieren des Ausgangssignals des siebten NAND-Gatters;
ein erstes NOR-Gatter (NOR1) zum Ausführen einer Logikope­ ration am gegenüber dem Ausgangssignal des dritten NAND-Gat­ ters (NAND3) der ersten Logikoperationseinheit (100a) inver­ tierten Signal, am Ausgangssignal des dreizehnten Inverters und am Ausgangssignal (C3) des Globalsteuerungssignal-Gene­ rators;
einen fünfzehnten Inverter (INV15) zum Invertieren des Ausgangssignals des ersten NOR-Gatters und
einen sechzehnten Inverter (INV16) zum Invertieren des Ausgangssignals des fünfzehnten Inverters.

25. Speicher nach Anspruch 24, dadurch gekennzeichnet, dass das Ausgangssignal des sechzehnten Inverters (INV16) als Steuersignal (C4N) für die Spaltensteuerung (84) verwendet wird.

26. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass die vierte Logikoperationseinheit (102a) folgendes aufweist:
einen siebzehnten Inverter (INV17) zum Invertieren des Ausgangssignals (P2) des Globalsteuerungssignal-Generators (76);
ein achtes NAND-Gatter (NAND8) zum Ausführen einer Logik­ operation am Ausgangssignal (C4) des Globalsteuerungssignal- Generators, am Ausgangssignal des zehnten Inverters (INV10), am Ausgangssignal des siebzehnten Inverters und einem von außen empfangenen Signal Y-ATD;
einen achtzehnten Inverter (INV18) zum Invertieren des Ausgangssignals des achten NAND-Gatters;
eine Verzögerungseinheit (D) zum Verzögern des Ausgangs­ signals des achtzehnten Inverters um eine vorbestimmte Zeit;
ein zweites NOR-Gatter (NOR2) zum Ausführen einer Logik­ operation am Ausgangssignal der Verzögerungseinheit und am Ausgangssignal (S2) des Globalsteuerungssignal-Generators;
ein drittes NOR-Gatter (NOR3) zum Ausführen einer Logik­ operation am Ausgangssignal des zweiten NOR-Gatters und am gegenüber dem Ausgangssignal des dritten NAND-Gatters (NAND3) der ersten Logikoperationseinheit invertierten Sig­ nal; und
einen neunzehnten Inverter (INV19) zum Erzeugen des Steu­ ersignals (PS2) für den Treiber (41, 82) für unterteilte Wortleitungen durch Invertieren des Ausgangssignals des dritten NOR-Gatters.

27. Speicher nach Anspruch 26, dadurch gekennzeichnet, dass die Verzögerungseinheit (D) eine gerade Anzahl von in Reihe geschalteten Invertern umfasst.

28. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass die fünfte Logikoperationseinheit (102b) folgendes aufweist:
ein viertes NOR-Gatter (NOR4) zum Ausführen einer Logik­ operation am Ausgangssignal des achtzehnten Inverters (INV18) und am Ausgangssignal (S1) des Globalsteuerungssi­ gnal-Generators (76);
ein fünftes NOR-Gatter (NOR5) zum Ausführen einer Logik­ operation am gegenüber dem Ausgangssignal des dritten NAND- Gatters (NAND3) der ersten Logikoperationseinheit (100a) in­ vertierten Signal und am Ausgangssignal des vierten NOR-Gat­ ters (NOR4); und
einen zwanzigsten Inverter (INV20) zum Erzeugen des Steu­ ersignals (PS1) für den Treiber für unterteilte Wortleitun­ gen durch Invertieren des Ausgangssignals des fünften NOR- Gatters.

29. Speicher nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, dass der Lokalsteuerungssignal-Gene­ rator folgendes aufweist:
eine Logikoperationseinheit (120a bis 120d), mit einer An­ zahl von NAND-Gattern zum Ausführen einer Logikoperation an jeder von einer Vielzahl vordecodierter Adressen Y und einem Ausgangssignal (C4N) des Lokalsteuerungssignal-Generators (80) und zum selektiven Erzeugen einer Vielzahl von Adres­ senschienensignalen (YB_n) für die Adresse Y; und
eine Invertiereinheit (121a bis 121d) mit einer Anzahl von Invertern zum Invertieren des Ausgangssignals jedes der An­ zahl von NAND-Gattern zum Erzeugen einer Vielzahl von Adres­ sen (Y_n) und zum selektiven Erzeugen der Steuersignale für Eingangs- und Ausgangsvorgänge des Leseverstärkers durch Kombination mit der Logikoperationseinheit.

30. Speicher nach Anspruch 29, dadurch gekennzeichnet, dass die Vielzahl von Signalen für Adressen Y (Y_n) und Adressen­ schienensignalen (YB_n) für Adressen Y, wie selektiv von der Logikoperationseinheit (120a bis 120d) und der Invertierein­ heit (121a bis 121d) erzeugt, die Bitleitung und die Bit­ schienenleitung auswählen, auf die ein von außen empfangener Datenwert geladen ist.

31. Speicher nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, dass folgendes vorgesehen ist:
ein erstes und ein zweites Schaltelement (131a, 131b) zum selektiven Verbinden der Bitleitung und der Bitschienen­ leitung des obersten Zellenarrays mit dem Leseverstärker;
ein drittes und ein viertes Schaltelement (131c, 131d) zum selektiven Verbinden der Bitleitung und der Bitschienen­ leitung des untersten Zellenarrays mit dem Leseverstärker; sowie
ein fünftes und ein sechstes Schaltelement (131e, 131f) zum selektiven Verbinden der Eingangs- und Ausgangsan­ schlüsse des Leseverstärkers mit einer externen Datenleitung und einer externen Datenschienenleitung.

32. Speicher nach Anspruch 31, gekennzeichnet durch eine Herabzieh- und Ausgleichsschaltung (85b) zum Empfangen eines Steuersignals (C3_C) zum Herabziehen und Ausgleichen der Bitleitung und der Bitschienenleitung.

33. Speicher nach einem der Ansprüche 31 oder 32, dadurch gekennzeichnet, dass das erste bis sechste Schaltelement aus einem Übertragungstor und einem NMOS-Transistor bestehen.

34. Speicher nach einem der Ansprüche 31 bis 33, dadurch gekennzeichnet, dass die Funktionen des ersten und zweiten Schaltelements (131a, 131b) durch das Ausgangssignal (BS_T) des ersten Inverters (INV1) und das Ausgangssignal (BSB_T) des zweiten Inverters (INV2) im Lokalsteuerungssignal-Gene­ rator (80) gesteuert werden.

35. Speicher nach einem der Ansprüche 31 bis 34, dadurch gekennzeichnet, dass die Funktionen des dritten und vierten Schaltelements (131c, 131d) durch das Ausgangssignal (BS_B) des dritten Inverters (INV3) und das Ausgangssignal (BSB_B) des Vierten Inverters (INV4) im Lokalsteuerungssignal-Gene­ rator (80) gesteuert werden.

36. Speicher nach einem der Ansprüche 31 bis 35, dadurch gekennzeichnet, dass die Funktionen des fünften und sechsten Schaltelements (131e, 131f) durch die Signale und Schienen­ signale für die Y-Adresse (Y_n, YB_n), wie selektiv von der Spaltensteuerung (84) erzeugt, gesteuert werden.

37. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass die Funktion der Herabzieh- und Ausgleichsschaltung (85b) durch das Ausgangssignal (C3_C) des neunten Inverters (INV9) der dritten Logikoperationseinheit (100c) gesteuert wird.

38. Speicher nach einem der Ansprüche 31 bis 37, dadurch gekennzeichnet, dass das erste und zweite Schaltelement (131a, 131b) Zustände entgegengesetzt zu den Zuständen des dritten und vierten Schaltelements (131c, 131d) aufweisen.

39. Speicher nach einem der Ansprüche 9 bis 38, dadurch gekennzeichnet, dass der Globalsteuerungssignal-Generator (76) zum Erzeugen der folgenden Steuersignale ausgelegt ist: ein erstes Vorbereitungssignal (C4) zum Erzeugen eines Signals (C4N) zum Steuern einer Spalten­ steuerung (84), ein zweites Vorbereitungssignal (C3) zum Erzeugen eines Freigabesignals (C3_C) für eine Herabzieh-und Ausgleichsschaltung (85b), dritte Vorbereitungssignale (SAN, SAP) zum Erzeugen von Freigabesignalen (SAN C, SAPz C) für einen Leseverstärker (85a) sowie vierte Vorbereitungssignale (S1, S2) zum Erzeugen von Signalen (PS1, PS2), die an erste und zweite Teilwortleitungen (SWL1, SWL2) anzulegen sind, wobei für die Steuersignale die folgenden Funktionsschritte gelten:

• - ein erster Schritt mit einem ersten Intervall, in dem ein Chipfreigabesignal aktiviert wird, sich das erste Vorberei­ tungssignal im niedrigen Zustand befindet, sich das zweite Vorbereitungssignal im hohen Zustand befindet, sich das dritte Vorbereitungssignal im deaktivierten Zustand befindet und sich das vierte Vorbereitungssignal im niedrigen Zustand befindet, einem zweiten Intervall, in dem sich das vierte Vorbereitungssignal im hohen Zustand befindet, sich das ers­ te und zweite Vorbereitungssignal im niedrigen Zustand be­ finden und sich das dritte Vorbereitungssignal im aktivier­ ten Zustand befindet, während das vierte Vorbereitungssignal sich im aktivierten Zustand befindet, einem dritten Inter­ vall, in dem sich das vierte Vorbereitungssignal jeweils halb im niedrigen und hohen Zustand befindet, sich das erste Vorbereitungssignal im hohen Zustand befindet und das dritte Vorbereitungssignal seinen Zustand aus dem zweiten Intervall beibehält, einem vierten Intervall, in dem sich das vierte Vorbereitungssignal jeweils halb im hohen und niedrigen Zustand befindet und das erste und zweite sowie dritte Vorbe­ reitungssignal ihre Zustände aus dem dritten Intervall bei­ behalten, und einem fünften Intervall, in dem sich das vier­ te Vorbereitungssignal bis zu demjenigen Zeitpunkt in nied­ rigem Zustand befindet, in dem sich die Adresse Y das erste Mal ändert, und das erste, zweite und dritte Vorbereitungs­ signal ihre Zustände aus dem vierten Intervall beibehalten;
• - ein zweiter Schritt, in dem das erste bis vierte Vorberei­ tungssignal ihre Zustände aus dem fünften Intervall vom Zeitpunkt, zu dem sich die Adresse Y das erste Mal ändert und daher das Signal Y-ATD auf den hohen Zustand geht, bis zu einem zweiten Zeitpunkt beibehalten, zu dem sich die Adresse Y das zweite Mal ändert; und
• - ein dritter Schritt, in dem der zweite Schritt mindestens ein Mal wiederholt wird, nachdem sich die Adresse Y das zweite Mal änderte und daher das Signal Y-ATD auf den hohen Zustand ging.

40. Speicher nach Anspruch 39, dadurch gekennzeichnet, dass das erste Vorbereitungssignal auf den niedrigen Zustand geht und das zweite Vorbereitungssignal auf den hohen Zustand geht und das dritte Vorbereitungssignal auf den deaktivier­ ten Zustand geht, nachdem das Chipfreigabesignal vom niedri­ gen auf den hohen Zustand ging und deaktiviert ist.

41. Speicher nach einem der Ansprüche 9 bis 38, dadurch gekennzeichnet, dass der Globalsteuerungssignal-Generator (76) zum Erzeugen der folgenden Steuersignale ausgelegt ist: ein erstes Vorbereitungssignal (C4) zum Erzeugen eines Signals (C4N) zum Steuern einer Spalten­ steuerung (84), ein zweites Vorbereitungssignal (C3) zum Erzeugen eines Freigabesignals (C3_C) für eine Herabzieh-und Ausgleichsschaltung (85b), dritte Vorbereitungssignale (SAN, SAP) zum Erzeugen von Freigabesignalen (SAN_C, SAP C) für einen Leseverstärker (85a) sowie vierte Vorbereitungssignale (S1, S2) zum Erzeugen von Signalen (PS1, PS2), die an erste und zweite Teilwortleitungen (SWL1, SWL2) anzulegen sind, wobei für die Steuersignale die folgenden Funktionsschritte gelten:

- ein erster Schritt mit einem ersten Intervall, in dem ein Chipfreigabesignal aktiviert wird, sich das erste Vorberei­ tungssignal im niedrigen Zustand befindet, sich das zweite Vorbereitungssignal im hohen Zustand befindet, sich das dritte Vorbereitungssignal im deaktivierten Zustand befindet und sich das vierte Vorbereitungssignal im niedrigen Zustand befindet, einem zweiten Intervall, in dem sich das vierte Vorbereitungssignal im hohen Zustand befindet, sich das ers­ te und zweite Vorbereitungssignal im niedrigen Zustand be­ finden und sich das dritte Vorbereitungssignal im aktivier­ ten Zustand befindet, während das vierte Vorbereitungssignal sich im aktivierten Zustand befindet, einem dritten Inter­ vall, in dem sich das vierte Vorbereitungssignal jeweils halb im niedrigen und hohen Zustand befindet, sich das erste Vorbereitungssignal im hohen Zustand befindet und das dritte Vorbereitungssignal seinen Zustand aus dem zweiten Intervall beibehält, einem vierten Intervall, in dem sich das vierte Vorbereitungssignal jeweils halb im hohen und niedrigen Zu­ stand befindet und das erste und zweite sowie dritte Vorbe­ reitungssignal ihre Zustände aus dem dritten Intervall bei­ behalten, und einem fünften Intervall, in dem sich nach dem Zeitpunkt, zu dem sich die Adressen X, Y das erste Mal geän­ der haben und das (X, Z-ATD)-Signal auf den hohen Zustand ging, das vierte Vorbereitungssignal im niedrigen Zustand befindet und das erste bis dritte Vorbereitungssignal ihre Zustände aus dem vierten Intervall beibehalten;

• - ein zweiter Schritt, in dem der erste Schritt ab dem Zeit­ punkt, zu dem sich die Adressen X, Z das erste Mal ändern und daher das (X, Z-ATD)-Signal auf den hohen Zustand geht, bis zum Zeitpunkt, zu dem sich die Adressen X, Z das zweite Mal ändern, wiederholt wird; und
• - ein dritter Schritt, in dem der zweite Schritt mindestens ein Mal wiederholt wird, nachdem sich die Adressen X, Z das zweite Mal geändert haben und daher das (X, Z-ATD)-Signal auf den hohen Zustand ging.

42. Speicher nach Anspruch 41, dadurch gekennzeichnet, dass sich im zweiten, dritten, vierten, siebten, achten und neun­ ten Intervall ein Signal (P2) zum Anzeigen des aktivierten Zustands des vierten Vorbereitungssignals im hohen Zustand befindet.

43. Speicher nach einem der Ansprüche 2 bis 38, dadurch gekennzeichnet, dass wenn der Spei­ cher durch ein Chipfreigabesignal aktiviert wird und durch ein Schreibfreigabesignal in den Schreibmodus gebracht wird und sich von zwei Adressensignalen für Adressen Y und Adres­ sen X, Z nur eine ändert und daher eines von zwei Signalen Y-AYD und (X, Z-ATD) auf den hohen Zustand geht, der logi­ sche Wert 1 im Intervall, in dem die Zustände der ersten und zweiten Teilwortleitung voneinander verschieden sind, in eine Zelle des Speichers eingeschrieben wird und der logi­ sche Wert 0 im Intervall, in dem beide Zustände der ersten und zweiten Teilwortleitung dem hohen Zustand entsprechen, in eine Zelle des Speichers eingeschrieben wird, während dann, wenn der Speicher durch ein Chipfreigabesignal akti­ viert wird und entsprechend dem Übergang des Schreibfreiga­ besignals auf den hohen Zustand in einen Lesemodus übergeht und sich von zwei Adressensignalen für Adressen Y und Adres­ sen X, Z nur eines ändert und daher eines der zwei Signale Y-AYD und (X, Z-ATD) auf den hohen Zustand geht, ein durch einen Leseverstärker zwischengespeicherter Datenwert zum Zeitpunkt, zu dem sich von der Andresse Y und der Adresse X, Z eine ändert, dadurch auf einen Datenbus geladen wird, dass die deaktivierten Zustände der ersten und zweiten Teilwort­ leitung kontinuierlich beibehalten werden.

44. Speicher nach einem der Ansprüche 2 bis 38, dadurch gekennzeichnet, dass der Lokalsteuerungssignal-Generator (80) zum Erzeugen von Steuersignalen ausgelegt ist, zu de­ nen die folgenden gehören: ein erstes Si­ gnal (C4N), das an eine Spaltensteuerung (84) zu liefern ist, ein zweites Signal (C3_C) zum Aktivieren einer Herab­ zieh-und Ausgleichsschaltung (85b), dritte Signale (SAN C, SAP_C) zum Aktivieren eines Leseverstärkers (85a) sowie vierte Signale (PS1, PS2), die an einen Treiber (41, 82) für unterteilte Wortleitungen zu liefern sind, wobei das Steuersignal mittels der folgenden Schritte betrieben wird:

• - einem ersten Schritt mit einem ersten Intervall, in dem sich ab dem Zeitpunkt, zu dem ein Chipfreigabesignal unter der Bedingung aktiviert wird, dass ein Schreibfreigabesignal in seinen niedrigen Zustand aktiviert ist und der Speicher sich im Schreibmodus befindet, bis zum Zeitpunkt, zu dem sich die Adresse Y das erste Mal ändert, eine erste und zweite Teilwortleitung (SWL1, SWL2) im niedrigen Zustand befinden, sich ein erstes Steuersignal im niedrigen Zustand befindet, sich ein zweites Steuersignal im hohen Zustand befindet, sich ein drittes Steuersignal im deaktivierten Zustand befindet, einem zweiten Intervall, in dem sich die erste und zweite unterteilte Wortleitung im hohen Zustand befinden und sich das zweite Steuersignal im niedrigen Zu­ stand befindet und sich das dritte Steuersignal im aktivier­ ten Zustand befindet, einem dritten Intervall, in dem sich die erste und zweite Teilwortleitung im niedrigen bzw. hohen Zustand befinden und vom ersten, zweiten und dritten Steuer­ signal jedes seinen Zustand aus dem zweiten Intervall beibe­ hält, einem vierten Intervall, in dem sich die erste und zweite Teilwortleitung im hohen bzw. niedrigen Zustand be­ finden und vom ersten, zweiten und dritten Steuersignal je­ des seinen Zustand aus dem dritten Intervall beibehält, und einem fünften Intervall, in dem sich die erste und zweite Teilwortleitung im niedrigen Zustand befinden und vom ers­ ten, zweiten und dritten Steuersignal jedes seinen Zustand aus dem vierten Intervall beibehält;
• - einem zweiten Schritt mit einem sechsten Intervall, in dem sich, nachdem sich die Adresse Y das erste Mal geändert hat und daher ein Signal Y-ATD auf einen hohen Zustand geht, die erste Teilwortleitung im hohen Zustand befindet und sich die zweite Teilwortleitung im niedrigen Zustand befindet, einem siebten Intervall, in dem sich die erste und die zweite Teilwortleitung im hohen Zustand befinden, einem achten In­ tervall, in dem sich die erste Teilwortleitung im niedrigen Zustand befindet und sich die zweite Teilwortleitung im ho­ hen Zustand befindet, und einem neunten Intervall, in dem sich die erste und die zweite Teilwortleitung im niedrigen Zustand befinden; und
• - einem dritten Schritt, in dem der zweite Schritt mindes­ tens ein Mal wiederholt wird, nachdem sich die Adresse Y das zweite Mal geändert hat.

45. Speicher nach Anspruch 44, dadurch gekennzeichnet, dass im ersten Schritt vom ersten, zweiten und dritten Steuersi­ gnal jedes seinen Zustand aus dem fünften Intervall beibe­ hält.

46. Speicher nach einem der Ansprüche 2 bis 38, dadurch gekennzeichnet, dass der Lokalsteuerungssignal-Generator (80) zum Erzeugen von Steuersignalen ausgelegt ist,

• - zu denen die folgenden gehören: ein erstes Si­ gnal (C4N), das an eine Spaltensteuerung (84) zu liefern ist, ein zweites Signal (C3_C) zum Aktivieren einer Herab­ zieh-und Ausgleichsschaltung (85b), dritte Signale (SAN C, SAP_C) zum Aktivieren eines Leseverstärkers (85a) sowie vierte Signale (PS1, PS2), die an einen Treiber (41, 82) für unterteilte Wortleitungen zu liefern sind, wobei das Steuer­ signal mittels der folgenden Schritte betrieben wird:
• - einem ersten Schritt mit einem ersten Intervall, in dem ab dem Zeitpunkt, zu dem ein Chipfreigabesignal unter der Be­ dingung aktiviert wird, dass ein Schreibfreigabesignal in seinem hohen Zustand aktiviert ist und sich der Speicher in seinem Lesemodus befindet, bis zum Zeitpunkt, zu dem sich die Adresse Y das erste Mal ändert, die erste und die zweite Teilwortleitung im niedrigen Zustand befinden, sich ein ers­ tes Steuersignal im niedrigen Zustand befindet, sich ein zweites Steuersignal im hohen Zustand befindet, sich ein drittes Steuersignal im deaktivierten Zustand befindet, ei­ nem zweiten Intervall, in dem sich die erste und die zweite Teilwortleitung im hohen Zustand befinden und sich das erste und zweite Steuersignal im niedrigen Zustand befinden und sich das dritte Steuersignal im aktivierten Zustand befin­ det, einem dritten Intervall, in dem sich die erste und die zweite Teilwortleitung im hohen bzw. im niedrigen Zustand befinden und sich das erste Steuersignal im hohen Zustand befindet und vom zweiten und dritten Steuersignal jedes sei­ nen Zustand aus dem zweiten Intervall beibehält, einem vier­ ten Intervall, in dem sich die erste und zweite Teilwortlei­ tung im hohen bzw. niedrigen Zustand befinden und vom ers­ ten, zweiten und dritten Steuersignal jedes seinen Zustand aus dem dritten Intervall beibehält, und einem fünften In­ tervall, in dem sich die erste und zweite Teilwortleitung im niedrigen Zustand befinden und vom ersten, zweiten und drit­ ten Steuersignal jedes seinen Zustand aus dem vierten Inter­ vall beibehält;
• - einem zweiten Schritt, in dem ab dem Zeitpunkt, zu dem sich die Adresse Y das erste Mal ändert und daher ein Signal Y-ATD auf den hohen Zustand geht, bis zum Zeitpunkt, zu dem sich die Adresse Y das zweite Mal ändert, von der ersten und zweiten Teilwortleitung sich jede im Zustand aus dem fünften Intervall befindet und sich vom ersten, zweiten und dritten Steuersignal jedes im Zustand aus dem fünften Intervall be­ findet; und
• - einem dritten Schritt, in dem der zweite Schritt mindes­ tens ein Mal wiederholt wird, nachdem sich die Adresse Y das zweite Mal geändert hat.

47. Speicher nach Anspruch 46, dadurch gekennzeichnet, dass sich, wenn das Chipfreigabesignal durch einen Übergang vom niedrigen auf den hohen Zustand deaktiviert wird, das erste Steuersignal im niedrigen Zustand befindet und sich das zweite Steuersignal im hohen Zustand befindet und sich das dritte Steuersignal im deaktivierten Zustand befindet.

48. Speicher nach einem der Ansprüche 46 oder 47, dadurch gekennzeichnet, dass der erste Schritt ein Signal (P2) be­ inhaltet, das anzeigt, dass sich die erste und zweite Teil­ wortleitung im zweiten, dritten und vierten Intervall in ihrem aktiven Zustand befinden.

49. Speicher nach einem der Ansprüche 2 bis 38, dadurch gekennzeichnet, dass der Lokalsteuerungssignal-Generator (80) zum Erzeugen von Steuersignalen ausgelegt ist, zu denen die folgenden gehören: ein erstes Si­ gnal (C4N), das an eine Spaltensteuerung (84) zu liefern ist, ein zweites Signal (C3_C) zum Aktivieren einer Herab­ zieh-und Ausgleichsschaltung (85b), dritte Signale (SAN C, SAP_C) zum Aktivieren eines Leseverstärkers (85a) sowie vierte Signale (PS1, PS2), die an einen Treiber (41, 82) für unterteilte Wortleitungen zu liefern sind, wobei das Steuer­ signal mittels der folgenden Schritte betrieben wird:

• - einem ersten Schritt mit einem ersten Intervall, in dem sich dann, wenn ein Chipfreigabesignal unter der Bedingung aktiviert ist, dass ein Schreibfreigabesignal in seinem nie­ drigen Zustand aktiviert ist und sich der Speicher in seinem Schreibmodus befindet, eine erste und eine zweite Teilwort­ leitung (SWL1, SWL2) im niedrigen Zustand befinden, sich ein erstes Steuersignal im niedrigen Zustand befindet, sich ein zweites Steuersignal im hohen Zustand befindet, und sich ein drittes Steuersignal im deaktivierten Zustand befindet, ei­ nem zweiten Intervall, in dem sich die erste und zweite Teilwortleitung im hohen Zustand befinden und sich das zwei­ te Steuersignal im niedrigen Zustand befindet und sich das dritte Steuersignal im aktivierten Zustand befindet, einem dritten Intervall, in dem sich die erste und die zweite Teilwortleitung im niedrigen bzw. hohen Zustand befinden und das erste, zweite und dritte Steuersignal ihren Zustand aus dem zweiten Intervall beibehalten, einem vierten Intervall, in dem sich die erste und zweite Teilwortleitung im hohen bzw. niedrigen Zustand befinden und das erste, zweite und dritte Steuersignal ihren jeweiligen Zustand aus dem dritten Intervall beibehalten, und einem fünften Intervall, in dem sich die erste und die zweite Teilwortleitung im niedrigen Zustand befinden und das erste, zweite und dritte Steuersi­ gnal jedes ihren Zustand aus dem vierten Intervall beibehal­ ten;
• - einem zweiten Schritt, in dem der erste Schritt ab dem Zeitpunkt wiederholt wird, zu dem sich die Adresse X, Z das erste Mal ändert und daher ein (X, Z-ATD)-Signal auf einen hohen Zustand geht, bis zum Zeitpunkt, zu dem sich die Adresse X, Z das zweite Mal ändert;
• - einem dritten Schritt, in dem der zweite Schritt nach dem dem Zeitpunkt, zu dem sich die Adresse X, Z das zweite Mal geändert hat, mindestens ein Mal wiederholt wird.

50. Speicher nach Anspruch 49, dadurch gekennzeichnet, dass sich ein Signal (P2), das anzeigt, dass sich die erste und zweite Teilwortleitung in ihrem aktiven Zustand befinden, im zweiten, dritten und vierten sowie siebten, achten und neun­ ten Intervall im hohen Zustand befindet.

51. Speicher nach einem der Ansprüche 2 bis 38, dadurch gekennzeichnet, dass der Lokalsteuerungssignal-Generator (80) zum Erzeugen von Steuersignalen ausgelegt ist, zu denen die folgenden gehören: ein erstes Si­ gnal (C4N), das an eine Spaltensteuerung (84) zu liefern ist, ein zweites Signal (C3_C) zum Aktivieren einer Herab­ zieh- und Ausgleichsschaltung (85b), dritte Signale (SAN C, SAP_C) zum Aktivieren eines Leseverstärkers (85a) sowie vierte Signale (PS1, PS2), die an einen Treiber (41, 82) für unterteilte Wortleitungen zu lief ern sind, wobei das Steuer­ signal mittels der folgenden Schritte betrieben wird:

• - einem ersten Schritt mit einem ersten Intervall, in dem sich dann, wenn ein Chipfreigabesignal (CSBpad) unter der Bedingung aktiviert ist, dass ein Schreibfreigabesignal (- WEBpad) in seinem hohen Zustand aktiviert ist und sich der Speicher in seinem Lesemodus befindet, eine erste und eine zweite Teilwortleitung (SWL1, SWL2) im niedrigen Zustand befinden, sich ein erstes Steuersignal im niedrigen Zustand befindet, sich ein zweites Steuersignal im hohen Zustand befindet, und sich ein drittes Steuersignal in einem deakti­ vierten Zustand befindet, einem zweiten Intervall, in dem sich die erste und zweite Teilwortleitung in einem hohen Zustand befinden und sich das erste und zweite Steuersignal in einem niedrigen Zustand befinden und sich das dritte Steuersignal in einem aktivierten Zustand befindet, einem dritten Intervall, in dem sich die erste und zweite Teil­ wortleitung im niedrigen bzw. hohen Zustand befinden und sich das erste Steuersignal im hohen Zustand befindet und das zweite und dritte Steuersignal jeweils ihren Zustand aus dem zweiten Intervall beibehalten, einem vierten Intervall, in dem sich die erste und zweite Teilwortleitung im hohen bzw. niedrigen Zustand befinden und das erste, zweite und dritte Steuersignal jeweils ihren Zustand aus dem dritten Intervall beibehalten, und einem fünften Intervall, in dem sich die erste und zweite Teilwortleitung im niedrigen Zu­ stand befinden und das erste, zweite und dritte Steuersignal jeweils ihren Zustand aus dem vierten Intervall beibehalten, was für den Zeitpunkt vor einer Änderung der Adresse X, Z gilt;
• - einem zweiten Schritt, in dem der erste Schritt ein Mal ab dem Zeitpunkt, zu dem sich die Adresse X, Z das erste Mal ändert und daher ein (X, Z-ATD)-Signal auf den hohen Zustand geht, bis zum Zeitpunkt, zu dem sich die Adresse X, Z das zweite Mal ändert, ein Mal wiederholt wird und;
• - einem dritten Schritt, in dem der zweite Schritt mindes­ tens ein Mal nach dem dem Zeitpunkt, zu dem sich die Adresse X, Z das zweite Mal änderte, geändert wird.

52. Speicher nach Anspruch 51, dadurch gekennzeichnet, dass sich das erste und zweite Steuersignal im niedrigen Zustand befinden und das dritte Steuersignal deaktiviert ist, wenn das Chipfreigabesignal (CSBpad) durch einen Übergang vom niedrigen auf den hohen Zustand deaktiviert wird.