DE10037706A1 - Schaltung zum Betreiben eines nichtflüchtigen ferroelektrischen Speichers - Google Patents
Schaltung zum Betreiben eines nichtflüchtigen ferroelektrischen SpeichersInfo
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Abstract
Es wird eine Schaltung zum Betreiben eines nichtflüchtigen ferroelektrischen Speichers mit Folgendem angegeben: DOLLAR A - einer ersten Zellenarrayeinheit (93) und einer zweiten Zellenarrayeinheit (99) mit jeweils einer Anzahl von Zellenarrays; DOLLAR A - einer ersten lokalen Wortleitungstreibereinheit (95) mit einer Anzahl lokaler Wortleitungstreiber, die auf einer Seite der ersten Zellenarrayeinheit ausgebildet sind, um Signale zum Ansteuern beliebiger der Zellen in der ersten Zellenarrayeinheit zu liefern; DOLLAR A - einer zweiten lokalen Wortleitungstreibereinheit (97) mit einer Anzahl lokaler Wortleitungstreiber, die auf einer Seite der ersten lokalen Wortleitungstreibereinheit ausgebildet sind, um Signale zum Ansteuern beliebiger der Zellen in der zweiten Zellenarrayeinheit zu liefern; DOLLAR A - einem Hauptwortleitungstreiber (91) zum Liefern eines Steuersignals zum Aktivieren entweder der ersten oder der zweiten Wortleitungstreibereinheit; und DOLLAR A - einer lokalen X-Decodiereinheit (101) zum Liefern von Steuersignalen, die entsprechend bestimmten Zellen der ersten und zweiten lokalen Wortleitungstreibereinheit an eine erste und eine zweite Teilwortleitung zu liefern sind. DOLLAR A Durch diese Schaltung lässt sich unter effektiver Ausnutzung des Layouts die Chipgröße minimieren und das Ansteuerungsvermögen maximieren.
Description
Die Erfindung betrifft Halbleiterspeicher, spezieller eine
Schaltung zum Betreiben eines nichtflüchtigen ferroelektri
schen Speichers.
Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random
Access Memory = ferroelektrischer Direktzugriffsspeicher)
weisen im Wesentliche eine Datenverarbeitungsgeschwindigkeit
ähnlich derjenigen bei einem DRAM (Direct Random Access Me
mory = dynamischer Direktzugriffsspeicher), wie er in weitem
Umfang als Halbleiterspeicher verwendet wird, auf, und sie
sind dazu in der Lage, Daten selbst dann aufrechtzuerhalten,
wenn die Spannung abgeschaltet ist, weswegen sie als Spei
cher der nächsten Generation Aufmerksamkeit genießen. Ein
FRAM, der einen ähnlichen Aufbau wie ein DRAM aufweist, ist
mit einem Kondensator aus ferroelektrischem Material verse
hen, um die hohe Restpolarisation desselben zu nutzen. Die
Restpolarisation erlaubt ein Aufrechterhalten von Daten
selbst nach dem Wegnehmen eines elektrischen Felds.
Fig. 1 zeigt die Hystereseschleife eines üblichen ferro
elektrischen Materials. Aus Fig. 1 ist erkennbar, dass die
durch ein elektrisches Feld induzierte Polarisation bei Weg
nahme eines elektrischen Felds nicht gelöscht wird, sondern
sie wegen des Vorliegens der Restpolarisation (oder sponta
nen Polarisation) in bestimmtem Umfang (Zustände d und a)
erhalten bleibt. Die Zustände d und a entsprechen den Zu
ständen 1 bzw. 0 bei Speicheranwendungen.
Wenn nachfolgend der Kürze halber von einem Speicher die Re
de ist, ist darunter ein nichtflüchtiger ferroelektrischer
Speicher zu verstehen, solange nichts anderes speziell ange
geben ist.
Nun wird ein bekannter Speicher unter Bezugnahme auf die
beigefügten Zeichnungen 2 bis 5 beschrieben. Fig. 2 zeigt
dabei das System einer Einheitszelle des bekannten Spei
chers.
Gemäß Fig. 2 ist das System der Einheitszelle eines bekann
ten Speichers mit Folgendem versehen: einer in einer Rich
tung ausgebildeten Bitleitung B/L; einer in einer Richtung
rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L;
einer von der Wortleitung beabstandet ausgebildeten und in
deren Richtung verlaufenden Plattenleitung P/L; einem Tran
sistor T1, dessen Gate mit der Wortleitung und dessen Source
mit der Bitleitung verbunden ist; und einem ferroelektrischen
Kondensator FC1 dessen erster Anschluss mit dem Drain des
Transistors T1 und dessen zweiter Anschluss mit der Platten
leitung P/L verbunden ist.
Nun wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten
Speicher erläutert. Fig. 3a und 3b zeigen zeitbezogene Dia
gramme zum Betrieb des bekannten Speichers im Schreib- bzw.
Lesemodus.
Der Schreibmodus wird dann gestartet, wenn ein externes
Chipfreigabesignal CSBpad von hoch auf niedrig aktiviert
wird und ein Schreibfreigabesignal WEBpad gleichzeitig von
hoch auf niedrig überführt wird. Wenn im Schreibmodus eine
Adressendecodierung gestartet wird, wird ein an eine rele
vante Wortleitung angelegter Impuls von niedrig auf hoch
überführt, um eine Zelle auszuwählen. Demgemäß wird, während
einer Periode, in der die Wortleitung auf hoch gehalten
wird, an die relevante Plattenleitung ein hohes Signal für
eine Periode und ein niedriges Signal für die nächste Perio
de aufeinanderfolgend angelegt. Außerdem wird, um den logi
schen Wert 1 oder 0 in die ausgewählte Zelle einzuschreiben,
ein mit dem Schreibfreigabesignal WEBpad synchronisiertes
hohes oder niedriges Signal an eine relevante Bitleitung an
gelegt. Das heißt, dass dann, wenn ein hohes Signal an die
Bitleitung angelegt wird und an die Plattenleitung ein Sig
nal angelegt wird, das in einer Periode niedrig ist, in der
das an die Wortleitung angelegte Signal hoch ist, der logi
sche Wert 1 in den ferroelektrischen Kondensator einge
schrieben wird. Andererseits wird der logische Wert 0 in den
ferroelektrischen Kondensator eingeschrieben, wenn ein nie
driges Signal an die Bitleitung angelegt wird und das an die
Plattenleitung angelegte Signal hoch ist.
Nun wird der Vorgang zum Lesen des durch den vorstehend an
gegebenen Schreibmodusvorgang in die Zelle eingespeicherten
Datenwerts erläutert.
Wenn das Chipfreigabesignal CSBpad extern von hoch auf nie
drig aktiviert wird, werden alle Bitleitungen auf eine nie
drige Spannung ausgeglichen, bevor die relevante Wortleitung
ausgewählt wird. Außerdem wird, nachdem die Bitleitungen de
aktiviert sind, eine Adresse decodiert, wobei die decodierte
Adresse dafür sorgt, dass ein niedriges Signal auf der rele
vanten Wortleitung in ein hohes Signal übergeht, um die re
levante Zelle auszuwählen. An die Plattenleitung der ausge
wählten Zelle wird ein hohes Signal angelegt, um den Daten
wert zu zerstören, der im Speicher gespeichert ist und dem
logischen Wert 1 entspricht. Wenn im Speicher der logische
Wert 0 gespeichert ist, wird der diesem logischen Wert ent
sprechende Datenwert nicht zerstört. Da ein nicht zerstörter
und ein zerstörter Datenwert wegen der oben genannten Hyste
reseschleife voneinander verschiedene Werte liefern, kann
ein Leseverstärker den logischen Wert 1 oder 0 erfassen und
verstärken. Der Fall eines zerstörten Datenwerts ist derje
nige, bei dem der Wert in der Hystereseschleife der Fig. 1
von d auf f geändert wird, und der Fall des nicht zerstörten
Datenwerts ist derjenige, bei dem der Datenwert in der Hys
tereseschleife der Fig. 1 von a auf f geändert wird. Daher
wird, wenn der Leseverstärker aktiviert wird, nachdem eine
bestimmte Zeitperiode verstrichen ist, im Fall eines zer
störten Datenwerts der logische Wert 1 verstärkt geliefert,
während im Fall eines nicht zerstörten Datenwerts der logi
sche Wert 0 geliefert wird. Nachdem der Leseverstärker auf
diese Weise den Datenwert geliefert hat, wird, da der ur
sprüngliche Datenwert wiederhergestellt werden sollte, die
Plattenleitung von hoch auf niedrig deaktiviert, während an
die relevante Wortleitung ein hohes Signal angelegt wird.
Fig. 4 zeigt das Blockdiagramm des bekannten Speichers.
Gemäß Fig. 4 ist der bekannte Speicher mit Folgendem verse
hen: einem Hauptwortleitungstreiber 41; einem ersten Zellen
array 43 auf der Seite desselben; einem ersten lokalen Wort
leitungstreiber 45 auf einer Seite des ersten Zellenarrays
43; einem zweiten lokalen Wortleitungstreiber 47 auf einer
Seite des ersten lokalen Wortleitungstreibers 45; einem
zweiten Zellenarray 49 auf einer Seite des zweiten lokalen
Wortleitungstreibers 47; einem ersten lokalen X-Decodierer
51, der über dem ersten lokalen Wortleitungstreiber 45 aus
gebildet ist; und einem zweiten lokalen X-Decodierer 53, der
über dem zweiten lokalen Wortleitungstreiber 47 ausgebildet
ist. Der erste lokale Wortleitungstreiber 45 ist so beschaf
fen, dass er vom Hauptwortleitungstreiber 41 sowie vom ers
ten lokalen X-Decodierer 53 jeweils ein Signal empfängt, um
eine Wortleitung für das erste Zellenarray 43 auszuwählen.
Der zweite lokale Wortleitungstreiber 47 ist so beschaffen,
dass er vom Hauptwortleitungstreiber 41 und vom zweiten lo
kalen X-Decodierer 53 jeweils ein Signal empfängt, um eine
Wortleitung für das zweite Zellenarray 49 auszuwählen. Es
ist ersichtlich, dass beim bekannten Speicher vom Hauptwort
leitungstreiber 41 ein Signal sowohl an den ersten als auch
den zweiten lokalen Wortleitungstreiber 45 und 47 geliefert
wird. Daher wird das erste oder zweite Zellenarray 43 oder
47 abhängig von Signalen vom ersten lokalen X-Decodierer 51
und vom zweiten lokalen X-Decodierer 53 ausgewählt. Das
heißt, dass entweder das erste Zellenarray 43 oder das zwei
te Zellenarray 45 ausgewählt wird und eine Wortleitung des
ausgewählten Zellenarrays abhängig von Signalen vom ersten
und zweiten lokalen X-Decodierer 51 und 53 angesteuert wird.
Fig. 5 zeigt eine Einzelheit zu Fig. 4 zum Veranschaulichen
der Auswahl eines der Zellenarrays abhängig von Signalen vom
ersten und zweiten lokalen X-Decodierer.
Gemäß Fig. 5 ist die mit dem Hauptwortleitungstreiber 41
verbundene Hauptwortleitung über den ersten und zweiten lo
kalen Wortleitungstreiber 45 und 47 und das erste und zweite
Zellenarray 43 und 49 hinweg ausgebildet. Der erste lokale
Wortleitungstreiber 45 besteht aus einem logischen Gatter
55, um ein über die Hauptwortleitung empfangenes Signal vom
Hauptwortleitungstreiber 41 und ein Signal vom ersten loka
len X-Decodierer 51 einer logischen Operation zu unterzie
hen. Das Ausgangssignal des logischen Gatters 55, eines
NAND-Gatters, hängt unabhängig vom vom Hauptwortleitungs
treiber 41 gelieferten Signal von den Signalen vom ersten
und zweiten lokalen X-Decodierer 51 und 53 ab. Wenn z. B.
angenommen wird, dass vom Hauptwortleitungstreiber 41 ein
hohes Signal geliefert wird, wird das erste Zellenarray 43
ausgewählt, wenn das Signal vom ersten lokalen X-Decodierer
51 niedrig ist und das Signal vom zweiten lokalen X-Decodie
rer 53 hoch ist. Im Gegensatz hierzu, wird das zweite Zel
lenarray 49 ausgewählt, wenn das Signal vom ersten lokalen
X-Decodierer 51 hoch ist und das Signal vom zweiten lokalen
X-Decodierer 53 niedrig ist. Demgemäß hängt die Auswahl ent
weder des ersten oder zweiten Zellenarrays von den Signalen
vom ersten und zweiten lokalen X-Decodierer 51 und 53 ab.
Zur Veranschaulichung sind die Schaltungen zum Ansteuern des
Speichers, wie in den Fig. 4 und 5 dargestellt, nur teilwei
se dargestellt, und es existiert eine Anzahl erster und
zweiter lokaler Wortleitungstreiber 45 und 47, erster und
zweiter Zellenarrays 43 und 43a sowie erster und zweiter lo
kaler X-Decodierer 51 und 53.
Jedoch besteht bei der bekannten Schaltung zum Betreiben ei
nes nichtflüchtigen ferroelektrischen Speichers das Problem,
dass die zwei zur Auswahl entweder des linken oder rechten
Zellenarrays erforderlichen lokalen X-Decodierer eine große
Fläche belegen. Eine derartige große Fläche wirkt, selbst
wenn sie einhergehend mit dem Trend, die Packungsdichte zu
erhöhen, kleiner wird, als Grund für Verzögerungen, wodurch
die Zugriffsgeschwindigkeit fällt und die Ansteuerungsfunk
tion beeinträchtigt ist. Außerdem ist eine hohe Chipgröße
für den Bauteileinbau nicht günstig.
Der Erfindung liegt die Aufgabe zu Grunde, eine Schaltung
zum Betreiben eines nichtflüchtigen ferroelektrischen Spei
chers zu schaffen, die es ermöglicht, die Chipgröße zu mini
mieren und das Treibervermögen zu maximieren.
Diese Aufgabe ist durch die Schaltungen gemäß den beigefüg
ten unabhängigen Ansprüchen 1 und 9 gelöst.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in
der folgenden Beschreibung dargelegt und gehen teilweise aus
dieser hervor, ergeben sich aber andererseits auch beim Aus
üben der Erfindung. Die Aufgaben und andere Vorteile der Er
findung werden durch die Maßnahmen erzielt, wie sie speziell
in der Beschreibung, den Ansprüchen und den beigefügten
Zeichnungen dargelegt sind.
Es ist zu beachten, dass sowohl die vorstehende allgemeine
Beschreibung als auch die folgende detaillierte Beschreibung
beispielhaft und erläuternd für die beanspruchte Erfindung
sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der
Erfindung zu fördern, veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu,
deren Prinzipien zu erläutern.
Fig. 1 zeigt die Hystereseschleife eines üblichen ferroelek
trischen Materials;
Fig. 2 zeigt das System einer Einheitszelle eines bekannten
Speichers;
Fig. 3a und 3b sind zeitbezogene Diagramme für den Betrieb
des bekannten Speichers im Schreib- bzw. Lesemodus;
Fig. 4 ist ein Blockdiagramm eines bekannten Speichers;
Fig. 5 zeigt einen Teil von Fig. 4 im Detail;
Fig. 6 ist ein Schaltbild eines Speichers gemäß einem Aus
führungsbeispiel der Erfindung;
Fig. 7 zeigt ein System des Speichers des Ausführungsbei
spiels;
Fig. 8 ist ein zeitbezogenes Diagramm zum Erläutern des Be
triebs des Speichers des Ausführungsbeispiels;
Fig. 9 zeigt ein Blockdiagramm des Speichers des Ausfüh
rungsbeispiels;
Fig. 10a und 10b zeigen jeweils einen Teil des Speichers
des Ausführungsbeispiels im Detail;
Fig. 11 zeigt eine Einzelheit einer Einheit in jedem der
Blöcke in Fig. 9; und
Fig. 12 und 13 zeigen jeweils eine Schaltung zum Ansteuern
eines Speichers gemäß einem ersten bzw. zweiten bevorzugten
Ausführungsbeispiel der Erfindung.
Nun wird im Einzelnen auf bevorzugte Ausführungsformen der
Erfindung Bezug genommen, zu denen Beispiele in den beige
fügten Zeichnungen veranschaulicht sind. Fig. 6 zeigt das
Schaltungssystem eines Speichers gemäß einem Ausführungsbei
spiel der Erfindung.
Gemäß Fig. 6 ist eine Einheitszelle dieses Speichers mit
Folgendem versehen: einer ersten Teilwortleitung SWL1 und
einer zweiten Teilwortleitung SWL2, die voneinander beab
standet in Zeilenrichtung verlaufen; einer ersten Bitleitung
B/L1 und einer zweiten Bitleitung B/L2, die so ausgebildet
sind, dass sie die erste und zweite Teilwortleitung SWL1
und SWL2 schneiden; einem ersten Transistor T1, dessen Gate
mit der ersten Teilwortleitung SWL1 und dessen Drain mit der
ersten Bitleitung B/L1 verbunden ist; einem ersten ferro
elektrischen Kondensator FC1, der zwischen die Source des
ersten Transistors T1 und die zweite Teilwortleitung SWL2
geschaltet ist; einem zweiten Transistor T2, dessen Gate mit
der zweiten Teilwortleitung SWL2 und dessen Drain mit der
zweiten Bitleitung B/L2 verbunden ist; und einem zweiten
ferroelektrischen Kondensator FC2, der zwischen die Source
des zweiten Transistors T2 und die erste Teilwortleitung
SWL1 geschaltet ist.
Der Speicher gemäß Fig. 7 verfügt über eine Anzahl der oben
erläuterten Einheitszellen, wobei die Einheitszelle hin
sichtlich ihrer Struktur eine 2T/2C-Zelle und hinsichtlich
der Datenspeicherung eine 1T/1C-Zelle ist. Fig. 7 zeigt da
bei ein vereinfachtes Schaltungssystem eines erfindungsgemä
ßen Speichers.
Gemäß Fig. 7 ist dieser Speicher mit Folgendem versehen: ei
ner Anzahl von Teilwortleitungspaaren mit jeweils einer ers
ten und einer zweiten Teilwortleitung SWL1 und SWL2, die in
der Zeilenrichtung verlaufen; einer Anzahl von Paaren von
Bitleitungen B/L1 und B/L2, wobei jeweils zwei benachbarte
Bitleitungen so laufen, dass sie die Teilwortleitungspaare
schneiden; und einem Leseverstärker SA, der zwischen dem
Paar von Bitleitungen ausgebildet ist, um über dieses gelie
ferte Daten zu erfassen und diese an eine Datenleitung DL
oder eine inverse Datenleitung/DL zu liefern. Ferner exis
tieren eine Leseverstärker-Freigabeeinheit zum Liefern eines
Freigabesignals SEN zum Aktivieren der Leseverstärker SA so
wie ein Auswählschalter CS zum selektiven Schalten der Bit
leitungen und der Datenleitungen.
Nun wird die Funktion dieses Speichers unter Bezugnahme auf
das in Fig. 8 dargestellte Zeitdiagramm erläutert.
Gemäß Fig. 8 werden in einer Periode T0, die vor dem Akti
vieren der ersten und zweiten Teilwortleitung SWL1 und SWL2
auf H (hoch) liegt, alle Bitleitungen vorab auf einen Pegel
geladen. In einer Periode T1, in der sich sowohl die erste
als auch die zweite Teilwortleitung SWL1 und SWL2 auf H be
finden, wird ein Datenwert im ferroelektrischen Kondensator
an die Bitleitung übertragen, um deren Pegel zu ändern. In
diesem Fall findet im ferroelektrischen Kondensator, in dem
ein dem logischen Wert hoch entsprechender Datenwert gespei
chert ist, eine Zerstörung der Polarität des ferroelektri
schen Materials statt, die durch Anlegen elektrischer Felder
entgegengesetzter Polaritäten an die Bitleitung und die
Teilwortleitung verursacht ist, wodurch viel Strom fließt,
der in der Bitleitung eine hohe Spannung induziert. Im Ge
gensatz dazu findet in einem ferroelektrischen Kondensator,
in dem ein dem logischen Wert niedrig entsprechender Daten
wert gespeichert ist, keine Zerstörung der Polarität des
ferroelektrischen Materials statt, da an die Bitleitung und
die Teilwortleitung elektrische Felder derselben Polarität
angelegt werden, wodurch ein kleinerer Strom fließt, der in
der Bitleitung nur eine niedrige Spannung induziert. Wenn
diese Zellendaten entsprechend auf die Bitleitung geladen
sind, wird das Leseverstärker-Freigabesignal SEN zum Akti
vieren des Leseverstärkers auf hoch überführt, um den Pegel
der Bitleitung zu verstärken. Da der logische Datenwert H
in der Zelle mit zerstörtem Inhalt nicht wiederhergestellt
werden kann, wenn sich die erste und zweite Teilwortleitung
SWL1 und SWL2 auf hoch befinden, wird der logische Datenwert
H in folgenden Perioden T2 und T3 wieder hergestellt. Dabei
wird in der Periode T2 der zweite Transistor T2 eingeschal
tet, wenn die erste Teilwortleitung SWL1 auf niedrig über
führt wird und die zweite Teilwortleitung auf hoch gehalten
wird. In diesem Fall wird, wenn die Bitleitung hoch ist, der
hohe Datenwert an eine Elektrode des zweiten ferroelektri
schen Kondensators FC2 übertragen, um zwischen dem niedrigen
Zustand der ersten Teilwortleitung SWL1 und dem hohen Pegel
der Bitleitung den logischen Wert 1 wieder herzustellen. In
der Periode T3, in der die erste Teilwortleitung SWL1 erneut
auf hoch überführt wird und die zweite Teilwortleitung SWL2
auf niedrig überführt wird, wird der erste Transistor T1
eingeschaltet. In diesem Fall wird, wenn die Bitleitung hoch
ist, der hohe Datenwert an eine Elektrode des ersten ferro
elektrischen Kondensators FC1 übertragen, um zwischen den
hohen Pegeln der zweiten Teilwortleitung SWL2 den logischen
Zustand 1 wieder herzustellen.
Nun wird die oben genannte erfindungsgemäße Schaltung zum
Betreiben eines Speichers detaillierter erläutert. Fig. 9
zeigt dazu ein Blockdiagramm des Speichers.
Gemäß Fig. 9 ist dieser Speicher mit Folgendem versehen: ei
nem Hauptwortleitungstreiber 91; einer ersten Zellenarray
einheit 93 auf einer Seite des Hauptwortleitungstreibers 91
mit einer Anzahl von Zellenarrays; einer ersten lokalen
Wortleitungstreibereinheit 95, die auf einer Seite der ers
ten Zellenarrayeinheit 93 ausgebildet ist und über eine An
zahl lokaler Wortleitungstreiber verfügt; einer zweiten lo
kalen Wortleitungstreibereinheit 97, die auf einer Seite
der ersten lokalen Wortleitungstreibereinheit 95 ausgebildet
ist und über eine Anzahl lokaler Wortleitungstreiber ver
fügt; einer zweiten Zellenarrayeinheit 99, die auf einer
Seite der zweiten lokalen Wortleitungstreibereinheit 97 aus
gebildet ist und über eine Anzahl von Zellenarrays verfügt;
und einer lokalen X-Decodierereinheit 101, die über (oder
unter) der ersten und zweiten lokalen Wortleitungstreiber
einheit 95 und 97 ausgebildet ist. Der Hauptwortleitungs
treiber 91 liefert ein erstes und zweites Steuersignal zum
Aktivieren der ersten oder zweiten Wortleitungstreiberein
heit 95 oder 97 sowie ein drittes und ein viertes Steuersig
nal zum Deaktivieren der anderen. Das erste und zweite Steu
ersignal, die aktivieren, können R1 oder R2 oder L1 oder L2
sein. Das heißt, dass dann, wenn R1 und R2 das erste und
zweite Steuersignal sind, L1 und L2 das dritte und vierte
Steuersignal sind, während im Gegensatz hierzu dann, wenn
die Signale L1 und L2 das erste und zweite Steuersignal
sind, R1 und R2 das dritte und vierte Steuersignal sind.
Wenn das erste und zweite Steuersignal R1 bzw. R2 sind, wird
die zweite lokale Wortleitungstreibereinheit 97 aktiviert,
und wenn das erste und zweite Steuersignal L1 bzw. L2 sind,
wird die erste lokale Wortleitungstreibereinheit 95 akti
viert. Das erste und zweite Steuersignal weisen entgegenge
setzte Phasen auf. Sowohl die erste als auch zweite Zellen
arrayeinheit 93 und 94 beinhalten Zellenarrays mit jeweils
einer Anzahl von Einheitszellen mit jeweils zwei Transisto
ren und zwei ferroelektrischen Kondensatoren. Eine Einheits
zelle ist mit Folgendem versehen: einer ersten und einer
zweiten Teilwortleitung SWL1 und SWL2, die in einer Richtung
beabstandet voneinander verlaufen; einer ersten und zweiten
Bitleitung B/L1 und B/L2, die in einer die erste und zweite
Teilwortleitung schneidenden Richtung beabstandet voneinan
der verlaufen; einem ersten Transistor T1, dessen Drain mit
der ersten Bitleitung und dessen Gate mit der ersten Teil
wortleitung verbunden ist; einem ersten ferroelektrischen
Kondensator FC1, der zwischen der Source des ersten Transis
tors und der zweiten Teilwortleitung ausgebildet ist; einem
zweiten Transistor T2, dessen Drain mit der zweiten Bitlei
tung und dessen Gate mit der zweiten Teilwortleitung verbun
den ist; und einem zweiten ferroelektrischen Kondensator
FC2, der zwischen der Source des zweiten Transistors und der
ersten Teilwortleitung ausgebildet ist. Eine lokale X-Deco
diereinheit 101 liefert den Teilwortleitungen entsprechende
Steuersignale, die auch an die erste und zweite lokale Wort
leitungstreibereinheit 95 und 97 geliefert werden. Der
Hauptwortleitungstreiber 91 liefert ein Steuersignal zum
Steuern der ersten oder zweiten lokalen Wortleitungstreiber
einheit 95 oder 97. Der Hauptwortleitungstreiber 91 liefert
ein Steuersignal zum Auswählen entweder der ersten oder der
zweiten lokalen Wortleitungstreibereinheit. Der durch das
Steuersignal ausgewählte lokale Wortleitungstreiber wird ak
tiviert, um vom lokalen X-Decodierer ein Freigabesignal an
ein gewünschtes Teilwortleitungspaar zu liefern.
Gemäß Fig. 10a, die Details zum Teil A in Fig. 9 zeigt, sind
folgende Bauteile vorhanden: ein erstes Schaltbauteil 10_1
und 10_2 zum Schalten eines ersten Steuersignals L1, eines
Freigabesignals vom Hauptwortleitungstreiber; zweite Schalt
bauteile 11_1 und 11_2, die vom über die ersten Schaltbau
teile gelieferten ersten Steuersignal L1 gesteuert werden,
um Signale G1 und G2 vom lokalen X-Decodierer zu schalten;
und dritte Schaltbauteile 12_1 und 12_2, die vom zweiten
Steuersignal L2 gesteuert werden, um die Signale G1 und G2
vom lokalen X-Decodierer, wie über die zweiten Schaltbautei
le 11_1 und 11_2 empfangen, an die erste und zweite Teil
wortleitung SWL1_L1 und SWL2_L2 zu liefern. Die ersten,
zweiten und dritten Schaltbauteile sind alle NMOS-Transisto
ren. Das erste Steuersignal L1 und das zweite Steuersignal
L2, d. h. die Freigabesignale für die lokalen Wortleitungs
treiber vom Hautwortleitungstreiber, weisen entgegengesetzte
Polaritäten auf.
Nun wird der Betrieb des in Fig. 10a dargestellten lokalen
Wortleitungstreibers erläutert.
Im aktivierten Zustand befindet sich das erste Steuersignal
L1 auf hohem Pegel und das zweite Steuersignal L2 befinden
sich auf niedrigem Pegel. Im deaktivierten Zustand befindet
sich das erste Steuersignal L1 auf niedrigem Pegel und das
zweite Steuersignal L2 befindet sich auf hohem Pegel. Wenn
die Signale vom lokalen X-Decodierer 101 aktiviert sind, be
findet sich das Signal G1 auf hohem Pegel, und wenn sich das
Signal L2 auf niedrigem Pegel befindet, während sich das
Signal L1 auf hohem Pegel befindet, wird die erste Teilwort
leitung SWL1_L1 auf den hohen Pegel aktiviert.
Die erste Teilwortleitung SWL1_L1 kann durch zwei Verfahren
auf den niedrigen Pegel deaktiviert werden. Das erste Ver
fahren betrifft den Fall, dass sich das Signal G1 auf nie
drigem Pegel befindet, während sich das Signal L1 auf hohem
Pegel und das Signal L2 auf niedrigem Pegel befinden, und
das zweite Verfahren betrifft den Fall, dass die erste Teil
wortleitung SWL1_L1 ohne Vorbedingungen auf den niedrigen
Pegel deaktiviert ist, also unabhängig vom Signal G1, wäh
rend sich das Signal L1 auf niedrigem Pegel und das Signal
L2 auf hohem Pegel befinden. Indessen ist die zweite Teil
wortleitung SWL2_L1 auf den hohen Pegel aktiviert, wenn die
Signale vom lokalen X-Decodierer 101 aktiviert sind, wenn
sich das Signal L2 auf niedrigem Pegel befindet, während
sich das Signal G2 auf hohem Pegel befindet und sich aus
Signal L1 auf hohem Pegel befindet. Die zweite Teilwortlei
tung kann durch zwei Verfahren deaktiviert werden, nämlich
ein erstes Verfahren, bei dem sich das Signal G2 auf niedri
gem Pegel befindet, während sich das Signal L1 auf hohem Pe
gel und das Signal L2 auf niedrigem Pegel befinden, und ei
nem zweiten Verfahren, wenn die zweite Teilwortleitung ohne
Vorbedingungen, unabhängig vom Signal G2, in einem Zustand
deaktiviert wird, in dem sich das Signal L1 auf niedrigem
und das Signal L2 auf hohem Pegel befinden.
Nun wird unter Bezugnahme auf die Fig. 9 und 10a ein Prinzip
zum Auswählen der Zellenarrayeinheiten mittels L1 und L2 er
läutert.
Selbst wenn G1 und G2, Signale vom lokalen X-Decodierer 101,
gemeinsam an die erste und zweite lokale Wortleitungstrei
bereinheit 95 und 97 geliefert werden, wird abhängig vom
ersten, zweiten, dritten und vierten Steuersignal nur die
erste oder zweite lokale Wortleitungstreibereinheit 95 oder
97 bestimmt. Wie erläutert, sind das erste und zweite Steu
ersignal Freigabesignale zum Aktivieren des ersten oder
zweiten lokalen Wortleitungstreibers 95 oder 97, und das
dritte und vierte Steuersignal sind Signale zum Deaktivieren
des anderen. Daher wird die erste lokale Wortleitungstrei
bereinheit ausgewählt, wenn die Signale L1 und L2 das erste
und zweite Steuersignal sind. Anders gesagt, werden, wenn
es beabsichtigt ist, irgendeine Einheitszelle in der ersten
Zellenarrayeinheit 93 auszuwählen, L1 und L2 in den akti
vierten Zustand gebracht, während R1 und R2 in den deakt
vierten Zustand gebracht werden, um die erste lokale Wort
leitungstreibereinheit 95 in den aktivierten Zustand zu
bringen. Das heißt, dass das Signal R1 auf den niedrigen Pe
gel gebracht werden sollte und das Signal R2 auf den hohen
Pegel gebracht werden sollte, während sich das Signal L1 auf
hohem Pegel und das Signal L2 auf niedrigem Pegel befinden.
Fig. 10b veranschaulicht einen lokalen Wortleitungstreiber
im Zustand, in dem R1 und R2 aktiviert sind.
Gemäß Fig. 10b ist der lokale Wortleitungstreiber mit fol
gendem versehen: ersten Schaltbauteilen 10_1 und 10_2 zum
Schalten des ersten Steuersignals R1 vom Hauptwortleitungs
treiber zum Aktivieren des lokalen Wortleitungstreibers;
zweiten Schaltbauteilen 11_1 und 11_2, die vom über die ers
ten Schaltbauteile empfangenen ersten Steuersignal R1 ge
steuert werden, um die Signale G1 und G2 vom lokalen X-Deco
dierer selektiv zu schalten; und dritte Schaltbauteile 12_1
und 12_2, die vom zweiten Steuersignal R2 gesteuert werden,
um die Signale G1 und G2 vom lokalen X-Decodierer, wie über
die zweiten Schaltbauteile 11_1 und 11_2 empfangen, an die
erste und zweite Teilwortleitung SWL1_R1 und SWL2_R1 zu lie
fern. Die ersten, zweiten und dritten Schaltbauteile sind
alle NMOS-Transistoren.
Nun wird die Funktion des vorstehend genannten lokalen Wort
leitungstreibers erläutert.
Wenn das erste Steuersignal R1 aktiviert ist, befindet es
sich auf hohem Pegel, und das zweite Steuersignal R2 befin
det sich auf niedrigem Pegel. Wenn das erste Steuersignal R1
deaktiviert ist, befindet es sich auf niedrigem Pegel, und
das zweite Steuersignal R2 befindet sich auf hohem Pegel.
Wenn der aktivierte Zustand vorliegt und sich das Signal R2
auf niedrigem Pegel befindet, während sich das Signal G1 un
ter den Signalen vom lokalen X-Decodierer 101 auf dem hohen
Pegel befindet und sich auch das Signal R1 auf dem hohen Pe
gel befindet, wird die erste Teilwortleitung SWL1_R1 auf den
hohen Pegel aktiviert. Die erste Teilwortleitung SWL1_R2
kann gemäß zwei Verfahren auf den niedrigen Pegel deakti
viert werden, nämlich ein erstes Verfahren, wenn sich das
Signal G1 auf dem niedrigen Pegel befindet, während sich das
Signal R2 auf dem hohen Pegel und das Signal R2 auf dem nie
drigen Pegel befinden, und ein zweites Verfahren, wenn die
erste Teilwortleitung SWL1_R1 ohne jede Vorbedingung, unab
hängig vom Signal G1, deaktiviert wird, während sich das
Signal R1 auf niedrigem Pegel und das Signal R2 auf hohem
Pegel befinden. Indessen wird die zweite Teilwortleitung
SWL2_R1 auf den hohen Pegel aktiviert, wenn der aktivierte
Zustand vorliegt und sich das Signal R2 auf niedrigem Pegel
befindet, während sich das Signal G2 unter den Signalen vom
lokalen X-Decodierer 101 auf dem hohen Pegel und auch das
Signal R1 auf dem hohen Pegel befinden. Die zweite Teilwort
leitung kann gemäß zwei Verfahren deaktiviert werden, näm
lich gemäß einem ersten Verfahren, wenn sich das Signal G2
auf niedrigem Pegel befindet, während sich das Signal R1 auf
hohem Pegel und das Signal R2 auf niedrigem Pegel befinden,
und einem zweiten Verfahren, wenn die zweite Teilwortleitung
ohne jede Vorbedingung, unabhängig vom Signal G2, in einem
Zustand deaktiviert wird, in dem sich das Signal R1 auf nie
drigem Pegel und das Signal R2 auf hohem Pegel befinden.
Nun wird unter Bezugnahme auf die Fig. 9 und 10b ein Prinzip
zum Auswählen der Zellenarrayeinheiten durch R1 und R2 er
läutert.
Selbst wenn die Signale G1 und G2 vom lokalen X-Decodierer
101 gemeinsam an die erste und zweite lokale Wortleitungs
treibereinheit 95 und 97 geliefert werden, wird abhängig vom
ersten, zweiten, dritten und vierten Steuersignal nur die
erste oder zweite lokale Wortleitungstreibereinheit 95 oder
97 ausgewählt. Wie erläutert, sind das erste und zweite
Steuersignal vom Hauptwortleitungstreiber 91 Freigabesignale
zum Aktivieren des ersten oder zweiten lokalen Wortleitungs
treibers 95 oder 97, und das dritte und vierte Steuersignal
sind Signale zum Deaktivieren des anderen. Daher wird die
zweite lokale Wortleitungstreibereinheit ausgewählt, wenn
die Signale R1 und R2 das erste und zweite Steuersignal
sind. Anders gesagt, werden, wenn es beabsichtigt ist, ir
gendeine Einheitszelle in der zweiten Zellenarrayeinheit 99
auszuwählen, die Signale R1 und R2 in den aktivierten Zu
stand gebracht, und die Signale L1 und L2 werden in den de
aktivierten Zustand gebracht. Das heißt, dass das Signal L1
auf den niedrigen Pegel und das Signal L2 auf den hohen Pe
gel gebracht werden sollten, während sich das Signal R1 auf
hohem Pegel und das Signal R2 auf niedrigem Pegel befinden.
Zur Veranschaulichung zeigt Fig. 11 nur einzelne der mehre
ren Zellenarrays 93_1, 93_2, 93_3, . . ., 93n und der mehreren
lokalen Wortleitungstreiber 95_1, 95_2, 95_3, . . ., 95n sowie
97_1, 97_2, 97_3, . . ., 97n in der ersten und zweiten Zellen
arrayeinheit und der ersten und zweiten lokalen Wortlei
tungstreibereinheit. Daraus ist erkennbar, dass die erfin
dungsgemäße Schaltung zum Betreiben eines Speichers mit ei
ner Anzahl von Zellenarray und lokalen Wortleitungstreibern,
wie in Fig. 11 dargestellt, versehen ist, um Zellenarrayein
heiten und lokale Wortleitungstreibereinheiten zu bilden.
Nun wird eine Schaltung zum Betreiben eines Speichers gemäß
einem bevorzugten Ausführungsbeispiel der Erfindung unter
Bezugnahme auf Fig. 12 erläutert, die den Fall veranschau
licht, dass jedes Zellenarray mit zwei Paaren von Teilwort
leitungen verbunden ist.
Gemäß Fig. 12 ist diese Schaltung mit Folgendem versehen:
einer ersten Zellenarrayeinheit 93 mit einer Anzahl von Zel
lenarrays 93_1, 93_2, . . ., 93_n; einer zweiten Zellenarray
einheit 99 mit einer Anzahl von Zellenarrays 99_1, 99_2, . . .,
99_n; einer ersten lokalen Wortleitungstreibereinheit 95,
die auf einer Seite der ersten Zellenarrayeinheit 93 ausge
bildet ist und über eine Anzahl lokaler Wortleitungstreiber
95_1, 95_2, . . ., 95_n entsprechend jedem Zellenarray in der
ersten Zellenarrayeinheit 93 verfügt; einer zweiten lokalen
Wortleitungstreibereinheit 97 mit einer Anzahl lokaler Wort
leitungstreiber 97_1, 97_2, . . ., 97_n entsprechend jedem
Zellenarray in der zweiten Zellenarrayeinheit 99, mit Aus
bildung auf einer Seite der ersten lokalen Wortleitungstrei
bereinheit 95; einer Hauptwortleitungstreibereinheit 91 zum
Liefern eines Freigabesignals zum Aktivieren eines beliebi
gen der Anzahl lokaler Wortleitungstreiber in der ersten lo
kalen Wortleitungstreibereinheit 95 und der zweiten lokalen
Wortleitungstreibereinheit 97 sowie eines Deaktivierungssig
nals zum Deaktivieren des Rests der lokalen Wortleitungs
treiber; und einer lokalen X-Decodiereinheit 101 zum Liefern
eines Freigabesignals gemeinsam an die erste und zweite lo
kale Wortleitungstreibereinheit 95 und 97 und von dort an
die relevante Teilwortleitung über den aktivierten lokalen
Wortleitungstreiber.
Nun wird die Funktion dieser Schaltung erläutert.
Um irgendeine Zelle in der Anzahl von Zellenarrays in der
ersten und zweiten Zellenarrayeinheit 93 und 99 auszuwählen,
sollte der mit der relevanten Zelle verbundene lokale Wort
leitungstreiber ausgewählt werden. Demgemäß liefert die
Hauptwortleitungstreibereinheit 91 das erste bis vierte
Steuersignal zum Aktivieren des lokalen Wortleitungstrei
bers, der mit der Zelle verbunden ist, die ausgewählt werden
soll. Zum Beispiel liefert gemäß Fig. 12, um das zweite
Teilwortleitungspaar SWL1_L2 und SWL2_L2 im ersten Zellenar
ray 93_1 in der ersten Zellenarrayeinheit 93 zu aktivieren,
die Hauptwortleitungstreibereinheit 91 das erste Steuersig
nal L1 auf hohem Pegel und das zweite Steuersignal L2 auf
niedrigem Pegel sowie das dritte Steuersignal R1 auf niedri
gem Pegel oder das vierte Steuersignal R2 auf hohem Pegel,
um die zweite lokale Wortleitungstreibereinheit 97 zu deak
tivieren. Der Grund, weswegen die zweite lokale Wortlei
tungstreibereinheit in den deaktivierten Zustand gebracht
wird, wurde bereits erläutert. Indessen wird der erste loka
le Wortleitungstreiber 95_1 in der ersten lokalen Wortlei
tungstreibereinheit 95 durch das erste und zweite Steuersig
nal vom Hauptwortleitungstreiber 91 aktiviert. In diesem
Fall wird der Rest der lokalen Wortleitungstreiber 95_2,
95_3, . . ., 95_n mit Ausnahme des ersten lokalen Wortleitungs
treibers 95_1 deaktiviert. Da die ersten Schaltbauteile
10_1, 10_2, 10_3, 10_4 im ersten lokalen Wortleitungstreiber
95_1 durch die Versorgungsspannung Vcc immer eingeschaltet
gehalten werden, wird das erste Steuersignal L1 auf hohem
Pegel über die ersten Schaltbauteile an die Gates der zwei
ten Schaltbauteile 11_1, 11_2, 11_3 und 11_4 geliefert. Dem
gemäß werden diese zweiten Schaltbauteile alle eingeschal
tet, während alle dritten Schaltbauteile 13_1, 13_2, 13_3
und 13_4 durch das zweite Steuersignal L2 ausgeschaltet wer
den. In diesem Fall liefert die lokale X-Decodiereinheit 101
Signale G1-Gn, die gemeinsam an die erste und zweite loka
le Wortleitungstreibereinheit 95 und 97 geliefert werden.
Nun werden, während sich der erste lokale Wortleitungstrei
ber 95 1 in der ersten lokalen Wortleitungstreibereinheit 95
im aktivierten Zustand befindet, die Signale G1 und G2 an
das erste Teilwortleitungspaar SWL1_L1 und SWL2_L1 für das
mit dem lokalen Wortleitungstreiber 95_1 verbundene Zellen
array 93_1 geliefert, und die Signale G3 und G4 werden an
das zweite Teilwortleitungspaar geliefert. Das heißt, dass
das Signal G1 vom lokalen X-Decodierer 101 über das erste
Schaltbauteil 11l unter den ersten Schaltbauteilen an die
erste Teilwortleitung SWL1_L1 geliefert wird und das Signal
G2 über das zweite Schaltbauteil 11_2 unter den zweiten
Schaltbauteilen an die zweite Teilwortleitung SWL2_L1 gelie
fert wird. Außerdem wird das Signal G3 vom lokalen X-Deco
dierer 101 über das dritte Schaltbauteil 11_3 unter den
dritten Schaltbauteilen an die erste Teilwortleitung SWL1_L2
geliefert, und das Signal G4 wird über das dritte Schaltbau
teil 11_3 an die zweite Teilwortleitung SWL2_L2 geliefert.
In diesem Fall wird das erste Teilwortleitungspaar SWL1_L1
und SWL2_L1 deaktiviert, da die lokale X-Decodiereinheit 101
nur die Signale G3 und G4 unter den Signalen G1-Gn als
Freigabesignale liefert, während sie den Rest der Signale
als Deaktivierungssignale liefert. Im Gegensatz hierzu wird
nur das zweite Teilwortleitungspaar SWL1_L2 und SWL2_L2 in
den aktivierten Zustand gebracht, da die Signale G3 und G4
diesem zweiten Teilwortleitungspaar als Freigabesignale zu
geführt werden. Indessen werden zwar die Signale G3 und G4
auch an den ersten lokalen Wortleitungstreiber 97_1 in der
zweiten lokalen Wortleitungstreibereinheit 97 geliefert, je
doch werden sie nicht mehr an das erste Zellenarray 99_1 in
der zweiten Zellenarrayeinheit 99 geliefert, da sich der lo
kale Wortleitungstreiber 97_1 im deaktivierten Zustand be
findet. So ist ersichtlich, dass, obwohl sich der erste
Wortleitungstreiber 95_1 im aktivierten Zustand befindet,
das Freigabesignal nur an das Teilwortleitungspaar einer
Zelle geliefert wird, die ausgewählt werden soll, während
das Deaktivierungssignal an den Rest der Teilwortleitungs
paare geliefert wird.
Fig. 13 zeigt eine Schaltung zum Betreiben eines Speichers
gemäß einem zweiten bevorzugten Ausführungsbeispiel der Er
findung. Das Zellenarray in Fig. 12 verfügt über zwei Paare
von Teilwortleitungen, während dasjenige in Fig. 13 über
vier Paare von Teilwortleitungen verfügt. Aus den Zellenar
rays in den Fig. 12 und 13 ist es ersichtlich, dass die An
zahl von Schaltbauteilen im lokalen Wortleitungstreiber ab
hängig von der Anzahl der Paare der Teilwortleitungen vari
iert. Wie es aus den Fig. 10a, 10b, 12 und 13 ersichtlich
ist, ist, wenn die Anzahl der Teilwortleitungspaare N (N =
1, 2, 3, . . .) ist, die Anzahl der Steuersignalen von der lo
kalen X-Decodiereinheit 101 2N.
Wie erläutert, weist die erfindungsgemäße Schaltung zum Be
treiben eines nichtflüchtigen ferroelektrischen Speichers
die folgenden Vorteile auf:
- - die Auswahl linker oder rechter Zellenarrayeinheiten durch ein Steuersignal vom Wortleitungstreiber ermöglicht es, nur eine lokale X-Decodiereinheit bereitzustellen, wodurch die Chipgröße minimiert werden kann, da die durch die lokale X- Decodiereinheit belegte Fläche minimiert ist.
- - Die Verbesserung des Ansteuervermögens der Treiberschal tung abhängig von der Fläche ermöglicht schnellen Zugriff, und die die Teilwortleitungen ansteuernden lokalen Wortlei tungstreiber bestehen nur aus NMOS-Transistoren, wodurch Übertragungseigenschaften erzielbar sind, die unter keinem Vtn-Spannungsabfall leiden.
Claims (19)
1. Schaltung zum Betreiben eines nichtflüchtigen ferro
elektrischen Speichers, mit:
- - einer ersten Zellenarrayeinheit (93) und einer zweiten Zellenarrayeinheit (99) mit jeweils einer Anzahl von Zellen arrays;
- - einer ersten lokalen Wortleitungstreibereinheit (95) mit einer Anzahl lokaler Wortleitungstreiber, die auf einer Sei te der ersten Zellenarrayeinheit ausgebildet sind, um Signa le zum Ansteuern beliebiger der Zellen in der ersten Zellen arrayeinheit zu liefern;
- - einer zweiten lokalen Wortleitungstreibereinheit (97) mit einer Anzahl lokaler Wortleitungstreiber, die auf einer Sei te der ersten lokalen Wortleitungstreibereinheit ausgebildet sind, um Signale zum Ansteuern beliebiger der Zellen in der zweiten Zellenarrayeinheit zu liefern;
- - einem Hauptwortleitungstreiber (91) zum Liefern eines Steuersignals zum Aktivieren entweder der ersten oder der zweiten Wortleitungstreibereinheit; und
- - einer lokalen X-Decodiereinheit (101) zum Liefern von Steuersignalen, die entsprechend bestimmten Zellen der ers ten und zweiten lokalen Wortleitungstreibereinheit an eine erste und eine zweite Teilwortleitung zu liefern sind.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass
eine Zelle Folgendes aufweist:
- - eine erste und eine zweite Teilwortleitung, die in einer Richtung mit festem Intervall ausgebildet sind;
- - eine erste und eine zweite Bitleitung (B/L1, B/L2), die in einer die erste und zweite Teilwortleitung schneidenden Richtung mit festem Intervall ausgebildet sind;
- - einen ersten Transistor (T1), dessen Drain mit der ersten Bitleitung und dessen Gate mit der ersten Teilwortleitung verbunden ist;
- - einen ersten ferroelektrischen Kondensator (FC1), der zwi schen der Source des ersten Transistors und der zweiten Teilwortleitung ausgebildet ist;
- - einen zweiten Transistor (T2), dessen Drain mit der zwei ten Bitleitung und dessen Gate mit der zweiten Teilwortlei tung verbunden ist; und
- - einen zweiten ferroelektrischen Kondensator (FC2), der zwischen der Source des zweiten Transistors und der ersten Teilwortleitung ausgebildet ist.
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass
der Hauptwortleitungstreiber (91) ein erstes und ein zweites
Steuersignal (L1, L2) zum Aktivieren des ersten oder zweiten
lokalen Wortleitungstreibers sowie ein drittes und viertes
Steuersignal (R1, R2) zum Deaktivieren des anderen dieser
Wortleitungstreiber liefert.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass
das erste und zweite Steuersignal (L1, L2) zum Aktivieren
des ersten oder zweiten lokalen Wortleitungstreibers entge
gengesetzte Phasen aufweisen.
5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass
dann, wenn das erste und zweite Steuersignal (L1, L2) an die
erste lokale Wortleitungstreibereinheit (95) geliefert wer
den, das dritte und vierte Steuersignal (R1, R2) an die
zweite lokale Wortleitungstreibereinheit (97) geliefert wer
den, während dann, wenn das erste und zweite Steuersignal an
die zweite lokale Wortleitungstreibereinheit geliefert wer
den, das dritte und vierte Steuersignal an die erste lokale
Wortleitungstreibereinheit geliefert werden.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass
jeder der mehreren lokalen Wortleitungstreiber in der ersten
und zweiten lokalen Wortleitungstreibereinheit (95, 97), de
nen das erste und zweite Steuersignal (L1, L2) zugeführt
werden, Folgendes aufweist:
- - erste Schaltbauteile (10) zum Schalten des ersten Steuer signals unter Freigabesignalen vom Hauptwortleitungstreiber (91);
- - zweite Schaltbauteile (11), die vom durch die ersten Schaltbauteile durchgelassenen ersten Steuersignal gesteuert werden, um ein Ansteuerungssignal vom lokalen X-Decodierer (101) zu schalten; und
- - dritte Schaltbauteile (12), die vom zweiten Steuersignal (L2) unter den Freigabesignalen gesteuert werden, um ein An steuerungssignal selektiv an die relevante Teilwortleitung zu liefern.
7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass
die Schaltbauteile (10, 11, 12) NMOS-Transistoren sind.
8. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass
jeder der mehreren lokalen Wortleitungstreiber in der ersten
und zweiten lokalen Wortleitungstreibereinheit (95, 97) ein
Ansteuersignal an die mehreren Teilwortleitungspaare lie
fert.
9. Schaltung zum Betreiben eines nichtflüchtigen ferro
elektrischen Speichers, mit:
- - einer ersten Zellenarrayeinheit (93) und einer zweiten Zellenarrayeinheit (99) mit jeweils einer Anzahl von Zellen arrays, von denen jedes eine Anzahl n von Teilwortleitungs paaren in einer Richtung, eine Anzahl m von Bitleitungen (B/L1, B/L2) in einer die Teilwortleitungspaare schneidenden Richtung sowie eine Zelle mit einem Transistor (T1) und ei nem ferroelektrischen Kondensator (FC1) am Schnittpunkt je der Bitleitung und jedes Teilwortleitungspaars aufweist;
- - einer ersten lokalen Wortleitungstreibereinheit (95) auf einer Seite der ersten Zellenarrayeinheit zum Liefern eines Ansteuersignals zum Ansteuern eines Paars der Anzahl n von Teilwortleitungspaaren;
- - einer zweiten lokalen Wortleitungstreibereinheit (99), die auf einer Seite der ersten lokalen Wortleitungstreiberein heit ausgebildet ist, um ein Ansteuersignal zum Ansteuern eines Paars der Anzahl n von Teilwortleitungspaaren in der zweiten Zellenarrayeinheit zu liefern;
- - einem Hauptwortleitungstreiber (91) zum Liefern eines Steuersignals (L1, L2, R1, R2) zum Aktivieren der ersten oder zweiten Wortleitungstreibereinheit und zum Deaktivieren der anderen dieser Einheiten; und
- - einer lokalen X-Decodiereinheit (101) zum Liefern von An steuersignalen, die an die Anzahl n von Teilwortleitungspaa ren zu liefern sind, in gemeinsamer Weise an die erste und zweite lokale Wortleitungstreibereinheit, wobei einige der Ansteuersignale zum Ansteuern ausgewählter Zellen in akti viertem Zustand geliefert werden.
10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass
eine Zelle Folgendes aufweist:
- - eine erste und eine zweite Teilwortleitung, die in einer Richtung mit festem Intervall ausgebildet sind;
- - eine erste und eine zweite Bitleitung (B/L1, B/L2), die in einer die erste und zweite Teilwortleitung schneidenden Richtung mit festem Intervall ausgebildet sind;
- - einen ersten Transistor (T1), dessen Drain mit der ersten Bitleitung und dessen Gate mit der ersten Teilwortleitung verbunden ist;
- - einen ersten ferroelektrischen Kondensator (FC1), der zwi schen der Source des ersten Transistors und der zweiten Teilwortleitung ausgebildet ist;
- - einen zweiten Transistor (T2), dessen Drain mit der zwei ten Bitleitung und dessen Gate mit der zweiten Teilwortlei tung verbunden ist; und
- - einen zweiten ferroelektrischen Kondensator (FC2), der zwischen der Source des zweiten Transistors und der ersten Teilwortleitung ausgebildet ist.
11. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass
dann, wenn die Anzahl N (N = 1, 2, 3, . . .) von Teilwortlei
tungspaaren vorliegt, die Anzahl 2N von Steuersignalen von
der lokalen X-Decodiereinheit (101) geliefert wird.
12. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass
die erste und zweite Zellenarrayeinheit (93, 99) jeweils ei
ne Anzahl von Zellenarrays enthalten.
13. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass
die erste und zweite lokale Wortleitungstreibereinheit (95,
97) jeweils eine Anzahl lokaler Wortleitungstreiber entspre
chend den Zellenarrays enthalten.
14. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass
der Hauptwortleitungstreiber (91) ein erstes und ein zweites
Steuersignal (L1, L2) zum Aktivieren des ersten oder zweiten
lokalen Wortleitungstreibers sowie ein drittes und viertes
Steuersignal (R1, R2) zum Deaktivieren des anderen dieser
Wortleitungstreiber liefert.
15. Schaltung nach Anspruch 14, dadurch gekennzeichnet,
dass das erste und zweite Steuersignal (L1, L2) zum Aktivie
ren des ersten oder zweiten lokalen Wortleitungstreibers
entgegengesetzte Phasen aufweisen.
16. Schaltung nach Anspruch 14, dadurch gekennzeichnet,
dass dann, wenn das erste und zweite Steuersignal (L1, L2)
an die erste lokale Wortleitungstreibereinheit (95) gelie
fert werden, das dritte und vierte Steuersignal (R1, R2) an
die zweite lokale Wortleitungstreibereinheit (97) geliefert
werden, während dann, wenn das erste und zweite Steuersignal
an die zweite lokale Wortleitungstreibereinheit geliefert
werden, das dritte und vierte Steuersignal an die erste lo
kale Wortleitungstreibereinheit geliefert werden.
17. Schaltung nach Anspruch 14, dadurch gekennzeichnet,
dass sowohl die erste als auch die zweite lokale Wortlei
tungstreibereinheit (95, 97), denen das erste und zweite
Steuersignal (L1, L2) zugeführt werden, Folgendes aufweisen:
- - erste Schaltbauteile (10), die entsprechend den Teilwort leitungen ausgebildet sind, um das erste Steuersignal unter Freigabesignalen vom Hauptwortleitungstreiber (91) zu schal ten;
- - zweite Schaltbauteile (11), die vom durch die ersten Schaltbauteile durchgelassenen ersten Steuersignal gesteuert werden, um ein Ansteuersignal von der lokalen X-Decodierein heit (101) zu steuern; und
- - dritte Schaltbauteile (12), die vom zweiten Steuersignal (L2) unter den Freigabesignalen gesteuert werden, um durch die zweiten Schaltbauteile durchgelassene Ansteuersignale selektiv an eine relevante Teilwortleitung zu liefern.
18. Schaltung nach Anspruch 17, dadurch gekennzeichnet,
dass die Schaltbauteile (10, 11, 12) Transistoren sind.
19. Schaltung nach Anspruch 18, dadurch gekennzeichnet,
dass die Transistoren NMOS-Transistoren sind.
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