DE19806999A1 - Halbleiterspeicherelement und Verfahren zum Ausgeben von in Speicherzellen gespeicherten Daten - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf ein Halbleiterspeicherelement und ein Verfahren zum Ausgeben von in Speicherzellen gespeicherten Daten und insbesondere auf ein Halbleiterspeicherelement und ein Verfahren zum Ausgeben von in Speicherzellen gespeicherten Daten mit einer ge­ steigerten Datenausgabegeschwindigkeit.

In einem Computersystem oder einem anderen Programmtreiber­ system werden verschiedene Typen von Halbleiterspeicherele­ menten verwendet. Übliche Speicherelemente umfassen einen DRAM (DRAM = dynamic random access memory = dynamischer Speicher mit wahlfreiem Zugriff) und einen SRAM (SRAM = sta­ tic random access memory = statischer Speicher mit wahlfrei­ em Zugriff). Ein SRAM ist sehr schnell, jedoch aufgrund sei­ nes niedrigen Integrationsgrades teuer. Folglich werden bei Personalcomputern, bei denen der relativ niedrige Preis er­ wünscht und die relativ niedrige Geschwindigkeit annehmbar ist, üblicherweise DRAMs verwendet.

Fig. 1 ist ein Blockdiagramm, das die Struktur eines Halb­ leiterspeicherzellenarrays und die Peripherischaltungen ei­ nes im Stand der Technik bekannten DRAM darstellt. Wie es in Fig. 1 gezeigt ist, decodiert ein Zeilendecodierer 11 eine Zeilenadresse, um eine Wortleitung eines Speicherzellenar­ rays 12 auszuwählen und zu aktivieren. Wenn eine Wortleitung des Speicherzellenarrays 12 aktiviert ist, decodiert ein Spaltendecodierer 14 eine Spaltenadresse, um eine Bitleitung des Speicherzellenarrays 12 auszuwählen. Ein Erfassungsver­ stärker 13 erfaßt und verstärkt sequentiell Daten in einer Speicherzelle, die mit der aktivierten Wortleitung verbunden ist, und sendet die Daten zu einem Datenausgangspuffer 15.

Fig. 2 ist ein Schaltungsdiagramm, das eine Speicherzelle des Speicherzellenarrays 12 darstellt. Die allgemeine Struk­ tur der Speicherzelle umfaßt einen Transistor und einen Kon­ densator. Wie es in Fig. 2 gezeigt ist, weist eine Speicher­ zelle MC1 eine Struktur auf, bei der ein Kondensator C1 zwi­ schen den Drain-Anschluß eines NMOS-Transistors Q1 und Masse geschaltet ist. Der Source-Anschluß des NMOS-Transistors Q1 ist mit einer Bit-Leitung BIT verbunden, wobei der Gate-An­ schluß mit der Wortleitung WLn verbunden ist.

Wie es in Fig. 2 gezeigt ist, umfaßt eine weitere Speicher­ zelle MC2 einen NMOS-Transistor Q2 und einen Kondensator C2. Der Gate-Anschluß des NMOS-Transistors Q2 ist mit einer Wortleitung WLn+1 verbunden, wobei der Source-Anschluß mit einer Bit-Leitung /BIT verbunden ist. Wie es im vorhergehen­ den beschrieben wurde, ist der NMOS-Transistor Q1 einge­ schaltet, wenn die Wortleitung WLn aktiviert ist. Wenn die Wortleitung WLn+1 aktiviert ist, ist der NMOS-Transistor Q2 eingeschaltet.

Die Kondensatoren C1 und C2 werden gemäß dem logischen Wert der Daten geladen oder entladen. Beispielsweise werden die geladenen Daten über die eingeschalteten NMOS-Transistoren Q1 und Q2 entladen, wenn die Wortleitungen WLn und WLn+1 je­ weils in einem Datenlesemodus aktiviert sind. Die entladenen Daten werden an die Bitleitungen BIT und /BIT angelegt, so daß die Bitleitungen BIT und /BIT ihren Spannungswert än­ dern. Falls die Kondensatoren nicht geladen sind, tritt kei­ ne Spannungsänderung an den Bitleitungen BIT und /BIT auf.

Die zwei Bitleitungen BIT und /BIT sind mit einer Spannung von VCC/2 vorgeladen. Wenn die NMOS-Transistoren Q1 und Q2 der Speicherzellen MC1 und MC2 eingeschaltet sind, so daß die Daten der Kondensatoren C1 und C2 jeweils zu den Bitlei­ tungen BIT und /BIT übertragen werden, vergleicht der Erfas­ sungsverstärker 13 die Spannungsdifferenz zwischen den zwei Bitleitungen BIT und /BIT und verstärkt die Spannungsdiffe­ renz.

Bezugnehmend auf Fig. 1 bis 3 wird nun die Datenleseopera­ tion des bekannten Halbleiterspeicherelements beschrieben. Fig. 3 ist ein Zeitablaufdiagramm, das die Leseoperation ei­ nes im Stand der Technik bekannten Halbleiterspeicherele­ ments zeigt. Im folgenden wird beispielhaft der Fall darge­ stellt, wenn Daten mit einem Wert von "0" in der Speicher­ zelle gespeichert sind.

Fig. 3(a) zeigt ein Zeilenadressenübernahmesignal /RAS, wo­ bei Fig. 3(b) ein Spaltenadressenübernahmesignal /CAS zeigt. Fig. 3(c) zeigt ein Schreibfreigabesignal /WE, wobei Fig. 3(d) eine Wortleitungsspannung zeigt. Fig. 3(e) zeigt die Spannungen eines Paars von Bitleitungen BIT und /BIT. Fig. 3(f) zeigt ein Bitleitungsauswahlsignal CD, das von dem Spaltendecodierer 14 übertragen wird.

Das Zeilenadressenübernahmesignal /RAS zeigt an, daß die Zeilenadresse eingegeben wird. Das Spaltenadressenübernahme­ signal /CAS zeigt an, daß die Spaltenadresse eingegeben wird. Das Schreibfreigabesignal /WE steuert die Lese- und Schreiboperationen des Speicherelements. Ein hoher Pegel des Schreibfreigabesignals /WE bewirkt die Schreiboperation, wo­ bei ein niedriger Pegel die Leseoperation bewirkt.

Der Zeitpunkt t0 ist ein Bereitschaftszustand (Stand-by-Zu­ stand) der Zeitablaufdiagramme von Fig. 3(a)-3(f), zu dem die Spannung der Wortleitung einen niedrigen Pegel aufweist. Wie es hinsichtlich Fig. 2 beschrieben wurde, sind die zwei Bitleitungen BIT und /BIT der Speicherzelle mit dem Poten­ tial VCC/2, d. h. der Hälfte der Versorgungsspannung VCC, vorgeladen.

Zum Zeitpunkt t1 befinden sich die zwei Bitleitungen BIT und /BIT von Fig. 2 in einem Schwebezustand, der durch die äuße­ re Umgebung nicht beeinflußt wird. Demgemäß behalten die zwei Bitleitungen BIT und /BIT das Vorladungspotential VCC/2 bei.

Zum Zeitpunkt t2 decodiert der Zeilendecodierer 11 die Zei­ lenadresse, die von außerhalb zu der Auswählwortleitung (z. B. WLn) übertragen wird. Der Zeilendecodierer 11 erhöht die Spannung der ausgewählten Wortleitung auf die Summe der Ver­ sorgungsspannung VCC und einer MOS-Transistorschwellenspan­ nung Vt. Das heißt mit anderen Worten, daß der Spannungspe­ gel VCC + Vt ein Wortleitungsaktivierungspegel ist, der die Wortleitung (z. B. WLn) aktiviert.

Der NMOS-Transistor Q1, dessen Gate-Anschluß mit der akti­ vierten Wortleitung WLn verbunden ist, wird eingeschaltet, so daß die in dem Kondensator C1 gespeicherten Daten an der Bitleitung BIT anliegen. Wie es in Fig. 3 gezeigt ist, wei­ sen die Daten des Kondensators C1 einen Wert von "0" auf. Die Ladungen liegen gemäß den Daten des Kondensators C1 an der Bitleitung BIT an, so daß das Potential der Bitleitung BIT ein Potential wird, das ein wenig niedriger oder ein wenig höher als die Vorladespannung VCC/2 ist. Die Bitlei­ tung /BIT behält die Vorladespannung VCC/2 bei. Folglich wird das Potential einer Bitleitung, mit der eine zu lesende Zelle verbunden ist, geändert, wobei die Bitleitung, die nicht mit der zu lesenden Zelle verbunden ist, auf einer Spannung von VCC/2 verbleibt. Demgemäß existiert eine spezi­ fizierte Potentialdifferenz zwischen den zwei Bitleitungen BIT und /BIT. Der Erfassungsverstärker 13 wird aktiviert, um zwischen dem Zeitpunkt t3 und dem Zeitpunkt t4 die Poten­ tialdifferenz zwischen den Bitleitungen BIT und /BIT zu ver­ stärken.

Wenn die Verstärkung durch den Erfassungsverstärker 13 einen gewissen Grad erreicht hat (beispielsweise zwischen dem Zeitpunkt t5 und t6), wird die Massespannung VSS an die Bit­ leitung BIT angelegt, wobei die Versorgungsspannung VCC an die Bitleitung /BIT angelegt wird. Folglich wird der Span­ nungswert "0" oder das Potential der Massespannung VSS durch den Kondensator C1 über den NMOS-Transistor Q1 gespeichert, welcher durch die Spannung mit einem hohen Pegel der Wort­ leitung WLn eingeschaltet wird. Als Ergebnis können die Da­ ten gelesen werden und die Auffrischoperation wird durchge­ führt (d. h. die Daten werden erneut geschrieben).

Diese Operationen werden ausgeführt, wenn die in dem Konden­ sator C1 gespeicherten Daten einen Wert von "0" aufweisen. Falls die Daten des Kondensators C1 einen Wert von "1" auf­ weisen, werden die entgegengesetzten Operationen durchge­ führt.

Falls die Verstärkungsoperation des Erfassungsverstärkers 13 einen bestimmten Grad erreicht hat, so daß die Potentialdif­ ferenz zwischen den zwei Bitleitungen BIT und /BIT die Summe der jeweiligen Schwellenspannungen von gewöhnlichen PMOS- und NMOS-Transistoren, d. h. "Vtn + Vtp", übersteigt, wird ein Signal der Bitleitung BIT, das dem Bitleitungsaus­ wahlsignal CD entspricht, unter Verwendung des Datenbuser­ fassungsverstärkers 13 über einen Datenbus zu dem Ausgangs­ puffer 15 übertragen.

Die Daten aus der Bitleitung werden über einen Datenbus zu dem Datenausgangspuffer übertragen, der mit der Bitleitung verbunden ist. Zwischen den jeweiligen Datenbussen wird ge­ mäß der Spaltenadresse umgeschaltet, die von dem Spaltende­ codierer 14 übertragen wird.

Der Datenbuserfassungsverstärker 13 verstärkt die Daten, die von der Bitleitung zu dem Datenbus übertragen werden, bevor dieselben zu dem Datenausgangspuffer 15 übertragen werden. Wenn die Datenübertragung abgeschlossen ist, ist der Daten­ bus vorgeladen.

Zum Zeitpunkt t7 wird die Wortleitung WLn deaktiviert, um die in dem Kondensator C1 gespeicherten Daten beizubehalten (beispielsweise durch die im vorhergehenden beschriebene Auffrischoperation). Zum Zeitpunkt t8 werden die zwei Bit­ leitungen BIT und /BIT zum Fortsetzen der Datenausgabeopera­ tionen mittels der Vorladespannung VCC/2 angeglichen. Somit werden die Bitleitungen BIT und /BIT in dem Stand-by-Zustand plaziert.

Die Serie von Datenausgabeoperationen bei einem im Stand der Technik bekannten Halbleiterspeicherelement, wie es im vor­ hergehenden beschrieben wurde, wird mit der Deaktivierungs­ operation der Wortleitung, deren Datenausgabe abgeschlossen ist, und der Aktivierung einer weiteren Wortleitung durchge­ führt, deren neue Daten ausgegeben werden.

Nachdem die Datenübertragung von der aktivierten Wortleitung abgeschlossen ist, liegt folglich die Vorladespannung an den jeweiligen Bitleitungen an. Ferner kann keine weitere Wort­ leitung aktiviert werden, bis die Spannung der Wortleitung auf das Massepotential abgesenkt ist. Demgemäß weisen im Stand der Technik bekannte Halbleiterspeicherelemente, d. h. insbesondere DRAMs, langsame Datenausgabegeschwindigkeiten auf.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterspeicherelement und ein Verfahren zum Ausgeben von in Speicherzellen gespeicherten Daten zu schaffen, womit die Datenausgabegeschwindigkeit von Halbeiterspeicherelementen gesteigert werden kann.

Die Aufgabe der vorliegenden Erfindung wird durch ein Halb­ leiterspeicherelement gemäß Anspruch 1, ein Halbleiterele­ ment gemäß Anspruch 8, ein Abspeicherelement für ein Halb­ leiterspeicherelement gemäß Anspruch 19 und durch ein Ver­ fahren zum Ausgeben von in Speicherzellen eines Speicherar­ rays gespeicherten Daten gemäß Anspruch 20 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß das Halbleiterspeicherelement die Zeitdifferenz zwischen den Datenausgabeoperationen von sequentiell aktivierten Wortlei­ tungen reduziert.

Ein weiterer Vorteil der vorliegenden Erfindung besteht dar­ in, daß das Halbleiterelement und das Verfahren zum Ausgeben von in Speicherzellen gespeicherten Daten die Zeitdauer zwi­ schen den Datenausgabeoperationen von einer vorhergehenden Wortleitung und den Datenausgabeoperationen von nachfolgen­ den Wortleitungen reduziert, wodurch die Datenausgabege­ schwindigkeit gesteigert wird.

Um diese und weitere Vorteile vollständig oder teilweise zu erreichen und gemäß dem Zweck der vorliegenden Erfindung, die dargestellt und ausführlich beschrieben ist, umfaßt ein Halbleiterspeicherelement ein Speicherzellenarray, das mit mehreren Speicherzellen angeordnet ist, die Wortleitungen und Bitleitungen aufweisen; einen Zeilendecodierer zum Deco­ dieren der Zeilenadresse, um die gewünschte Wortleitung des Speicherzellenarrays auszuwählen; einen Erfassungsverstärker zum Erfassen und Verstärken der Daten in der Speicherzelle, die mit der aktivierten Wortleitung gekoppelt ist, wenn die Daten an der Bitleitung anliegen; eine erste Latch-Schal­ tung, in der die Daten, die aus einer Speicherzelle aufge­ nommen werden, die mit einer vorhergehenden aktivierten Wortleitung gekoppelt ist, unter Verwendung des Erfassungs­ verstärkers gespeichert werden; eine zweite Latch-Schaltung, in der die Daten, die aus einer Speicherzelle aufgenommen werden, die mit einer nachfolgenden aktivierten Wortleitung gekoppelt ist, unter Verwendung des Erfassungsverstärkers gespeichert werden; einen Umschaltblock zum Steuern des Da­ tenwegs zwischen dem Erfassungsverstärker und der ersten Latch-Schaltung oder zwischen dem Erfassungsverstärker und der zweiten Latch-Schaltung; einen Spaltendecodierer zum Auswählen der in der ersten und zweiten Latch-Schaltung ge­ speicherten Daten und zum Ausgeben derselben in einen Daten­ bus, und einen Datenbuserfassungsverstärker zum Verstärken der an dem Datenbus anliegenden Daten, bevor dieselben zu einem Datenausgangspuffer übertragen werden.

Um außerdem diese und weitere Aufgaben vollständig oder teilweise zu erreichen, ist ein Halbleiterelement gemäß der vorliegenden Erfindung vorgesehen, das folgende Merkmale aufweist: ein Speicherzellenarray mit einer Matrix aus Spei­ cherzellen und eine Mehrzahl von im wesentlichen senkrechten Wortleitungen und Bitleitungen, wobei jede der Speicherzel­ len mit einer entsprechenden der Wortleitungen und der Bit­ leitungen gekoppelt ist; einen Erfassungsverstärker zum Er­ fassen und Verstärken von Daten einer gegenwärtig ausgewähl­ ten Speicherzelle, wobei die Speicherzellen durch Bestimmen einer Wortleitung der Mehrzahl von Wortleitungen und einer Bitleitung der Mehrzahl von Bitleitungen sequentiell ausge­ wählt werden; eine erste Abspeichereinheit, die die Daten von der gegenwärtig ausgewählten Speicherzelle speichert, die von dem Erfassungsverstärker empfangen werden; eine zweite Abspeichereinheit, die die Daten von der nächsten se­ quentiell ausgewählten Speicherzelle speichert; und eine Ausgangsauswahleinheit, die die in der ersten oder zweiten Abspeichereinheit gespeicherten Daten auswählt und an einen Ausgangsdatenbus ausgibt.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die bei liegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm, das ein im Stand der Technik bekanntes Halbleiterspeicherzellenarray und Peri­ pherie-Schaltungen darstellt;

Fig. 2 ein Schaltungsdiagramm, das eine Speicherzellen­ einheit zeigt, die das Speicherzellenarray von Fig. 1 bildet;

Fig. 3(a) bis 3(f) Diagramme, die ein Zeitablaufdiagramm einer Lese­ operation eines bekannten Halbleiterspeicherele­ ments zeigen;

Fig. 4 ein Blockdiagramm, das ein bevorzugtes Ausfüh­ rungsbeispiel eines Halbleiterspeicherzellenar­ rays gemäß der vorliegenden Erfindung darstellt;

Fig. 5(a) bis 5(d) Diagramme, die die Betriebszeitablaufcharakteri­ stika gemäß dem Speicherzellenarray von Fig. 4 darstellen.

Fig. 4 ist ein Blockdiagramm, das die Struktur eines bevor­ zugten Ausführungsbeispiels eines Halbleiterspeicherzellen­ arrays gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 4 gezeigt, decodiert ein Zeilendecodierer 21 die Zeilenadres­ se, um eine Wortleitung eines Speicherzellenarrays 22 auszu­ wählen und zu aktivieren. Wenn die Daten der mit der akti­ vierten Wortleitung gekoppelten Speicherzelle an einer Bit­ leitung anliegen, erfaßt und verstärkt ein Erfassungsver­ stärker 23 die Daten.

Die mittels des Erfassungsverstärkers 23 verstärkten Daten werden in einer der zwei unabhängigen Latch-Schaltungen 26' und 26'' gespeichert. Folglich sind die Daten, auf die von der einen aktivierten Wortleitung zugegriffen wird, in einer der zwei Latch-Schaltungen gespeichert. Die zwei unabhängi­ gen Latch-Schaltungen 26' und 26'' sind über einen Umschalt­ block 27 gekoppelt, welcher gemäß einem Steuersignal SWC zwischen denselben umschaltet.

Ein Spaltendecodierer 24 decodiert die Spaltenadresse und wählt daraufhin eine der zwei Latch-Schaltungen 26' und 26'' aus, so daß die in den Latch-Schaltungen 26' und 26'' ge­ speicherten Daten an den Datenbus (nicht gezeigt) angelegt werden können. Die an dem Datenbus anliegenden Daten werden mittels eines Datenbuserfassungsverstärkers 25 verstärkt und zu dem Ausgangspuffer übertragen.

Im folgenden werden nun die Operationen des bevorzugten Aus­ führungsbeispiels beschrieben. Die passende Wortleitung WLn wird mittels der in dem Zeilendecodierer 21 decodierten Zei­ lenadresse aktiviert, so daß die Daten in den jeweiligen Speicherzellen, die der Wortleitung WLn entsprechen, an den Bitleitungen anliegen. Die an der passenden Bitleitung an­ liegenden Daten werden mittels des Erfassungsverstärkers 23, der mit dem Ende der jeweiligen Bitleitungen gekoppelt ist, erfaßt und auf ein einwenig größeres Signal verstärkt. Die verstärkten Daten bleiben daraufhin vorübergehend in dem Er­ fassungsverstärker 23.

Das Steuersignal SWC koppelt den aktivierten Erfassungsver­ stärker 23 beispielsweise mit der Latch-Schaltung 26', um die von dem Erfassungsverstärker 23 verstärkten Daten in der Latch-Schaltung 26' zu speichern. Wenn die Daten in der Latch-Schaltung 26' gespeichert sind, werden der Erfassungs­ verstärker 23 und die Latch-Schaltung 26' mittels des Steu­ ersignals SWC voneinander entkoppelt. Der Erfassungsverstär­ ker 23 wird ferner von der anderen Latch-Schaltung 26'' ent­ koppelt. Der Erfassungsverstärker 23, welcher von der Latch-Schaltung 26' entkoppelt ist, frischt die Daten in den jeweiligen Speicherzellen der aktivierten Wortleitung WLn auf.

Wenn die Datenauffrischung abgeschlossen ist, wird die akti­ vierte Wortleitung WLn deaktiviert, da deren Spannung auf den niedrigen Pegel abgesenkt ist. Demgemäß wird der NMOS- Transistor der Speicherzelle ausgeschaltet, so daß die auf­ gefrischten Daten in dem Kondensator erhalten bleiben. Die Vorladespannung VCC/2 liegt an den jeweiligen Bitleitungen an, um dieselben in dem Stand-by-Zustand zu plazieren.

Die in der Latch-Schaltung 26' gespeicherten Daten werden mittels des Bitleitungsauswahlsignals, das von dem Spalten­ decodierer 24 übertragen wird, an dem Datenbus angelegt. Durch das Bitleitungsauswahlsignal, das von dem Spaltendeco­ dierer 24 übertragen wird, wird diejenige der zwei Latch- Schaltungen 26' und 26'' bestimmt, die Daten zu dem Datenbus überträgt. Die an dem Datenbus anliegenden Daten werden mit­ tels des Datenbuserfassungsverstärkers 25 verstärkt und dar­ aufhin zu dem Datenausgangspuffer übertragen.

Wenn die Wortleitung WLn und die jeweiligen Bitleitungen in dem Datenausgabe-Stand-by-Zustand plaziert sind, wird die Wortleitung WLn+1 aktiviert, die die nächsten Daten ausgeben wird. Wenn die Wortleitung WLn+1 aktiviert ist, liegen die Daten, die in den jeweiligen mit der Wortleitung WLn+1 ge­ koppelten Speicherzellen gespeichert sind, an den jeweiligen Bitleitungen an. Die an der passenden Bitleitung anliegenden Daten werden mittels des Erfassungsverstärkers 23 an dem En­ de der jeweiligen Bitleitungen erfaßt und verstärkt, um ein einwenig größeres Signal zu erzeugen, das vorübergehend in dem Erfassungsverstärker 23 verbleibt.

Der Umschaltblock 27 koppelt den aktivierten Erfassungsver­ stärker 23 beispielsweise mit der Latch-Schaltung 26'', um die Daten des Erfassungsverstärkers 23 in der Latch-Schal­ tung 26'' zu speichern. Wenn die Daten in der Latch-Schal­ tung 26'' gespeichert sind, werden der Erfassungsverstärker 23 und die Latch-Schaltung 26'' mittels des Umschaltblocks 27 voneinander entkoppelt. Der Erfassungsverstärker 23 wird ferner von der Latch-Schaltung 26' entkoppelt.

Der Erfassungsverstärker 23, der von der Latch-Schaltung 26'' getrennt ist, frischt die Daten in den jeweiligen Spei­ cherzellen der aktivierten Wortleitung WLn+1 auf. Wenn die Auffrischung abgeschlossen ist, wird die Wortleitung deakti­ viert, da deren Spannung zu dem niedrigen Pegel zurückkehrt ist. Demgemäß wird der NMOS-Transistor der Speicherzelle ausgeschaltet, so daß die aufgefrischten Daten mittels des Kondensators erhalten bleiben. Die Vorladespannung VCC/2 liegt an den jeweiligen Bitleitungen an, um dieselben in den Stand-by-Zustand zu bringen.

Die in der Latch-Schaltung 26'' gespeicherten Daten werden mittels des Bitleitungsauswahlsignals, das von dem Spalten­ decodierer 24 übertragen wird, an dem Datenbus angelegt. Das heißt mit anderen Worten, daß durch das Bitleitungsauswahl­ signal, das von dem Spaltendecodierer 24 übertragen wird, bestimmt wird, welche der zwei Latch-Schaltungen 26' und 26'' die Daten an den Datenbus anlegt. Die an dem Datenbus anliegenden Daten werden mittels des Datenbuserfassungsver­ stärkers 25 verstärkt und daraufhin zu dem Ausgangspuffer übertragen.

Die Fig. 5(a)-5(d) sind Diagramme, die den zeitlichen Ver­ lauf der Signale für die Operationen des bevorzugten Ausfüh­ rungsbeispiels zeigen. Fig. 5(a) gibt den Aktivierungszeit­ verlauf der vorhergehenden Wortleitung WLn an, wobei Fig. 5(b) den Ausgangszeitverlauf der Daten Dn angibt, die nach der Aktivierung der vorhergehenden Wortleitung WLn übertra­ gen werden. Fig. 5(c) gibt den Aktivierungszeitverlauf der nachfolgenden Wortleitung WLn+1 an. Fig. 5(d) gibt den Aus­ gangszeitverlauf der Daten Dn+1 an, die nach der Aktivierung der nachfolgenden Wortleitung WLn+1 übertragen werden.

Wie es in Fig. 5(a) dargestellt ist, wird eine Wortleitung (beispielsweise WLn) aktiviert, so daß die Daten der Spei­ cherzelle in einer Latch-Schaltung gespeichert sind, worauf­ hin die Wortleitung (beispielsweise WLn) deaktiviert wird. Es kann sofort eine weitere Wortleitung (beispielsweise WLn+1), siehe Fig. 5(c), aktiviert werden. Daraufhin werden die Daten der Speicherzelle entsprechend Fig. 5(c) in einer weiteren Latch-Schaltung gespeichert.

Demgemäß kann die Aktivierung der nachfolgenden Wortleitung, die gewöhnlicherweise zum Zeitpunkt t2, siehe Fig. 5, durch­ geführt wird, früher durchgeführt werden. Folglich wird die Aktivierung der nachfolgenden Wortleitung zum Zeitpunkt t1 durchgeführt, so daß die Datenausgabezeit um die Zeitdiffe­ renz Δt zwischen den Zeitpunkten t1 und t2 reduziert werden kann.

Wie es im vorhergehenden beschrieben wurde, weist das bevor­ zugte Ausführungsbeispiel des Halbleiterelements der vorlie­ genden Erfindung verschiedene Vorteile auf. Das bevorzugte Ausführungsbeispiel reduziert die Zeitdifferenz zwischen der Datenausgabeoperation von einer vorhergehenden Wortleitung und der Datenausgabeoperation von einer nachfolgenden Wort­ leitung. Folglich wird die Datenausgabegeschwindigkeit ge­ steigert.

Claims (20)

1. Halbleiterspeicherelement mit:
einem Speicherzellenarray (22), das eine Mehrzahl von im wesentlichen senkrechten Wortleitungen und Bitlei­ tungen und eine Mehrzahl von Speicherzellen aufweist;
einem Zeilendecodierer (21), der eine Zeilenadresse decodiert, um eine erste Wortleitung des Speicherzel­ lenarrays (22) zu aktivieren, und nachfolgende Zeilen­ adressen decodiert, um die Wortleitungen des Speicher­ zellenarrays (22) sequentiell zu aktivieren;
einem Erfassungsverstärker (23), der Daten einer ausge­ wählten Speicherzelle, die mit einer aktivierten Wort­ leitung des Speicherzellenarrays (22) gekoppelt ist, erfaßt und verstärkt, wenn die Daten an einer entspre­ chenden Bitleitung anliegen;
einer ersten Latch-Schaltung (26'), die die Daten von der ausgewählten mit der ersten Wortleitung gekoppelten Speicherzelle, die von dem Erfassungsverstärker (23) empfangen werden, speichert;
einer zweiten Latch-Schaltung (26''), die die Daten von der ausgewählten mit der nächsten aktivierten Wortlei­ tung gekoppelten Speicherzelle, die von dem Erfassungs­ verstärker (23) empfangen werden, speichert, wobei die nächste aktivierte Wortleitung eine zweite Wortleitung ist;
einem Umschaltblock (27), der entweder einen ersten Da­ tenweg zwischen dem Erfassungsverstärker (23) und der ersten Latch-Schaltung (26') oder einen zweiten Daten­ weg zwischen dem Erfassungsverstärker (23) und der zweiten Latch-Schaltung (26'') auswählt;
einem Spaltendecodierer (24), der die Daten, die entwe­ der in der ersten Latch-Schaltung (26') oder der zwei­ ten Latch-Schaltung (26'') gespeichert sind, speichert und an einen Datenbus anlegt; und
einem Datenbuserfassungsverstärker (25), der die an dem Datenbus anliegenden Daten zu einem Datenausgangspuffer überträgt.

2. Halbleiterspeicherelement gemäß Anspruch 1, bei dem die Daten von der ausgewählten Speicherzelle, die mit der zweiten Wortleitung gekoppelt ist, in der zweiten Latch-Schaltung (26'') gespeichert sind, während die Daten in der ersten Latch-Schaltung (26') mittels des Datenbuserfassungsverstärkers (25) übertragen werden.

3. Halbleiterspeicherelement gemäß Anspruch 1, bei dem die Daten von einer ausgewählten Speicherzelle, die mit ei­ ner weiteren nächsten aktivierten Wortleitung gekoppelt ist, in der ersten Latch-Schaltung (26') gespeichert sind, während die Daten, die in der zweiten Latch- Schaltung (26'') gespeichert sind, mittels des Daten­ buserfassungsverstärkers (25) übertragen werden.

4. Halbleiterspeicherelement gemäß Anspruch 1, bei dem die erste und zweite Abspeichereinheit (26', 26'') eine Zeitdauer zwischen sequentiellen Datenausgangssignalen mittels des Halbleiterspeicherelements verringert.

5. Halbleiterspeicherelement gemäß Anspruch 1, bei dem der Umschaltblock (27) mittels eines Steuersignals (SWC) gesteuert wird.

6. Halbleiterspeicherelement gemäß Anspruch 1, bei dem der Datenbuserfassungsverstärker (25) die an dem Datenbus anliegenden Daten verstärkt.

7. Halbleiterspeicherelement gemäß Anspruch 1, bei dem die Speicherzellen, die mit der aktivierten Wortleitung ge­ koppelt sind, vor der Deaktivierung der Wortleitung aufgefrischt werden.

8. Halbleiterelement mit:
einem Speicherzellenarray (22), das eine Matrix aus Speicherzellen und eine Mehrzahl von im wesentlichen senkrechten Wortleitungen und Bitleitungen aufweist, wobei jede der Speicherzellen mit einer entsprechenden der Wortleitungen und der Bitleitungen gekoppelt ist;
einem Erfassungsverstärker (23), der Daten einer gegen­ wärtig ausgewählten Speicherzelle erfaßt und verstärkt, wobei die Speicherzellen durch Bestimmen einer Wortlei­ tung der Mehrzahl von Wortleitungen und einer Bitlei­ tung der Mehrzahl von Bitleitungen ausgewählt werden;
einer ersten Abspeichereinheit (26'), die die Daten von der gegenwärtig ausgewählten Speicherzelle, die von dem Erfassungsverstärker empfangen werden, speichert;
einer zweiten Abspeichereinheit (26''), die die Daten von einer nächsten ausgewählten Speicherzelle spei­ chert; und
einer Ausgangsauswahleinheit, die die in der ersten oder zweiten (26'') Abspeichereinheit gespeicherten Da­ ten für eine Übertragung an einen Ausgangsdatenbus aus­ wählt und ausgibt.

9. Halbleiterelement gemäß Anspruch 8, bei dem die Daten von der nächsten sequentiell ausgewählten Speicherzelle in der zweiten Abspeichereinheit (26'') gespeichert werden, während die in der ersten Abspeichereinheit (26') gespeicherten Daten mittels der Ausgangsauswahl­ einheit ausgegeben werden.

10. Halbleiterelement gemäß Anspruch 8, bei dem die Daten von einer nachfolgenden, sequentiell ausgewählten Spei­ cherzelle in der ersten Abspeichereinheit (26') gespei­ chert werden, während die in der zweiten Abspeicherein­ heit (26'') gespeicherten Daten mittels der Ausgangs­ auswahleinheit ausgegeben werden.

11. Halbleiterelement gemäß Anspruch 8, bei dem die erste (26') und zweite (26'') Abspeichereinheit die Zeitdauer zwischen sequentiellen Datenausgangssignalen mittels der Ausgangsauswahleinheit verringern.

12. Halbleiterelement gemäß Anspruch 8, das ferner folgende Merkmale aufweist:
einen Zeilendecodierer (21), der eine Zeilenadresse de­ codiert, um die bestimmte Wortleitung des Speicherzel­ lenarrays (22) zu aktivieren; und
einen Spaltendecodierer (24), der eine Spaltenadresse decodiert, um die bestimmte Bitleitung der Mehrzahl von Bitleitungen zu spezifizieren.

13. Halbleiterelement gemäß Anspruch 8, das ferner folgende Merkmale aufweist:
einen Zeilendecodierer (21); und
einen Spaltendecodierer (24), wobei der Zeilendecodie­ rer (21) eine Zeilenadresse und der Spaltendecodierer (24) eine Spaltenadresse decodiert, um die gegenwärtig ausgewählte Speicherzelle zu identifizieren.

14. Halbleiterelement gemäß Anspruch 8, bei dem die erste Abspeicherungseinheit (26') und die zweite Abspeicher­ einheit (26'') jeweils die von dem Erfassungsverstärker (23) empfangenen Daten speichern.

15. Halbleiterelement gemäß Anspruch 14, das ferner einen Umschaltblock (27) aufweist, der entweder einen ersten Datenweg zwischen dem Erfassungsverstärker (23) und der ersten Abspeichereinheit (26') oder einen zweiten Da­ tenweg zwischen dem Erfassungsverstärker (23) und der zweiten Abspeichereinheit (26'') auswählt.

16. Halbleiterelement gemäß Anspruch 8, bei dem die Aus­ gangsauswahleinheit ein Spaltendecodierer (24) ist, der eine Eingangsspaltenadresse empfängt.

17. Halbleiterelement gemäß Anspruch 8, das ferner einen Datenbuserfassungsverstärker (25) aufweist, der die an dem Ausgangsdatenbus anliegenden Daten zu einem Aus­ gangspuffer überträgt.

18. Halbleiterelement gemäß Anspruch 8, bei dem das Halb­ leiterelement ein DRAM ist.

19. Abspeicherelement für ein Halbleiterspeicherelement, das ein Speicherzellenarray (22) mit einer Matrix aus Speicherzellen und einer Mehrzahl von im wesentlichen senkrechten Wortleitungen und Bitleitungen aufweist, wobei jede der Speicherzellen mit einer entsprechenden der Wortleitungen und der Bitleitungen gekoppelt ist, wobei die Speicherzellen durch Bestimmen einer Wortlei­ tung aus der Mehrzahl von Wortleitungen und einer Bit­ leitung aus der Mehrzahl von Bitleitungen sequentiell ausgewählt werden, wobei das Speicherungselement fol­ gende Merkmale aufweist:
eine Mehrzahl von Abspeichereinheiten, die die Daten von den sequentiell ausgewählten Speicherzellen spei­ chern; und
eine Ausgangsauswahleinheit, die die in der Mehrzahl von Abspeichereinheiten gespeicherten Daten auswählt und an einen Ausgangsdatenbus ausgibt, wobei die Daten von einer nächsten sequentiell ausgewählten Speicher­ zelle in einer weiteren Abspeichereinheit der Mehrzahl von Abspeichereinheiten gespeichert sind, während die Daten von einer gegenwärtigen sequentiell ausgewählten Speicherzelle, die im vorhergehenden in einer Abspei­ chereinheit der Mehrzahl von Speicherungseinheiten ab­ gespeichert wurden, mittels der Ausgangsauswahleinheit ausgegeben werden, und wobei die Abspeichereinheit die Zeitdauer zwischen sequentiellen Datenausgangssignalen reduziert.

20. Verfahren zum Ausgeben von in Speicherzellen eines Speicherarrays (22) gespeicherten Daten, wobei das Ver­ fahren folgende Schritte aufweist:

• a) Auswählen der Speicherzellen;
• b) abwechselndes Speichern der Daten in einem ersten (26') und einem zweiten (26'') Abspeicherelement; und
• c) abwechselndes Ausgeben der in dem ersten (26') und zweiten (26'') Abspeicherelement gespeicherten Da­ ten.