JPH08297983A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08297983A JPH08297983A JP22658595A JP22658595A JPH08297983A JP H08297983 A JPH08297983 A JP H08297983A JP 22658595 A JP22658595 A JP 22658595A JP 22658595 A JP22658595 A JP 22658595A JP H08297983 A JPH08297983 A JP H08297983A
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多値ＲＯＭの読み出し方式では、細かな閾値
を検出するのに大きなＡ／Ｄ変換回路が必要であり、ビ
ット線のレベルを検出して読み出す方式では、ビット線
のレベルが完全に振れるまでの時間が必要。 【解決手段】 ワード線にゲートが接続されたメモリト
ランジスタであって、複数の閾値の中から選択された閾
値を有するメモリトランジスタと、ワード線にそれぞれ
のゲートが接続され、それぞれが互いに異なりかつその
複数の閾値の中から選択された閾値を有する複数の比較
用トランジスタを有するトランジスタ回路とを有し、メ
モリトランジスタ及び比較用トランジスタのゲート・ソ
ース間を複数の電圧にそれぞれ駆動して、複数の電圧の
それぞれに駆動される毎に、メモリトランジスタに流れ
る電流とトランジスタ回路に流れる電流との差にもとづ
く論理レベル状態を保持し、当該保持された論理レベル
状態にもとづきメモリトランジスタが記憶する多ビット
のデータを出力する。
を検出するのに大きなＡ／Ｄ変換回路が必要であり、ビ
ット線のレベルを検出して読み出す方式では、ビット線
のレベルが完全に振れるまでの時間が必要。 【解決手段】 ワード線にゲートが接続されたメモリト
ランジスタであって、複数の閾値の中から選択された閾
値を有するメモリトランジスタと、ワード線にそれぞれ
のゲートが接続され、それぞれが互いに異なりかつその
複数の閾値の中から選択された閾値を有する複数の比較
用トランジスタを有するトランジスタ回路とを有し、メ
モリトランジスタ及び比較用トランジスタのゲート・ソ
ース間を複数の電圧にそれぞれ駆動して、複数の電圧の
それぞれに駆動される毎に、メモリトランジスタに流れ
る電流とトランジスタ回路に流れる電流との差にもとづ
く論理レベル状態を保持し、当該保持された論理レベル
状態にもとづきメモリトランジスタが記憶する多ビット
のデータを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその読み出し方法に関し、特に１トランジスタ型の多
値マスクＲＯＭに関する。
びその読み出し方法に関し、特に１トランジスタ型の多
値マスクＲＯＭに関する。
【０００２】
【従来の技術】通常マスクＲＯＭでは各メモリセルが一
つのＭＯＳ型メモリトランジスタでなり、選択されたメ
モリトランジスタのオン、オフをデータ“１”、“０”
（あるいは“０”、“１”）に対応させている。しかし
ながら、かかる構成では、１メモリセルにつき１ビット
のデータが対応するだけである。
つのＭＯＳ型メモリトランジスタでなり、選択されたメ
モリトランジスタのオン、オフをデータ“１”、“０”
（あるいは“０”、“１”）に対応させている。しかし
ながら、かかる構成では、１メモリセルにつき１ビット
のデータが対応するだけである。
【０００３】そこで、より記憶容量を増大させる手法と
して、メモリトランジスタに複数の閾値を設定し、１メ
モリセルが複数ビットのデータを記憶するようにしたも
のが提案されている。例えば、各メモリトランジスタに
４つの閾値のどれかを設定できるようにすることによ
り、１メモリセルは等価的に２ビットのデータをストア
することになる。
して、メモリトランジスタに複数の閾値を設定し、１メ
モリセルが複数ビットのデータを記憶するようにしたも
のが提案されている。例えば、各メモリトランジスタに
４つの閾値のどれかを設定できるようにすることによ
り、１メモリセルは等価的に２ビットのデータをストア
することになる。
【０００４】ところが、ここで重要なことは、各メモリ
トランジスタが複数の閾値の中のどの閾値に設定された
かをどのようにして検出する、すなわちセンスするかで
ある。
トランジスタが複数の閾値の中のどの閾値に設定された
かをどのようにして検出する、すなわちセンスするかで
ある。
【０００５】その一つの手法が特開昭５８−４６７９８
号公報に開示されている。かかる手法を図１８を用いて
説明する。
号公報に開示されている。かかる手法を図１８を用いて
説明する。
【０００６】Ｑ1 〜Ｑ4 はそれぞれメモリセルとしての
ＭＯＳトランジスタである。各メモリセルの閾値電圧は
ストアすべき情報によってそれぞれ異なっており、例え
ば、メモリセルＱ1 の閾値電圧をＶth1 、メモリセルＱ
2 の閾値電圧をＶth2 、メモリセルＱの閾値をＶth3 、
メモリセルＱ4 の閾値電圧をＶth4 とし、それぞれの関
係をＶth1 ＞Ｖth2 ＞Ｖth3 ＞Ｖth4 というように設定
してある。これらの閾値はデバイス製造時において、Ｍ
ＯＳトランジスタのチャネル領域へのイオン注入量、ゲ
ート酸化膜の厚さ等を変化させることによって達成され
る。
ＭＯＳトランジスタである。各メモリセルの閾値電圧は
ストアすべき情報によってそれぞれ異なっており、例え
ば、メモリセルＱ1 の閾値電圧をＶth1 、メモリセルＱ
2 の閾値電圧をＶth2 、メモリセルＱの閾値をＶth3 、
メモリセルＱ4 の閾値電圧をＶth4 とし、それぞれの関
係をＶth1 ＞Ｖth2 ＞Ｖth3 ＞Ｖth4 というように設定
してある。これらの閾値はデバイス製造時において、Ｍ
ＯＳトランジスタのチャネル領域へのイオン注入量、ゲ
ート酸化膜の厚さ等を変化させることによって達成され
る。
【０００７】情報の読み出し、すなわちセンス動作にお
いては、まず、ワード線プリチャージ回路２１とビット
線プリチャージ回路２２のＰ端子をハイレベルにして全
てのワード線とビット線をプリチャージする。次に、メ
モリセルＱ1 を選択するためにスイッチトランジスタＴ
Ｒ３のゲートをハイレベルにし、ワード線Ｗ1 に蓄積さ
れた電荷を放電してゼロ電位とする。このため、メモリ
セルＱ1 およびＱ2 のゲート・ソース間電圧は閾値電圧
以上となり両方ともオンとなる。ビット線ＢL1とＢL2に
蓄積された電荷はかくして放出され電位が低下し始め
る。しかし、メモリセルのゲートはいずれもビット線に
接続されているため、ビット線ＢL1の電位はメモリセル
Ｑ1 の閾値Ｖth1 以下には下がらず、また、ビット線Ｂ
L2の電位はメモリセルＱ2 の閾値以下には下がらない。
ここでビット線ＢL1を選択するためにスイッチトランジ
スタＴＲ１をオンにすると、Ａ／Ｄ変換器２３の入力配
線回路の蓄積されていた電荷はスイッチトランジスタＴ
Ｒ１、メモリセルＱ1 、ワード線Ｗ1 、スイッチトラン
ジスタＴＲ３を通って放電し、Ａ／Ｄ変換器２３の入力
端子はＶth1 になる。そして、その出力からは閾値Ｖ
th1 に対応したデジタル値が出力され、この信号は出力
バッファ回路２４にストアされた後、メモリセルＱ1 の
情報として出力される。
いては、まず、ワード線プリチャージ回路２１とビット
線プリチャージ回路２２のＰ端子をハイレベルにして全
てのワード線とビット線をプリチャージする。次に、メ
モリセルＱ1 を選択するためにスイッチトランジスタＴ
Ｒ３のゲートをハイレベルにし、ワード線Ｗ1 に蓄積さ
れた電荷を放電してゼロ電位とする。このため、メモリ
セルＱ1 およびＱ2 のゲート・ソース間電圧は閾値電圧
以上となり両方ともオンとなる。ビット線ＢL1とＢL2に
蓄積された電荷はかくして放出され電位が低下し始め
る。しかし、メモリセルのゲートはいずれもビット線に
接続されているため、ビット線ＢL1の電位はメモリセル
Ｑ1 の閾値Ｖth1 以下には下がらず、また、ビット線Ｂ
L2の電位はメモリセルＱ2 の閾値以下には下がらない。
ここでビット線ＢL1を選択するためにスイッチトランジ
スタＴＲ１をオンにすると、Ａ／Ｄ変換器２３の入力配
線回路の蓄積されていた電荷はスイッチトランジスタＴ
Ｒ１、メモリセルＱ1 、ワード線Ｗ1 、スイッチトラン
ジスタＴＲ３を通って放電し、Ａ／Ｄ変換器２３の入力
端子はＶth1 になる。そして、その出力からは閾値Ｖ
th1 に対応したデジタル値が出力され、この信号は出力
バッファ回路２４にストアされた後、メモリセルＱ1 の
情報として出力される。
【０００８】この１サイクルタイムが終了したならば、
各スイッチトランジスタをオフとした後、プリチャージ
を行って上記と同様な読み出し動作を行って、各メモリ
セルに記憶された閾値に対応したデジタル情報を取り出
す。
各スイッチトランジスタをオフとした後、プリチャージ
を行って上記と同様な読み出し動作を行って、各メモリ
セルに記憶された閾値に対応したデジタル情報を取り出
す。
【０００９】他のセンス方式として、選択したワード線
の電位を階段状に駆動する方法が、特開昭５６−１５３
５８２号公報に開示されている。
の電位を階段状に駆動する方法が、特開昭５６−１５３
５８２号公報に開示されている。
【００１０】このメモリセルのセンス方式を図１９を参
照して説明する。なお、図１９（ａ）が１メモリトラン
ジスタに対する基本回路図であり、図１９（ｂ）がその
回路のタイミングチャート図である。
照して説明する。なお、図１９（ａ）が１メモリトラン
ジスタに対する基本回路図であり、図１９（ｂ）がその
回路のタイミングチャート図である。
【００１１】２０１はＰチャネルのＭＩＳＦＥＴであ
り、２０３はメモリトランジスタとしてのＮチャネルの
ＭＩＳＦＥＴである。ＭＩＳＦＥＴ２０３の閾値は複数
の閾値の中の一つの閾値に設定されている。
り、２０３はメモリトランジスタとしてのＮチャネルの
ＭＩＳＦＥＴである。ＭＩＳＦＥＴ２０３の閾値は複数
の閾値の中の一つの閾値に設定されている。
【００１２】センスに際しては、まず、ワード線２０６
はメモリセルトランジスタが導通しないグランドレベル
にし、ゲート信号φＰを低電位にして、このＭＩＳＦＥ
Ｔ２０１を導通させ、ビット線２０８を電源の電圧ＶDD
レベルに充電してプリチャージする。次に、ゲート信号
φＰを高電位にして、このＭＩＳＦＥＴ２０１を非導通
にする。
はメモリセルトランジスタが導通しないグランドレベル
にし、ゲート信号φＰを低電位にして、このＭＩＳＦＥ
Ｔ２０１を導通させ、ビット線２０８を電源の電圧ＶDD
レベルに充電してプリチャージする。次に、ゲート信号
φＰを高電位にして、このＭＩＳＦＥＴ２０１を非導通
にする。
【００１３】次に、ワード線２０６の電圧レベルをＶG1
に変化させる。ＭＩＳＦＥＴ２０３の閾値がこの電圧Ｖ
G1よりも低いときはこのトランジスタは導通し、ビット
線２０８のプリチャージ電荷はこのＭＩＳＦＥＴを通し
てアースに放電され、ビット線２０８はローレベル（以
下Ｌと記す）になる。この状態で、２ビットシフトレジ
スタ２１０へのクロック信号φの第１番目のクロックパ
ルスにより、ビット線の論理レベルがシフトレジスタ２
１０に読み込まれる。次に、ワード線２０６のレベルは
ＶG2に変化される。上述の例ではＭＩＳＦＥＴ２０３は
導通のままでありビット線２０８はＬである。
に変化させる。ＭＩＳＦＥＴ２０３の閾値がこの電圧Ｖ
G1よりも低いときはこのトランジスタは導通し、ビット
線２０８のプリチャージ電荷はこのＭＩＳＦＥＴを通し
てアースに放電され、ビット線２０８はローレベル（以
下Ｌと記す）になる。この状態で、２ビットシフトレジ
スタ２１０へのクロック信号φの第１番目のクロックパ
ルスにより、ビット線の論理レベルがシフトレジスタ２
１０に読み込まれる。次に、ワード線２０６のレベルは
ＶG2に変化される。上述の例ではＭＩＳＦＥＴ２０３は
導通のままでありビット線２０８はＬである。
【００１４】この状態で、図１８（ｂ）のクロック信号
φの第２番目のパルスが発生され、ビット線の論理レベ
ルはシフトレジスタ２１０，２１１に読み込まれる。こ
の結果、２ビットレジスタシフトレジスタ２１０は
（Ｌ，Ｌ）のデータを保持する。すなわち、メモリセル
トランジスタは（０，０）の２ビットをストアしている
ことになる。
φの第２番目のパルスが発生され、ビット線の論理レベ
ルはシフトレジスタ２１０，２１１に読み込まれる。こ
の結果、２ビットレジスタシフトレジスタ２１０は
（Ｌ，Ｌ）のデータを保持する。すなわち、メモリセル
トランジスタは（０，０）の２ビットをストアしている
ことになる。
【００１５】
【発明が解決しようとする課題】しかしながら、図１８
のセンス方式では、ビット線ＢL1，ＢL2の電圧レベルを
Ａ／Ｄ変換器によりディジタル値に変換しているが、電
圧値の小さな変化を検出するために精度が高いＡ／Ｄ変
換器が必要となる。そのようなＡ／Ｄ変換器は複雑な構
成となり、チップサイズが大きくなり、また変換時間も
大きくなるという問題点がある。
のセンス方式では、ビット線ＢL1，ＢL2の電圧レベルを
Ａ／Ｄ変換器によりディジタル値に変換しているが、電
圧値の小さな変化を検出するために精度が高いＡ／Ｄ変
換器が必要となる。そのようなＡ／Ｄ変換器は複雑な構
成となり、チップサイズが大きくなり、また変換時間も
大きくなるという問題点がある。
【００１６】一方、図１９のセンス方式では、メモリセ
ル自身がプリチャージされたビット線２０８の電圧をシ
フトレジスタの閾値よりも低く放電する必要があり、こ
のため、読み出し速度が遅いという問題点がある。
ル自身がプリチャージされたビット線２０８の電圧をシ
フトレジスタの閾値よりも低く放電する必要があり、こ
のため、読み出し速度が遅いという問題点がある。
【００１７】よって、本願発明の主な目的は、多値のメ
モリセルトランジスタに対し高速なセンスを行うことの
できる半導体記憶装置を提供することである。
モリセルトランジスタに対し高速なセンスを行うことの
できる半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】本願発明による読み出し
専用記憶装置は、少なくとも１つのワード線と、このワ
ード線にゲートが接続された少なくとも１つのメモリト
ランジスタであって、複数の閾値の中から選択された閾
値を有するメモリトランジスタと、ワード線にそれぞれ
のゲートが接続され、それぞれが互いに異なりかつ複数
の閾値の中から選択された閾値を有する複数の比較用ト
ランジスタを有するトランジスタ回路と、メモリトラン
ジスタ及び比較用トランジスタのゲート・ソース間を複
数の電圧にそれぞれ駆動する電圧駆動手段と、メモリト
ランジスタ及び比較用トランジスタに接続され、前記複
数の電圧のそれぞれに駆動される毎に、前記メモリトラ
ンジスタに流れる電流との差にもとづく論理レベル状態
にもとづき前記メモリトランジスタが記憶する多ビット
のデータを出力するセンス回路とを有していることを特
徴とする。
専用記憶装置は、少なくとも１つのワード線と、このワ
ード線にゲートが接続された少なくとも１つのメモリト
ランジスタであって、複数の閾値の中から選択された閾
値を有するメモリトランジスタと、ワード線にそれぞれ
のゲートが接続され、それぞれが互いに異なりかつ複数
の閾値の中から選択された閾値を有する複数の比較用ト
ランジスタを有するトランジスタ回路と、メモリトラン
ジスタ及び比較用トランジスタのゲート・ソース間を複
数の電圧にそれぞれ駆動する電圧駆動手段と、メモリト
ランジスタ及び比較用トランジスタに接続され、前記複
数の電圧のそれぞれに駆動される毎に、前記メモリトラ
ンジスタに流れる電流との差にもとづく論理レベル状態
にもとづき前記メモリトランジスタが記憶する多ビット
のデータを出力するセンス回路とを有していることを特
徴とする。
【００１９】また、本願発明の別の読み出し専用記憶装
置は、ワード線を階段状に駆動するのではなく、金属配
線からなる仮想グランド線を階段状に駆動している。
置は、ワード線を階段状に駆動するのではなく、金属配
線からなる仮想グランド線を階段状に駆動している。
【００２０】
【発明の実施の形態】本発明の前記ならびにその他の目
的、特徴及び効果をより明確にすべく、以下、図面を用
いて本発明の実施例につき詳述する。
的、特徴及び効果をより明確にすべく、以下、図面を用
いて本発明の実施例につき詳述する。
【００２１】図１は、第１の実施例によるメモリのブロ
ック図である。本メモリは、Ｎ本のワード線Ｗ0 〜
ＷN 、Ｍ本のビット線Ｂ0 〜ＢM 、およびワードおよび
ビット線の交点にそれぞれ配置されたメモリトランジス
タＭＣＴ00〜ＭＣＴNMを有するセルアレイ５００を有す
る。また、本発明に従って比較用トランジスタアレイ６
００が設けられ、同アレイ６００はＮ行Ｊ列の比較用ト
ランジスタＨ00〜ＨNJを有する。Ｊは、各メモリトラン
ジスタが設定されうる閾値の数−１である。例えば、各
メモリトランジスタＭＣＴに４つの閾値を設定できると
すると、Ｊは３となる。ワード線Ｗのうちの１本がＸデ
コーダ／ドライバ３によりＸアドレスに応じて選択され
る。ビット線Ｂについては、Ｙデコーダ５およびＹセレ
クタ４によりＹアドレスに応じて選択される。
ック図である。本メモリは、Ｎ本のワード線Ｗ0 〜
ＷN 、Ｍ本のビット線Ｂ0 〜ＢM 、およびワードおよび
ビット線の交点にそれぞれ配置されたメモリトランジス
タＭＣＴ00〜ＭＣＴNMを有するセルアレイ５００を有す
る。また、本発明に従って比較用トランジスタアレイ６
００が設けられ、同アレイ６００はＮ行Ｊ列の比較用ト
ランジスタＨ00〜ＨNJを有する。Ｊは、各メモリトラン
ジスタが設定されうる閾値の数−１である。例えば、各
メモリトランジスタＭＣＴに４つの閾値を設定できると
すると、Ｊは３となる。ワード線Ｗのうちの１本がＸデ
コーダ／ドライバ３によりＸアドレスに応じて選択され
る。ビット線Ｂについては、Ｙデコーダ５およびＹセレ
クタ４によりＹアドレスに応じて選択される。
【００２２】比較用トランジスタアレイ６００におい
て、同一の行に配置された比較用トランジスタのゲート
は、対応するワード線に接続され、同一の列に配置され
たものドレインはセンス線ＳＮ0 〜ＳＮJ の対応するも
のに接続される。各センス線ＳＮはセンス回路１に接続
される。Ｙセレクタによって選択されたビット線もセン
ス回路１に接続されている。センス回路１は、ビット線
およびセンス線に流れる電流の大小にもとづき選択され
たメモリセルにストアされる多ビット情報を生成し、出
力回路２に出力する。出力回路２は、トライステートバ
ッファ等によって形成され、センス回路１からのデータ
にもとづき出力端子７を駆動する。出力端子７は複数あ
るが、図面では１つのみ示している。
て、同一の行に配置された比較用トランジスタのゲート
は、対応するワード線に接続され、同一の列に配置され
たものドレインはセンス線ＳＮ0 〜ＳＮJ の対応するも
のに接続される。各センス線ＳＮはセンス回路１に接続
される。Ｙセレクタによって選択されたビット線もセン
ス回路１に接続されている。センス回路１は、ビット線
およびセンス線に流れる電流の大小にもとづき選択され
たメモリセルにストアされる多ビット情報を生成し、出
力回路２に出力する。出力回路２は、トライステートバ
ッファ等によって形成され、センス回路１からのデータ
にもとづき出力端子７を駆動する。出力端子７は複数あ
るが、図面では１つのみ示している。
【００２３】本実施例によるセンス回路１が図２（ａ）
に示されている。本図には、１つのワード線Ｗ0 、１つ
のメモリトランジスタＭＣＴ00およびＹセレクタ４にお
ける選択トランジスタＭＢ0 も示されている。また、本
実施例では、４つの閾値のうちの一つを各メモリセルト
ランジスタＭＣＴに設定できるようにしてるので、比較
用トランジスタはワード線Ｗ0 につき図示のとおり
Ｈ00，Ｈ01，Ｈ02の三つが設けられている。センス回路
１は、Ｐチャネルトランジスタ１１，１２，１３，１
４，１５，１６，１７，１８、電源端子ＶCC、三つのブ
ロック回路Ｒ1 ，Ｒ2，Ｒ3 及び二つのＮＯＲ回路１
９，２０から構成される。ブロック回路Ｒ1 〜Ｒ3 のそ
れぞれは、図３（Ｂ）のように構成されている。トラン
ジスタ１２，１３，１４はそのチャネル幅が図示のよう
にトランジスタ１１のチャネル幅Ｗの２倍に設定されて
いる。トランジスタ１２，１３，１４のチャネル長をト
ランジスタ１１の半分としてもよい。
に示されている。本図には、１つのワード線Ｗ0 、１つ
のメモリトランジスタＭＣＴ00およびＹセレクタ４にお
ける選択トランジスタＭＢ0 も示されている。また、本
実施例では、４つの閾値のうちの一つを各メモリセルト
ランジスタＭＣＴに設定できるようにしてるので、比較
用トランジスタはワード線Ｗ0 につき図示のとおり
Ｈ00，Ｈ01，Ｈ02の三つが設けられている。センス回路
１は、Ｐチャネルトランジスタ１１，１２，１３，１
４，１５，１６，１７，１８、電源端子ＶCC、三つのブ
ロック回路Ｒ1 ，Ｒ2，Ｒ3 及び二つのＮＯＲ回路１
９，２０から構成される。ブロック回路Ｒ1 〜Ｒ3 のそ
れぞれは、図３（Ｂ）のように構成されている。トラン
ジスタ１２，１３，１４はそのチャネル幅が図示のよう
にトランジスタ１１のチャネル幅Ｗの２倍に設定されて
いる。トランジスタ１２，１３，１４のチャネル長をト
ランジスタ１１の半分としてもよい。
【００２４】次に本メモリの動作を図３のタイミングチ
ャートを用いて説明する。なお、ＸおよびＹアドレスに
よりメモリトランジスタＭＣＴ00が選択されたものと
し、かつこのトランジスタの閾値は４つの閾値ＶT0，Ｖ
T1，ＶT2，ＶT3のうちの２番目の閾値ＶT1に設定されて
いるとする。また、比較用トランジスタＨ00，Ｈ01，Ｈ
02の閾値はそれぞれＶT0，ＶT1，ＶT2である。なお、以
下の説明において論理ハイレベルをＨ、論理ロウレベル
をＬと略記する。
ャートを用いて説明する。なお、ＸおよびＹアドレスに
よりメモリトランジスタＭＣＴ00が選択されたものと
し、かつこのトランジスタの閾値は４つの閾値ＶT0，Ｖ
T1，ＶT2，ＶT3のうちの２番目の閾値ＶT1に設定されて
いるとする。また、比較用トランジスタＨ00，Ｈ01，Ｈ
02の閾値はそれぞれＶT0，ＶT1，ＶT2である。なお、以
下の説明において論理ハイレベルをＨ、論理ロウレベル
をＬと略記する。
【００２５】ワード線Ｗ0 はまず、閾値ＶT0とＶT1との
中間レベルＶ1 に駆動される。このとき図示しないタイ
ミング信号発生回路はタイミング信号Ｔ0 のみをＬにし
トランジスタ１５をオンとする。これによって、トラン
ジスタ１２および１１はそれぞれを入力側および出力側
トランジスタとするカレントミラー回路を構成する。セ
ルトランジスタＭＣＴ00は閾値ＶT1を有するので、ワー
ド線Ｗ0 のＶ1 レベルによってもオフのままであるが、
一方、比較用トランジスタＨ00は導通する。これによっ
て電流Ｉ0 を流す。前述のとおりトランジスタ１２およ
び１１はカレントミラー回路を構成するが、トランジス
タ１１のチャネル幅がトランジスタ１２のチャネル幅の
半分のためにトランジスタ１１にはＩ0 の半分の電流を
流そうとする。ところが、メモリセルトランジスタＭＣ
Ｔ00はオフ状態であるので、ビット線Ｂ0 には電流は流
れない。その結果、Ｓ点のレベルは、図３のように、Ｖ
CCに引き上げられ、インバータ１８の出力はＬレベルを
出力する。この結果、ラッチブロックＲ0 には（反転
Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝（Ｌ，Ｌ，Ｌ，Ｌ）が入
力されてＱ0 ＝Ｌを出力する。
中間レベルＶ1 に駆動される。このとき図示しないタイ
ミング信号発生回路はタイミング信号Ｔ0 のみをＬにし
トランジスタ１５をオンとする。これによって、トラン
ジスタ１２および１１はそれぞれを入力側および出力側
トランジスタとするカレントミラー回路を構成する。セ
ルトランジスタＭＣＴ00は閾値ＶT1を有するので、ワー
ド線Ｗ0 のＶ1 レベルによってもオフのままであるが、
一方、比較用トランジスタＨ00は導通する。これによっ
て電流Ｉ0 を流す。前述のとおりトランジスタ１２およ
び１１はカレントミラー回路を構成するが、トランジス
タ１１のチャネル幅がトランジスタ１２のチャネル幅の
半分のためにトランジスタ１１にはＩ0 の半分の電流を
流そうとする。ところが、メモリセルトランジスタＭＣ
Ｔ00はオフ状態であるので、ビット線Ｂ0 には電流は流
れない。その結果、Ｓ点のレベルは、図３のように、Ｖ
CCに引き上げられ、インバータ１８の出力はＬレベルを
出力する。この結果、ラッチブロックＲ0 には（反転
Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝（Ｌ，Ｌ，Ｌ，Ｌ）が入
力されてＱ0 ＝Ｌを出力する。
【００２６】ワード線Ｗ0 はその後、閾値ＶT1とＶT2と
の中間レベルＶ2 に駆動される。またタイミング信号Ｔ
0 ，Ｔ1 ，Ｔ2 はそれぞれ（Ｈ，Ｌ，Ｈ）となる。メモ
リトランジスタＭＣＴ00はかくして導通し電流Ｉ1 を流
そうとする。一方、比較用トランジスタアレイにおいて
は比較用トランジスタＨ01が導通してＩ1 の電流が流
れ、Ｐ型トランジスタ１３にも同じ電流が流れる。Ｐ型
トランジスタ１３および１１が今度はカレントミラーを
構成するが、トランジスタ１１のゲート幅は１３の半分
であるので、トランジスタ１１はＩ1 の半分の電流を流
す能力しかない。この結果、Ｓ点はＬレベルとなり、反
転ＳはＨレベルとなる。このとき、タイミング信号Ｔ0
〜Ｔ2 により、ラッチブロックＲ0 の出力Ｑ0 はＬのま
まであり、一方、ラッチブロックＲ1 には（反転Ｓ，Ｔ
1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，Ｌ）が入力され
てその出力Ｑ1 はＨとなる。ラッチブロックＲ2 には
（反転Ｓ，Ｔ2 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，
Ｈ）が入力されるのでその出力Ｑ2 はＬとなる。
の中間レベルＶ2 に駆動される。またタイミング信号Ｔ
0 ，Ｔ1 ，Ｔ2 はそれぞれ（Ｈ，Ｌ，Ｈ）となる。メモ
リトランジスタＭＣＴ00はかくして導通し電流Ｉ1 を流
そうとする。一方、比較用トランジスタアレイにおいて
は比較用トランジスタＨ01が導通してＩ1 の電流が流
れ、Ｐ型トランジスタ１３にも同じ電流が流れる。Ｐ型
トランジスタ１３および１１が今度はカレントミラーを
構成するが、トランジスタ１１のゲート幅は１３の半分
であるので、トランジスタ１１はＩ1 の半分の電流を流
す能力しかない。この結果、Ｓ点はＬレベルとなり、反
転ＳはＨレベルとなる。このとき、タイミング信号Ｔ0
〜Ｔ2 により、ラッチブロックＲ0 の出力Ｑ0 はＬのま
まであり、一方、ラッチブロックＲ1 には（反転Ｓ，Ｔ
1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，Ｌ）が入力され
てその出力Ｑ1 はＨとなる。ラッチブロックＲ2 には
（反転Ｓ，Ｔ2 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，
Ｈ）が入力されるのでその出力Ｑ2 はＬとなる。
【００２７】ワード線Ｗ0 はさらに閾値ＶT2とＶT3との
中間レベルＶ3 に駆動され、またタイミング信号Ｔ0 ，
Ｔ1 ，Ｔ2 はそれぞれ（Ｈ，Ｈ，Ｌ）となる。この場合
は、ワード線Ｗ0 のレベルがＶ2 のときと同様にして、
出力ノードＳはＬであり、反転ＳはＨである。ラッチブ
ロックＲ0 およびＲ1 の各々の出力に変化はなく、ま
た、ラッチブロックＲ2 のＱ2 もＬのままである。
中間レベルＶ3 に駆動され、またタイミング信号Ｔ0 ，
Ｔ1 ，Ｔ2 はそれぞれ（Ｈ，Ｈ，Ｌ）となる。この場合
は、ワード線Ｗ0 のレベルがＶ2 のときと同様にして、
出力ノードＳはＬであり、反転ＳはＨである。ラッチブ
ロックＲ0 およびＲ1 の各々の出力に変化はなく、ま
た、ラッチブロックＲ2 のＱ2 もＬのままである。
【００２８】この後、ワード線Ｗ0 の電圧レベルがＶ3
のままタイミング信号Ｔ0 ，Ｔ1 ，Ｔ2 はすべてＨとな
る。このため、トランジスタ１２〜１４はトランジスタ
１１から切り離されるが、トランジスタ１１のゲートは
その前のバイアス電位を保持している。よって、出力ノ
ードＳはＬのままであり、反転ＳはＨレベルのままであ
る。この結果、ラッチブロックＲ0 〜Ｒ2 の出力は変化
しない。
のままタイミング信号Ｔ0 ，Ｔ1 ，Ｔ2 はすべてＨとな
る。このため、トランジスタ１２〜１４はトランジスタ
１１から切り離されるが、トランジスタ１１のゲートは
その前のバイアス電位を保持している。よって、出力ノ
ードＳはＬのままであり、反転ＳはＨレベルのままであ
る。この結果、ラッチブロックＲ0 〜Ｒ2 の出力は変化
しない。
【００２９】かくして、ＮＯＲゲート１９，２０は、セ
ルトランジスタＭＣＴ00にストアされている２ビットの
データとして、（１，０）を出力する。
ルトランジスタＭＣＴ00にストアされている２ビットの
データとして、（１，０）を出力する。
【００３０】この後、ワード線Ｗ0 はグランドレベルに
リセットされ、データのセンス、読み出し動作が終了す
る。
リセットされ、データのセンス、読み出し動作が終了す
る。
【００３１】メモリトランジスタＭＣＴの閾値がＶT0あ
るいはＶT2のときは、ワード線Ｗの駆動レベルがＷ1 あ
るいはＷ3 のときそれぞれ出力ノードＳにＨが現われ
る。メモリトランジスタＭＣＴの閾値がＶT3のときはワ
ード線の駆動レベルにかかわらず出力ノードＳはＬのま
まとなる。これらの状態は、それぞれラッチブロックＲ
0 〜Ｒ2 に取り込まれ、設定された閾値に対応する２ビ
ットの出力データが得られる。図４に、メモリトランジ
スタの閾値およびワード線駆動電圧、各トランジスタの
オン／オフ、ならびに出力データの値の関係を示す。す
なわち、メモリトランジスタの閾値がＶT0，ＶT1，
ＶT2，ＶT3のときの出力データはそれぞれ（０，０）、
（１，０）、（０，１）および（１，１）となる。
るいはＶT2のときは、ワード線Ｗの駆動レベルがＷ1 あ
るいはＷ3 のときそれぞれ出力ノードＳにＨが現われ
る。メモリトランジスタＭＣＴの閾値がＶT3のときはワ
ード線の駆動レベルにかかわらず出力ノードＳはＬのま
まとなる。これらの状態は、それぞれラッチブロックＲ
0 〜Ｒ2 に取り込まれ、設定された閾値に対応する２ビ
ットの出力データが得られる。図４に、メモリトランジ
スタの閾値およびワード線駆動電圧、各トランジスタの
オン／オフ、ならびに出力データの値の関係を示す。す
なわち、メモリトランジスタの閾値がＶT0，ＶT1，
ＶT2，ＶT3のときの出力データはそれぞれ（０，０）、
（１，０）、（０，１）および（１，１）となる。
【００３２】かかるセンス方式においては、前述のとお
り、カレントミラー回路を用いた電流センス方式を採用
しているので、出力ノードＳのＨ又はＬへの変化スピー
ドは格段に速い。しかも、その構成は簡略化されてい
る。
り、カレントミラー回路を用いた電流センス方式を採用
しているので、出力ノードＳのＨ又はＬへの変化スピー
ドは格段に速い。しかも、その構成は簡略化されてい
る。
【００３３】図５に本発明の第２の実施例によるメモリ
の回路図を示す。図２と同一構成部は同じ符号で示して
いる。本実施例では、タイミング信号Ｔ0 〜Ｔ2 をそれ
ぞれ受けるトランジスタ１５〜１７を比較用トランジス
タＨ00〜Ｈ02とカレントミラー回路の入力側トランジス
タ１２〜１４との間にそれぞれ設けている。本回路の動
作は、図２及び図３で示された動作と実質同一であるの
で説明を省略する。
の回路図を示す。図２と同一構成部は同じ符号で示して
いる。本実施例では、タイミング信号Ｔ0 〜Ｔ2 をそれ
ぞれ受けるトランジスタ１５〜１７を比較用トランジス
タＨ00〜Ｈ02とカレントミラー回路の入力側トランジス
タ１２〜１４との間にそれぞれ設けている。本回路の動
作は、図２及び図３で示された動作と実質同一であるの
で説明を省略する。
【００３４】図６は、本発明の第３の実施例によるメモ
リの回路図である。本メモリは、第１の実施例及び第２
の実施例と同様にワード線のレベルを段々と上昇させて
読み出す方式であるが、本実施例は、トランジスタ３０
〜３３によるカレントミラー回路として示されるよう
に、セル側のトランジスタを入力側とし、比較用トラン
ジスタ側を出力側としている。また、センス線を各出力
ノードとしてラッチブロック回路Ｒに接続している。ト
ランジスタ３１，３２，３３のチャネル幅はトランジス
タ３０のチャネル幅の２倍である。
リの回路図である。本メモリは、第１の実施例及び第２
の実施例と同様にワード線のレベルを段々と上昇させて
読み出す方式であるが、本実施例は、トランジスタ３０
〜３３によるカレントミラー回路として示されるよう
に、セル側のトランジスタを入力側とし、比較用トラン
ジスタ側を出力側としている。また、センス線を各出力
ノードとしてラッチブロック回路Ｒに接続している。ト
ランジスタ３１，３２，３３のチャネル幅はトランジス
タ３０のチャネル幅の２倍である。
【００３５】メモリトランジスタＭＣＴ00の閾値がＶ1
に設定されているとして動作につき説明する。ワード線
Ｗ0 がＶ1 レベルに駆動され、タイミング信号Ｔ0 ，Ｔ
1 ，Ｔ2 がそれぞれ（Ｌ，Ｈ，Ｈ）となると、比較用ト
ランジスタＨ00が導通、メモリトランジスタＭＣＴ00及
び比較用トランジスタＨ01，Ｈ02は非導通である。メモ
リトランジスタＭＣＴ00がオフであるのでトランジスタ
３０，３１，３２、及び３３はオフのままである。した
がって、出力ノードＳ5 のレベルはＬレベルとなる。ラ
ッチブロックＲ0 は、（Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝
（Ｌ，Ｌ，Ｌ，Ｌ）が入力され、Ｑ0 ＝Ｌを出力する。
に設定されているとして動作につき説明する。ワード線
Ｗ0 がＶ1 レベルに駆動され、タイミング信号Ｔ0 ，Ｔ
1 ，Ｔ2 がそれぞれ（Ｌ，Ｈ，Ｈ）となると、比較用ト
ランジスタＨ00が導通、メモリトランジスタＭＣＴ00及
び比較用トランジスタＨ01，Ｈ02は非導通である。メモ
リトランジスタＭＣＴ00がオフであるのでトランジスタ
３０，３１，３２、及び３３はオフのままである。した
がって、出力ノードＳ5 のレベルはＬレベルとなる。ラ
ッチブロックＲ0 は、（Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝
（Ｌ，Ｌ，Ｌ，Ｌ）が入力され、Ｑ0 ＝Ｌを出力する。
【００３６】ワード線Ｗ0 がＶ2 レベルに駆動され、信
号Ｔ0 ，Ｔ1 ，Ｔ2 がそれぞれ（Ｈ，Ｌ，Ｈ）となる
と、メモリトランジスタＭＣＴ00は導通し、また、比較
用トランジスタＨ00，Ｈ01も導通する。メモリトランジ
スタＭＣＴ00の導通によりトランジスタ３０には電流Ｉ
0 が流れる。トランジスタ３０〜３２における前述のチ
ャネル幅の設定から、トランジスタ３１，３２にはＩ0
の２倍の電流が流れようとする。一方、比較用トランジ
スタＨ00，Ｈ01にはそれぞれ電流Ｉ0 しか流れない。し
たがって、出力ノードＳ5 ，Ｓ6 のレベルは共に上昇し
てＨレベルとなり、ラッチブロック回路Ｒ0 及びＲ1 に
伝えられる。ラッチブロックＲ0 は、（Ｓ，Ｔ0 ，Ｑ
K-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，Ｌ）を受けることから
前の出力状態（Ｑ0 ＝Ｌ）を保持し、ラッチブロックＲ
1 には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，
Ｌ）が入力されたことからＱ1 ＝Ｈを出力する。また、
Ｒ2 には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（不定，Ｈ，
Ｌ，Ｈ）が入力されていることからＱ2 ＝Ｌを出力す
る。
号Ｔ0 ，Ｔ1 ，Ｔ2 がそれぞれ（Ｈ，Ｌ，Ｈ）となる
と、メモリトランジスタＭＣＴ00は導通し、また、比較
用トランジスタＨ00，Ｈ01も導通する。メモリトランジ
スタＭＣＴ00の導通によりトランジスタ３０には電流Ｉ
0 が流れる。トランジスタ３０〜３２における前述のチ
ャネル幅の設定から、トランジスタ３１，３２にはＩ0
の２倍の電流が流れようとする。一方、比較用トランジ
スタＨ00，Ｈ01にはそれぞれ電流Ｉ0 しか流れない。し
たがって、出力ノードＳ5 ，Ｓ6 のレベルは共に上昇し
てＨレベルとなり、ラッチブロック回路Ｒ0 及びＲ1 に
伝えられる。ラッチブロックＲ0 は、（Ｓ，Ｔ0 ，Ｑ
K-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，Ｌ）を受けることから
前の出力状態（Ｑ0 ＝Ｌ）を保持し、ラッチブロックＲ
1 には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，
Ｌ）が入力されたことからＱ1 ＝Ｈを出力する。また、
Ｒ2 には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（不定，Ｈ，
Ｌ，Ｈ）が入力されていることからＱ2 ＝Ｌを出力す
る。
【００３７】ワード線Ｗ0 が電圧レベルＶ3 にさらに駆
動され、また信号Ｔ0 ，Ｔ1 ，Ｔ2がそれぞれ（Ｈ，
Ｈ，Ｌ）となると、メモリトランジスタＭＣＴ00および
比較用トランジスタＨ00，Ｈ01，Ｈ02の全てが導通す
る。この結果、出力ノードＳ5 ，Ｓ6 ，Ｓ7 のレベルは
すべてＨレベルとなる。この結果、ラッチブロックＲ0
は、（Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，
Ｌ）が入力され、期間ＣでＱ0 ＝ＬであることからＱ0
＝Ｌを保持する。一方、Ｒ1 には（Ｓ，Ｔ1 ，ＱK-1，
ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，Ｌ）が入力され、期間ＣでＱ
1 ＝ＨであることからＱ1 ＝Ｈを出力する。また、Ｒ2
には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，
Ｈ）が入力され、Ｑ2 ＝Ｈを出力する。
動され、また信号Ｔ0 ，Ｔ1 ，Ｔ2がそれぞれ（Ｈ，
Ｈ，Ｌ）となると、メモリトランジスタＭＣＴ00および
比較用トランジスタＨ00，Ｈ01，Ｈ02の全てが導通す
る。この結果、出力ノードＳ5 ，Ｓ6 ，Ｓ7 のレベルは
すべてＨレベルとなる。この結果、ラッチブロックＲ0
は、（Ｓ，Ｔ0 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，
Ｌ）が入力され、期間ＣでＱ0 ＝ＬであることからＱ0
＝Ｌを保持する。一方、Ｒ1 には（Ｓ，Ｔ1 ，ＱK-1，
ＱK-2 ）＝（Ｈ，Ｈ，Ｌ，Ｌ）が入力され、期間ＣでＱ
1 ＝ＨであることからＱ1 ＝Ｈを出力する。また、Ｒ2
には（Ｓ，Ｔ1 ，ＱK-1 ，ＱK-2 ）＝（Ｈ，Ｌ，Ｌ，
Ｈ）が入力され、Ｑ2 ＝Ｈを出力する。
【００３８】ワード線Ｗ0 がＶ3 のレベル状態で、信号
Ｔ0 ，Ｔ1 ，Ｔ2 がそれぞれ（Ｈ，Ｈ，Ｈ）になると、
トランジスタはすべて導通状態にあり、この結果、前の
状態を保持する。
Ｔ0 ，Ｔ1 ，Ｔ2 がそれぞれ（Ｈ，Ｈ，Ｈ）になると、
トランジスタはすべて導通状態にあり、この結果、前の
状態を保持する。
【００３９】かくして、本実施例においても、メモリセ
ルトランジスタＭＣＴ00のストアデータとしてＤ1 ，Ｄ
2 ＝１，０が得られる。しかも、本実施例では、メモリ
トランジスタ及び比較用トランジスタの閾値ＶT0，
ＶT1，ＶT2，ＶT3とワード線Ｗ0のレベルＶ1 ，Ｖ2 ，
Ｖ3 との関係を、ＶT0＜Ｖ1 ＜ＶT1＜Ｖ2 ＜ＶT2＜Ｖ3
＜ＶT3という関係に制限する必要はなく、図７に示すよ
うに、ワード線Ｗ0 の駆動レベルＶ1 ，Ｖ2 ，Ｖ3 を広
く設定できる。すなわち、本メモリ回路は、メモリトラ
ンジスタ及び比較用トランジスタとカレントミラー回路
を形成し、メモリトランジスタのビット線に設けられて
いるカレントミラートランジスタ及び比較用トランジス
タのセンス線に設けられているカレントミラートランジ
スタのチャネル比を変えて設定していることから、メモ
リトランジスタの導通状態を比較用トランジスタとメモ
リトランジスタの導通電流の差をセンスしてハイレベル
又はローレベルを出力する構成となっている。よって、
ワード線の電位がＶT0，ＶT1よりも高いＶ1 になったと
しても、メモリトランジスタに流れる電流（例えば、１
μＡ）は、比較用トランジスタに流れている電流（例え
ば、１０μＡ）に比べてはるかに小さい電流であること
から、センス回路は、充分にハイレベルを出力すること
ができる。
ルトランジスタＭＣＴ00のストアデータとしてＤ1 ，Ｄ
2 ＝１，０が得られる。しかも、本実施例では、メモリ
トランジスタ及び比較用トランジスタの閾値ＶT0，
ＶT1，ＶT2，ＶT3とワード線Ｗ0のレベルＶ1 ，Ｖ2 ，
Ｖ3 との関係を、ＶT0＜Ｖ1 ＜ＶT1＜Ｖ2 ＜ＶT2＜Ｖ3
＜ＶT3という関係に制限する必要はなく、図７に示すよ
うに、ワード線Ｗ0 の駆動レベルＶ1 ，Ｖ2 ，Ｖ3 を広
く設定できる。すなわち、本メモリ回路は、メモリトラ
ンジスタ及び比較用トランジスタとカレントミラー回路
を形成し、メモリトランジスタのビット線に設けられて
いるカレントミラートランジスタ及び比較用トランジス
タのセンス線に設けられているカレントミラートランジ
スタのチャネル比を変えて設定していることから、メモ
リトランジスタの導通状態を比較用トランジスタとメモ
リトランジスタの導通電流の差をセンスしてハイレベル
又はローレベルを出力する構成となっている。よって、
ワード線の電位がＶT0，ＶT1よりも高いＶ1 になったと
しても、メモリトランジスタに流れる電流（例えば、１
μＡ）は、比較用トランジスタに流れている電流（例え
ば、１０μＡ）に比べてはるかに小さい電流であること
から、センス回路は、充分にハイレベルを出力すること
ができる。
【００４０】詳述すると、各閾値の差が等しく形成され
た本メモリは、 ＶT3−ＶT2＝ＶT2−ＶT1＝ＶT1−ＶT0 が成立する。
た本メモリは、 ＶT3−ＶT2＝ＶT2−ＶT1＝ＶT1−ＶT0 が成立する。
【００４１】閾値がＶT0の比較用トランジスタに流れる
電流値をＩ0 、閾値がＶT1のメモリトランジスタに流れ
る電流値をＩ1 とすると、 Ｉ0 ＝Ｋ（Ｖ1 −ＶT0） Ｉ1 ＝Ｋ（Ｖ1 −ＶT1） （Ｖ1 ＞ＶT1のとき） Ｉ1 ＝０ （Ｖ1 ≦ＶT1のとき） となる。なお、Ｋは任意の定数である。そこで、仮にＶ
1 の値を（ＶT2＋ＶT1）／２と設定したとしても、上述
した式より、 Ｉ1 ＝Ｉ0 ＊（Ｖ1 −ＶT1）／（Ｖ1 −ＶT0）＝Ｉ0 ＊
１／３ 以上の理由によりメモリトランジスタに流れる電流Ｉ1
は、比較用トランジスタの電流Ｉ0 の１／３の電流しか
流れない。よって、Ｖ1 の電位が仮に（ＶT2＋ＶT1）／
２となるとしても、１対３の比でもハイレベルが認識さ
れるように、インバータ１８、またはブロック回路を設
定しておけばよい。よって、本メモリの設計、製造が容
易になるという効果を奏している。
電流値をＩ0 、閾値がＶT1のメモリトランジスタに流れ
る電流値をＩ1 とすると、 Ｉ0 ＝Ｋ（Ｖ1 −ＶT0） Ｉ1 ＝Ｋ（Ｖ1 −ＶT1） （Ｖ1 ＞ＶT1のとき） Ｉ1 ＝０ （Ｖ1 ≦ＶT1のとき） となる。なお、Ｋは任意の定数である。そこで、仮にＶ
1 の値を（ＶT2＋ＶT1）／２と設定したとしても、上述
した式より、 Ｉ1 ＝Ｉ0 ＊（Ｖ1 −ＶT1）／（Ｖ1 −ＶT0）＝Ｉ0 ＊
１／３ 以上の理由によりメモリトランジスタに流れる電流Ｉ1
は、比較用トランジスタの電流Ｉ0 の１／３の電流しか
流れない。よって、Ｖ1 の電位が仮に（ＶT2＋ＶT1）／
２となるとしても、１対３の比でもハイレベルが認識さ
れるように、インバータ１８、またはブロック回路を設
定しておけばよい。よって、本メモリの設計、製造が容
易になるという効果を奏している。
【００４２】図８に、前述までの実施例に用い得るＸデ
コーダ／ドライバの一部を示す。本回路は、アドレスの
組み合わせによってハイレベルを出力するＮＯＡ回路８
００と、２段のインバータ８０１，８０２を有する。２
段目のインバータ８０２は、その動作電圧が、タイミン
グ信号Ｔ0 ，Ｔ1 ，Ｔ2 とトランジスタ８０３〜８０５
により電圧Ｖ1 ，Ｖ2 ，Ｖ3 の一つに切り換えられる。
かくして、選択されたワード線Ｗは、タイミング信号に
同期して階段状にそのレベルが駆動される。
コーダ／ドライバの一部を示す。本回路は、アドレスの
組み合わせによってハイレベルを出力するＮＯＡ回路８
００と、２段のインバータ８０１，８０２を有する。２
段目のインバータ８０２は、その動作電圧が、タイミン
グ信号Ｔ0 ，Ｔ1 ，Ｔ2 とトランジスタ８０３〜８０５
により電圧Ｖ1 ，Ｖ2 ，Ｖ3 の一つに切り換えられる。
かくして、選択されたワード線Ｗは、タイミング信号に
同期して階段状にそのレベルが駆動される。
【００４３】各駆動レベルは、一例として、図９の構成
により発生できる。本回路は、ドレインに電源電圧が接
続され、ゲートが接地されたｐＭＯＳトランジスタ９０
１と、ソースが接地され、ゲート及びドレインがトラン
ジスタ９０１のソースにそれぞれ接続された、１０〜１
００個並列に接続されたｎＭＯＳトランジスタ９０２〜
９０３を有し、トランジスタ９０１のソースから出力電
圧が取り出される。ｎＭＯＳトランジスタは、閾値がＶ
Tiからなるセルトランジスタであって、出力端子から
は、ＶTiとほぼ等しいＶi が出力される。ｎＭＯＳトラ
ンジスタを複数設けることによって、例えばｎＭＯＳト
ランジスタの電流駆動力が１μＡであるとすると５０個
で５０μＡとなり、高い駆動能力のドライブ電流が得ら
れる。従って、遅れが非常に小さくなるという効果を有
している。
により発生できる。本回路は、ドレインに電源電圧が接
続され、ゲートが接地されたｐＭＯＳトランジスタ９０
１と、ソースが接地され、ゲート及びドレインがトラン
ジスタ９０１のソースにそれぞれ接続された、１０〜１
００個並列に接続されたｎＭＯＳトランジスタ９０２〜
９０３を有し、トランジスタ９０１のソースから出力電
圧が取り出される。ｎＭＯＳトランジスタは、閾値がＶ
Tiからなるセルトランジスタであって、出力端子から
は、ＶTiとほぼ等しいＶi が出力される。ｎＭＯＳトラ
ンジスタを複数設けることによって、例えばｎＭＯＳト
ランジスタの電流駆動力が１μＡであるとすると５０個
で５０μＡとなり、高い駆動能力のドライブ電流が得ら
れる。従って、遅れが非常に小さくなるという効果を有
している。
【００４４】上記各実施例では、ワード線を低電位から
高電位に駆動させたが、高電位から低電位に駆動させて
メモリトランジスタの情報を読み出す方式でもよい。
高電位に駆動させたが、高電位から低電位に駆動させて
メモリトランジスタの情報を読み出す方式でもよい。
【００４５】図１０は、本発明の第５の実施例による半
導体メモリであり、同図（ａ）はメモリの一部を示すブ
ロック図、（ｂ）は図１０（ａ）のラッチブロックＲの
回路図である。
導体メモリであり、同図（ａ）はメモリの一部を示すブ
ロック図、（ｂ）は図１０（ａ）のラッチブロックＲの
回路図である。
【００４６】本実施例では、メモリトランジスタの閾値
を検出する方法として、ワード線の電位を駆動させるの
ではなく金属配線からなるグランド線を仮想グランド線
として駆動させる方法を採用したものである。
を検出する方法として、ワード線の電位を駆動させるの
ではなく金属配線からなるグランド線を仮想グランド線
として駆動させる方法を採用したものである。
【００４７】ワード線の出力Ｗ0 は、メモリトランジス
タＭＣＴ00、ＭＣＴ01及びメモリトランジスタの比較用
としての比較用トランジスタＨ00，Ｈ01，Ｈ02のゲート
にそれぞれ接続されている。メモリトランジスタＭＣＴ
00のソース又はドレインの一方がビット線Ｂ0 に接続さ
れ、他方が仮想グランド線ＫＧ１に接続される。一方、
メモリトランジスタＭＣＴ01のソース又はドレインの一
方がビット線Ｂ0 に接続され、他方が仮想グランド線Ｋ
Ｇ２に接続される。比較用トランジスタＨ00及びＨ01の
ソース又はドレインの一方が仮想グランド線ＫＧ３に共
通接続され、他方がセンス線ＳＮ0 及びＳＮ1 に接続さ
れ、比較用トランジスタＨ02のソース又はドレインの一
方はセンス線ＳＮ1 に接続され、他方は仮想グランド線
ＫＧ４に接続される。各ソース・ドレインは共通の拡散
層から構成される。各仮想グランド線はアルミ配線から
なる金属配線で形成されている。仮想グランド線ＫＧ
１，ＫＧ２は、アドレスによって切替選択され、読み出
すべきメモリに接続される仮想グランド線（例えばＫＧ
１）は、節点Ｖに接続され、他方の仮想グランド線（例
えばＫＧ２）は、ＶCCに接続される。仮想グランド線Ｋ
Ｇ３，ＫＧ４もそれぞれ節点Ｖの電位又はＶCCに制御さ
れる。ビット線Ｂ0 及びセンス線ＳＮ0 ，ＳＮ1 はそれ
ぞれカレントミラーを形成している。センス線ＳＮ
0 は、センスアンプＳＡ１に、センス線ＳＮ1 はセンス
アンプＳＡ２に接続されている。ブロック回路Ｒ3 は、
Ｑ2 ・Ｓ1 ＋反転Ｑ2 Ｓ2 及びＴ2 を入力しＱ1 、イン
バータを経由してＤ1 を出力する。ブロック回路Ｒ
4 は、Ｓ2 及びＴ1 を入力してＱ2 、インバータを経由
してＤ2 を出力する。
タＭＣＴ00、ＭＣＴ01及びメモリトランジスタの比較用
としての比較用トランジスタＨ00，Ｈ01，Ｈ02のゲート
にそれぞれ接続されている。メモリトランジスタＭＣＴ
00のソース又はドレインの一方がビット線Ｂ0 に接続さ
れ、他方が仮想グランド線ＫＧ１に接続される。一方、
メモリトランジスタＭＣＴ01のソース又はドレインの一
方がビット線Ｂ0 に接続され、他方が仮想グランド線Ｋ
Ｇ２に接続される。比較用トランジスタＨ00及びＨ01の
ソース又はドレインの一方が仮想グランド線ＫＧ３に共
通接続され、他方がセンス線ＳＮ0 及びＳＮ1 に接続さ
れ、比較用トランジスタＨ02のソース又はドレインの一
方はセンス線ＳＮ1 に接続され、他方は仮想グランド線
ＫＧ４に接続される。各ソース・ドレインは共通の拡散
層から構成される。各仮想グランド線はアルミ配線から
なる金属配線で形成されている。仮想グランド線ＫＧ
１，ＫＧ２は、アドレスによって切替選択され、読み出
すべきメモリに接続される仮想グランド線（例えばＫＧ
１）は、節点Ｖに接続され、他方の仮想グランド線（例
えばＫＧ２）は、ＶCCに接続される。仮想グランド線Ｋ
Ｇ３，ＫＧ４もそれぞれ節点Ｖの電位又はＶCCに制御さ
れる。ビット線Ｂ0 及びセンス線ＳＮ0 ，ＳＮ1 はそれ
ぞれカレントミラーを形成している。センス線ＳＮ
0 は、センスアンプＳＡ１に、センス線ＳＮ1 はセンス
アンプＳＡ２に接続されている。ブロック回路Ｒ3 は、
Ｑ2 ・Ｓ1 ＋反転Ｑ2 Ｓ2 及びＴ2 を入力しＱ1 、イン
バータを経由してＤ1 を出力する。ブロック回路Ｒ
4 は、Ｓ2 及びＴ1 を入力してＱ2 、インバータを経由
してＤ2 を出力する。
【００４８】次に図１１のタイミング図を用いて図１０
の動作を説明する。説明のために、メモリトランジスタ
ＭＣＴ00，ＭＣＴ01の閾値をそれぞれＶ′T1，Ｖ′T3と
し、比較用トランジスタＨ00，Ｈ01及びＨ02の閾値をそ
れぞれＶ′T0，Ｖ′T1，Ｖ′T2とし、仮想グランド線の
レベルＶSS，Ｖ1 ′，Ｖ2 ′，Ｖ3 ′，ＶCCとの関係を
ＶSS＜Ｖ3 ′＜Ｖ2 ′＜Ｖ1 ′＜ＶCC（図１２）とす
る。また、ここでは仮想グランド線のレベルを一度
Ｖ2 ′にしてその後、仮想グランド線のレベルをメモリ
トランジスタの状態により上下させる方法を説明する。
の動作を説明する。説明のために、メモリトランジスタ
ＭＣＴ00，ＭＣＴ01の閾値をそれぞれＶ′T1，Ｖ′T3と
し、比較用トランジスタＨ00，Ｈ01及びＨ02の閾値をそ
れぞれＶ′T0，Ｖ′T1，Ｖ′T2とし、仮想グランド線の
レベルＶSS，Ｖ1 ′，Ｖ2 ′，Ｖ3 ′，ＶCCとの関係を
ＶSS＜Ｖ3 ′＜Ｖ2 ′＜Ｖ1 ′＜ＶCC（図１２）とす
る。また、ここでは仮想グランド線のレベルを一度
Ｖ2 ′にしてその後、仮想グランド線のレベルをメモリ
トランジスタの状態により上下させる方法を説明する。
【００４９】まず、初期状態としてタイミング信号
Ｔ1 ，Ｔ2 共にＨレベルにしておく。すると、ドレイン
に電源Ｖ1 ′、ゲートにＱ2 ・反転Ｂ2 を入力している
トランジスタ６２はオフ、ドレインに電源Ｖ3 ′、ゲー
トに反転Ｑ2 ・反転Ｂ2 を入力しているトランジスタ６
３はオフ、ドレインに電源Ｖ2 ′、ゲートに反転Ｂ1 を
入力しているトランジスタ６４もオフであるため、トラ
ンジスタ６２，６３，６４の共通ソースの電位Ｖは、フ
ローティングとなっているが、その前の状態のアドレス
信号ＡがＨレベルの期間に仮想グランド線ＫＧ１がチャ
ージされ、ほぼＶCC−ＶThとなっている。ワード線Ｗ0
及びセレクタ信号Ｙ0 もＨレベルにして各メモリトラン
ジスタ及び各比較用トランジスタをオンにしておく。仮
想グランド線ＫＧ１は上記構成から節点Ｖに接続されて
フローティングレベル、ＫＧ２は反転ＡがＬのためトラ
ンジスタ５１はオン、トランジスタ５７はオフとなって
いることよりＶCC−ＶTn（周辺のＮ型トランジスタの閾
値）近くまでプリチャージされている。且つ、ビット線
Ｂ0 もＶCC−ＶTn近くまで上昇する。よって、メモリト
ランジスタＭＣＴ01には電流が流れない。また、仮想グ
ランド線ＫＧ４はＶCC−ＶTnレベルであるから、比較用
トランジスタＨ02はオフである。 （期間Ａ） 初期設定後、タイミング信号Ｂ1 ，Ｂ2 を
（Ｌ，Ｈ）とする。すると、トランジスタ６４はオンし
て節点ＶはＶ2 ′電位に低下する。また、トランジスタ
６０もオンしていることから仮想グランド線ＫＧ３はＶ
2 ′電位となる。ＫＧ１の電位もＶ2 ′になる。メモリ
トランジスタ、ＭＣＴ00の閾値がＶ′T1であることか
ら、メモリトランジスタＭＣＴ00に所定電流Ｉ1 が流れ
る。ビット線Ｂ0 は、ｐ型トランジスタ５３のソース及
びゲートに共通接続されていることからｐ型トランジス
タ５３にも電流Ｉ1 が流れる。ビット線Ｂ0 がゲートに
接続されるｐ型トランジスタ５５は、トランジスタ５３
の２Ｗ／Ｌであることから電流Ｉ1 の２倍の電流が流れ
ようとするが、閾値がＶ′T1である比較用トランジスタ
Ｈ01のチャネルＷ／Ｌはトランジスタ５３と同じである
ことから電流Ｉ1 しか流れない。そのため、Ｓ20のレベ
ルは上昇しセンスアンプＳＡ２を経由したＳ2のレベル
はＶCCレベルまで上昇する。また、トランジスタ５４、
センス線ＳＮ0及び閾値がＶ′T0である比較用トランジ
スタＨ00も同様の構成故、センスアンプＳＡ１の出力Ｓ
1 もＨレベルとなる。ブロック回路Ｒ3 は、タイミング
信号Ｂ2とＱ2 ・Ｓ1 ＋反転Ｑ2 ・Ｓ2 を入力している
が、Ｑ2 が不定であることからデータ出力Ｄ1 も不定で
ある。また、ブロック回路Ｒ4 は、タイミング信号Ｂ1
＝ＬレベルによってＳ2 のＨレベルがラッチされＱ2 が
Ｈレベル、データ出力Ｄ2はＬレベル、データとしては
“０”が出力される。この期間でメモリトランジスタＭ
ＣＴ00の閾値がＶ′T0またはＶ′T1であると検出され
る。
Ｔ1 ，Ｔ2 共にＨレベルにしておく。すると、ドレイン
に電源Ｖ1 ′、ゲートにＱ2 ・反転Ｂ2 を入力している
トランジスタ６２はオフ、ドレインに電源Ｖ3 ′、ゲー
トに反転Ｑ2 ・反転Ｂ2 を入力しているトランジスタ６
３はオフ、ドレインに電源Ｖ2 ′、ゲートに反転Ｂ1 を
入力しているトランジスタ６４もオフであるため、トラ
ンジスタ６２，６３，６４の共通ソースの電位Ｖは、フ
ローティングとなっているが、その前の状態のアドレス
信号ＡがＨレベルの期間に仮想グランド線ＫＧ１がチャ
ージされ、ほぼＶCC−ＶThとなっている。ワード線Ｗ0
及びセレクタ信号Ｙ0 もＨレベルにして各メモリトラン
ジスタ及び各比較用トランジスタをオンにしておく。仮
想グランド線ＫＧ１は上記構成から節点Ｖに接続されて
フローティングレベル、ＫＧ２は反転ＡがＬのためトラ
ンジスタ５１はオン、トランジスタ５７はオフとなって
いることよりＶCC−ＶTn（周辺のＮ型トランジスタの閾
値）近くまでプリチャージされている。且つ、ビット線
Ｂ0 もＶCC−ＶTn近くまで上昇する。よって、メモリト
ランジスタＭＣＴ01には電流が流れない。また、仮想グ
ランド線ＫＧ４はＶCC−ＶTnレベルであるから、比較用
トランジスタＨ02はオフである。 （期間Ａ） 初期設定後、タイミング信号Ｂ1 ，Ｂ2 を
（Ｌ，Ｈ）とする。すると、トランジスタ６４はオンし
て節点ＶはＶ2 ′電位に低下する。また、トランジスタ
６０もオンしていることから仮想グランド線ＫＧ３はＶ
2 ′電位となる。ＫＧ１の電位もＶ2 ′になる。メモリ
トランジスタ、ＭＣＴ00の閾値がＶ′T1であることか
ら、メモリトランジスタＭＣＴ00に所定電流Ｉ1 が流れ
る。ビット線Ｂ0 は、ｐ型トランジスタ５３のソース及
びゲートに共通接続されていることからｐ型トランジス
タ５３にも電流Ｉ1 が流れる。ビット線Ｂ0 がゲートに
接続されるｐ型トランジスタ５５は、トランジスタ５３
の２Ｗ／Ｌであることから電流Ｉ1 の２倍の電流が流れ
ようとするが、閾値がＶ′T1である比較用トランジスタ
Ｈ01のチャネルＷ／Ｌはトランジスタ５３と同じである
ことから電流Ｉ1 しか流れない。そのため、Ｓ20のレベ
ルは上昇しセンスアンプＳＡ２を経由したＳ2のレベル
はＶCCレベルまで上昇する。また、トランジスタ５４、
センス線ＳＮ0及び閾値がＶ′T0である比較用トランジ
スタＨ00も同様の構成故、センスアンプＳＡ１の出力Ｓ
1 もＨレベルとなる。ブロック回路Ｒ3 は、タイミング
信号Ｂ2とＱ2 ・Ｓ1 ＋反転Ｑ2 ・Ｓ2 を入力している
が、Ｑ2 が不定であることからデータ出力Ｄ1 も不定で
ある。また、ブロック回路Ｒ4 は、タイミング信号Ｂ1
＝ＬレベルによってＳ2 のＨレベルがラッチされＱ2 が
Ｈレベル、データ出力Ｄ2はＬレベル、データとしては
“０”が出力される。この期間でメモリトランジスタＭ
ＣＴ00の閾値がＶ′T0またはＶ′T1であると検出され
る。
【００５０】（期間Ｂ） 次に、メモリトランジスタＭ
ＣＴ00の閾値がＶ′T0であるかまたはＶ′T1であるかと
いう検出動作に入る。タイミング信号Ｂ2 がＬレベル、
Ｂ1がＨレベルになると、期間ＡによりＱ2 がＨレベル
であることからトランジスタ６２がオン、６３，６４は
オフとなって節点Ｖは、Ｖ1 ′電位に上昇する。する
と、仮想グランド線ＫＧ１及びＫＧ３はＶ1 ′となって
メモリトランジスタＭＣＴ00は非導通となる。よって、
ビット線Ｂ0 には電流が流れないことからトランジスタ
５３，５４，５５はオフとなる。仮想グランド線ＫＧ３
がＶ1 ′電位であることから比較用トランジスタＨ00は
導通してセンス線ＳＮ0 はＶ1 ′電位近くに低下する。
そのためセンスアンプＳＡ１は、Ｌレベルを出力する。
ブロック回路Ｒ3 は、期間Ａの（Ｑ2 ，Ｓ1 ）＝（Ｈ，
Ｌ）よりタイミング信号Ｂ2 のＬレベルによってＬレベ
ルがラッチされて、出力Ｄ1 はＨレベル、データ“１”
が出力される。ブロック回路Ｒ4 は、タイミング信号Ｂ
1 がＨレベルであることから、Ｓ2 のレベルに関係な
く、期間ＡのＱ2 が保持されてＬレベル、すなわち、デ
ータ“０”を出力する。
ＣＴ00の閾値がＶ′T0であるかまたはＶ′T1であるかと
いう検出動作に入る。タイミング信号Ｂ2 がＬレベル、
Ｂ1がＨレベルになると、期間ＡによりＱ2 がＨレベル
であることからトランジスタ６２がオン、６３，６４は
オフとなって節点Ｖは、Ｖ1 ′電位に上昇する。する
と、仮想グランド線ＫＧ１及びＫＧ３はＶ1 ′となって
メモリトランジスタＭＣＴ00は非導通となる。よって、
ビット線Ｂ0 には電流が流れないことからトランジスタ
５３，５４，５５はオフとなる。仮想グランド線ＫＧ３
がＶ1 ′電位であることから比較用トランジスタＨ00は
導通してセンス線ＳＮ0 はＶ1 ′電位近くに低下する。
そのためセンスアンプＳＡ１は、Ｌレベルを出力する。
ブロック回路Ｒ3 は、期間Ａの（Ｑ2 ，Ｓ1 ）＝（Ｈ，
Ｌ）よりタイミング信号Ｂ2 のＬレベルによってＬレベ
ルがラッチされて、出力Ｄ1 はＨレベル、データ“１”
が出力される。ブロック回路Ｒ4 は、タイミング信号Ｂ
1 がＨレベルであることから、Ｓ2 のレベルに関係な
く、期間ＡのＱ2 が保持されてＬレベル、すなわち、デ
ータ“０”を出力する。
【００５１】（期間Ｃ） タイミング信号Ｂ1 ，Ｂ2 が
Ｈレベルになると、トランジスタ６２，６３，６４はそ
れぞれオフになり、節点Ｖはフローティングレベルとな
る。仮想グランド線ＫＧ１，ＫＧ３共にフローティング
レベルとなりＳ1 及びＳ2 の出力とも定まらないが、ブ
ロック回路Ｒ3 ，Ｒ4 にはそれぞれＨレベルのタイミン
グ信号Ｂ1 ，Ｂ2 が入力されていることから期間ＢのＱ
1 及びＱ2 の出力は保持され、データ出力Ｄ1 及びＤ2
は、それぞれ（１，０）が得られる。
Ｈレベルになると、トランジスタ６２，６３，６４はそ
れぞれオフになり、節点Ｖはフローティングレベルとな
る。仮想グランド線ＫＧ１，ＫＧ３共にフローティング
レベルとなりＳ1 及びＳ2 の出力とも定まらないが、ブ
ロック回路Ｒ3 ，Ｒ4 にはそれぞれＨレベルのタイミン
グ信号Ｂ1 ，Ｂ2 が入力されていることから期間ＢのＱ
1 及びＱ2 の出力は保持され、データ出力Ｄ1 及びＤ2
は、それぞれ（１，０）が得られる。
【００５２】（期間Ｄ） 反転ＡがＨレベルになると、
トランジスタ５１がオフ、トランジスタ５２がオンにな
って仮想グランド線ＫＧ２は節点Ｖに接続される。節点
Ｖは、タイミング信号Ｂ2 がＨレベルであることから各
電源Ｖ1 ，Ｖ2 ，Ｖ3 とは接続されないが、先に説明し
たようにＶCC−ＶTnレベルであった仮想グランド線ＫＧ
２に接続されたためにＶCC−ＶTnレベルに上昇する。ま
た、仮想グランド線ＫＧ２と節点Ｖが接続されたために
閾値がＶ′T3のメモリトランジスタＭＣＴ01が選択され
る。アドレス信号Ａは、Ｌレベルであることからトラン
ジスタ５２はオン、トランジスタ５６はオフであること
から仮想グランド線ＫＧ１はＶCC−ＶTnレベルとなる。
Ｄ1 及びＤ2 は保持される。
トランジスタ５１がオフ、トランジスタ５２がオンにな
って仮想グランド線ＫＧ２は節点Ｖに接続される。節点
Ｖは、タイミング信号Ｂ2 がＨレベルであることから各
電源Ｖ1 ，Ｖ2 ，Ｖ3 とは接続されないが、先に説明し
たようにＶCC−ＶTnレベルであった仮想グランド線ＫＧ
２に接続されたためにＶCC−ＶTnレベルに上昇する。ま
た、仮想グランド線ＫＧ２と節点Ｖが接続されたために
閾値がＶ′T3のメモリトランジスタＭＣＴ01が選択され
る。アドレス信号Ａは、Ｌレベルであることからトラン
ジスタ５２はオン、トランジスタ５６はオフであること
から仮想グランド線ＫＧ１はＶCC−ＶTnレベルとなる。
Ｄ1 及びＤ2 は保持される。
【００５３】（期間Ｅ） Ｂ1 がＬレベル、Ｂ2 がＨレ
ベルになると、トランジスタ６４のみがオンになり節点
ＶがＶ2 ′電位となる。節点ＶがＶ2 ′電位であるから
仮想グランド線ＫＧ２もＶ2 ′電位になる。メモリトラ
ンジスタＭＣＴ01の閾値がＶ′T3であることから非導通
であり、トランジスタ５３には電流が流れない。このた
め、トランジスタ５４，５５はオフであることから各ト
ランジスタには電流は流れない。そのため、各センス線
ＳＮ0 ，ＳＮ1 は仮想グランド線ＫＧ３と等電位Ｖ2 ′
になる。よって、各デジット線の電位Ｓ10及びＳ20のＶ
2 ′レベル電位をセンスアンプＳＡ１，２で増幅してＳ
1 ，Ｓ2 は共にＬレベルとなる。ブロック回路Ｒ3 は、
タイミング信号Ｂ2 がＨレベルであるからＬレベルのＱ
1 を出力し、Ｄ1 は“１”を保持する。ブロック回路Ｒ
4 は、Ｓ2 のＬレベルをタイミング信号Ｂ2 のＨレベル
でラッチしてＬレベルのＱ2 を出力して、Ｄ2 は“１”
を出力する。
ベルになると、トランジスタ６４のみがオンになり節点
ＶがＶ2 ′電位となる。節点ＶがＶ2 ′電位であるから
仮想グランド線ＫＧ２もＶ2 ′電位になる。メモリトラ
ンジスタＭＣＴ01の閾値がＶ′T3であることから非導通
であり、トランジスタ５３には電流が流れない。このた
め、トランジスタ５４，５５はオフであることから各ト
ランジスタには電流は流れない。そのため、各センス線
ＳＮ0 ，ＳＮ1 は仮想グランド線ＫＧ３と等電位Ｖ2 ′
になる。よって、各デジット線の電位Ｓ10及びＳ20のＶ
2 ′レベル電位をセンスアンプＳＡ１，２で増幅してＳ
1 ，Ｓ2 は共にＬレベルとなる。ブロック回路Ｒ3 は、
タイミング信号Ｂ2 がＨレベルであるからＬレベルのＱ
1 を出力し、Ｄ1 は“１”を保持する。ブロック回路Ｒ
4 は、Ｓ2 のＬレベルをタイミング信号Ｂ2 のＨレベル
でラッチしてＬレベルのＱ2 を出力して、Ｄ2 は“１”
を出力する。
【００５４】（期間Ｆ） 次に、前回までの期間におい
てメモリトランジスタＭＣＴ01の閾値がＶ′T2又はＶ′
T3であると判定され、この期間においてメモリトランジ
スタの閾値がＶ′T2又はＶ′T3かを判定する。タイミン
グ信号Ｂ1 がＨレベル、Ｂ2がＬレベル、期間Ｅにおい
てＱ2 がＬレベルであることから、トランジスタ６２，
６４はオフ、６３はオンとなって節点ＶはＶ3 ′電位と
なる。仮想グランド線ＫＧ２はＶ3 ′電位になるが、メ
モリトランジスタＭＣＴ01は、閾値がＶ′T3であること
から非導通、よって、トランジスタ５３，５４，５５は
オフのままである。仮想グランド線ＫＧ４はＶ3 ′電位
であることから比較用トランジスタＨ02はオンになりセ
ンス線１から仮想グランド線ＫＧ４に電流が流れる。Ｓ
20はＶ3′電位に引き抜かれセンスアンプＳＡ２を経由
してＳ2 にＬレベルを出力する。ブロック回路Ｒ4 では
タイミング信号Ｂ1 が入力されていることからＱ2 はＬ
レベル、データＤ2 は“１”が出力される。ブロック回
路Ｒ3 は、Ｑ2 がＬレベル、Ｓ2 がＬレベルであるから
ＬレベルをＢ2 のＬレベルでラッチする。その結果、Ｑ
1 がＬレベル、データ出力“１”が出力される。
てメモリトランジスタＭＣＴ01の閾値がＶ′T2又はＶ′
T3であると判定され、この期間においてメモリトランジ
スタの閾値がＶ′T2又はＶ′T3かを判定する。タイミン
グ信号Ｂ1 がＨレベル、Ｂ2がＬレベル、期間Ｅにおい
てＱ2 がＬレベルであることから、トランジスタ６２，
６４はオフ、６３はオンとなって節点ＶはＶ3 ′電位と
なる。仮想グランド線ＫＧ２はＶ3 ′電位になるが、メ
モリトランジスタＭＣＴ01は、閾値がＶ′T3であること
から非導通、よって、トランジスタ５３，５４，５５は
オフのままである。仮想グランド線ＫＧ４はＶ3 ′電位
であることから比較用トランジスタＨ02はオンになりセ
ンス線１から仮想グランド線ＫＧ４に電流が流れる。Ｓ
20はＶ3′電位に引き抜かれセンスアンプＳＡ２を経由
してＳ2 にＬレベルを出力する。ブロック回路Ｒ4 では
タイミング信号Ｂ1 が入力されていることからＱ2 はＬ
レベル、データＤ2 は“１”が出力される。ブロック回
路Ｒ3 は、Ｑ2 がＬレベル、Ｓ2 がＬレベルであるから
ＬレベルをＢ2 のＬレベルでラッチする。その結果、Ｑ
1 がＬレベル、データ出力“１”が出力される。
【００５５】（期間Ｇ） タイミング信号Ｂ1 ，Ｂ2 は
共にＨレベルとなり節点Ｖはフローティングレベルとな
ることからＫＧ２もフローティングレベルとなる。他の
仮想グランド線は、共にＶCC−ＶTn電位となる。また、
それぞれのブロック回路には共にタイミング信号Ｂ1 ，
Ｂ2 がＨレベルが入力されることから期間Ｆのレベルを
保持する。
共にＨレベルとなり節点Ｖはフローティングレベルとな
ることからＫＧ２もフローティングレベルとなる。他の
仮想グランド線は、共にＶCC−ＶTn電位となる。また、
それぞれのブロック回路には共にタイミング信号Ｂ1 ，
Ｂ2 がＨレベルが入力されることから期間Ｆのレベルを
保持する。
【００５６】以上の動作によりメモリトランジスタＭＣ
Ｔ00，ＭＣＴ01の閾値がそれぞれＶ′T1，Ｖ′T2と検出
される。メモリトランジスタの閾値がＶ′T0，Ｖ′T1，
Ｖ′T2、Ｖ′T3の時は、上述したような動作を行って、
それぞれ（０，０）、（１，０）、（０，１）、（１，
１）を出力する。
Ｔ00，ＭＣＴ01の閾値がそれぞれＶ′T1，Ｖ′T2と検出
される。メモリトランジスタの閾値がＶ′T0，Ｖ′T1，
Ｖ′T2、Ｖ′T3の時は、上述したような動作を行って、
それぞれ（０，０）、（１，０）、（０，１）、（１，
１）を出力する。
【００５７】上記構成により、仮想グランド線（及びデ
ジット線）がアルミ配線で形成されているため抵抗が小
さく、ポリシリコン配線からなるワード線（例えば、ゲ
ートをポリシリコン及びタングステン層で形成しても１
０Ω／□）を駆動させるよりは遅延時間が小さい。よっ
て、ワード線の遅れを考慮してワード線を短くするため
にＸデコーダの数を多くする必要は無いためＸデコーダ
を少なくでき、セル占有率を上げて大容量化させること
ができる。
ジット線）がアルミ配線で形成されているため抵抗が小
さく、ポリシリコン配線からなるワード線（例えば、ゲ
ートをポリシリコン及びタングステン層で形成しても１
０Ω／□）を駆動させるよりは遅延時間が小さい。よっ
て、ワード線の遅れを考慮してワード線を短くするため
にＸデコーダの数を多くする必要は無いためＸデコーダ
を少なくでき、セル占有率を上げて大容量化させること
ができる。
【００５８】図１３は、本発明の第５の実施例によるメ
モリの回路図を示す。本実施例は、節点Ｖの電位をタイ
ミング信号Ｂ1 ，Ｂ2 ，Ｂ3 によってＶ1 ′→Ｖ2 ′→
Ｖ3′と変化させてメモリトランジスタの閾値を判定す
る回路を開示している。図１３（ａ）のブロック回路を
図１３（ｂ）に示す。ワード線に接続されているメモリ
トランジスタＭＣＴ00，ＭＣＴ01、比較用トランジスタ
Ｈ00，Ｈ01，Ｈ02、ビット線Ｂ0 、センス線ＳＮ0 ，Ｓ
Ｎ1 、仮想グランド線ＫＧ１，ＫＧ２，ＫＧ３，ＫＧ４
の接続関係は、図１０と同じである。仮想グランドの電
圧を制御する回路は、Ｖ1 ′，Ｖ2 ′，Ｖ3 ′と、その
電位を切り換えるためのトランジスタ９１，９２，９３
とからなり、トランジスタ１，２，３はそれぞれゲート
にタイミング信号Ｔ1 ，Ｔ2 ，Ｔ3 を入力している。仮
想グランド線の電位を制御するために仮想グランド線Ｋ
Ｇ１には、アドレス信号Ａをゲートに入力しドレインに
ＶCCが接続されているｐ型トランジスタ８０及びドレイ
ンが節点Ｖに接続されているｎ型トランジスタ８１が設
けられている。各仮想グランド線ＫＧ２，ＫＧ３，ＫＧ
４もそれぞれ一対のＰ型、Ｎ型トランジスタが同様に設
けられ、各一対のトランジスタのゲートにはそれぞれ反
転Ａ、反転Ｂ1 ＋反転Ｂ2 、反転Ｂ3 が接続されてい
る。メモリトランジスタのアクセスを制御するＹセレク
タ出力Ｙ0 をゲートに共通に入力するトランジスタＭＫ
1 、Ｂ0 ，ＭＫ2 がそれぞれ仮想グランド線ＫＧ１、ビ
ット線Ｂ0 、仮想グランド線ＫＧ２に設けられている。
ビット線Ｂ0 及びセンス線ＳＮ0 ，ＳＮ1 にはそれぞれ
チャネルがＷ／Ｌのトランジスタ８４、２Ｗ／Ｌのトラ
ンジスタ８５，８６が設けられ、各ゲートは共通に接続
されている。各センス線ＳＮ1 ，ＳＮ2 の出力はそれぞ
れセンスアンプＳＡ３，ＳＡ４を介してブロック回路Ｒ
1 ，Ｒ2 及びＲ3 に入力されている。
モリの回路図を示す。本実施例は、節点Ｖの電位をタイ
ミング信号Ｂ1 ，Ｂ2 ，Ｂ3 によってＶ1 ′→Ｖ2 ′→
Ｖ3′と変化させてメモリトランジスタの閾値を判定す
る回路を開示している。図１３（ａ）のブロック回路を
図１３（ｂ）に示す。ワード線に接続されているメモリ
トランジスタＭＣＴ00，ＭＣＴ01、比較用トランジスタ
Ｈ00，Ｈ01，Ｈ02、ビット線Ｂ0 、センス線ＳＮ0 ，Ｓ
Ｎ1 、仮想グランド線ＫＧ１，ＫＧ２，ＫＧ３，ＫＧ４
の接続関係は、図１０と同じである。仮想グランドの電
圧を制御する回路は、Ｖ1 ′，Ｖ2 ′，Ｖ3 ′と、その
電位を切り換えるためのトランジスタ９１，９２，９３
とからなり、トランジスタ１，２，３はそれぞれゲート
にタイミング信号Ｔ1 ，Ｔ2 ，Ｔ3 を入力している。仮
想グランド線の電位を制御するために仮想グランド線Ｋ
Ｇ１には、アドレス信号Ａをゲートに入力しドレインに
ＶCCが接続されているｐ型トランジスタ８０及びドレイ
ンが節点Ｖに接続されているｎ型トランジスタ８１が設
けられている。各仮想グランド線ＫＧ２，ＫＧ３，ＫＧ
４もそれぞれ一対のＰ型、Ｎ型トランジスタが同様に設
けられ、各一対のトランジスタのゲートにはそれぞれ反
転Ａ、反転Ｂ1 ＋反転Ｂ2 、反転Ｂ3 が接続されてい
る。メモリトランジスタのアクセスを制御するＹセレク
タ出力Ｙ0 をゲートに共通に入力するトランジスタＭＫ
1 、Ｂ0 ，ＭＫ2 がそれぞれ仮想グランド線ＫＧ１、ビ
ット線Ｂ0 、仮想グランド線ＫＧ２に設けられている。
ビット線Ｂ0 及びセンス線ＳＮ0 ，ＳＮ1 にはそれぞれ
チャネルがＷ／Ｌのトランジスタ８４、２Ｗ／Ｌのトラ
ンジスタ８５，８６が設けられ、各ゲートは共通に接続
されている。各センス線ＳＮ1 ，ＳＮ2 の出力はそれぞ
れセンスアンプＳＡ３，ＳＡ４を介してブロック回路Ｒ
1 ，Ｒ2 及びＲ3 に入力されている。
【００５９】次に、この回路の動作について図１４を利
用して説明する。まず、初期状態Ａとしてタイミング信
号Ｂ1 ，Ｂ2 ，Ｂ3 は共にＨレベル、Ｙセレクタの出力
であるセレクタ信号Ｙ0 、ワード線Ｗ0 は共にＬレベル
である。期間Ｂにおいては、メモリトランジスタＭＣＴ
00の読み出し操作を行うためにワード線Ｗ0 、セレクタ
信号Ｙ0 、アドレス信号ＡをそれぞれＨレベルにする。
すると、ビット線Ｂ0は、ＶCC−ＶTn電位となり、それ
に従って仮想グランド線ＫＧ１も電位が上昇する。
用して説明する。まず、初期状態Ａとしてタイミング信
号Ｂ1 ，Ｂ2 ，Ｂ3 は共にＨレベル、Ｙセレクタの出力
であるセレクタ信号Ｙ0 、ワード線Ｗ0 は共にＬレベル
である。期間Ｂにおいては、メモリトランジスタＭＣＴ
00の読み出し操作を行うためにワード線Ｗ0 、セレクタ
信号Ｙ0 、アドレス信号ＡをそれぞれＨレベルにする。
すると、ビット線Ｂ0は、ＶCC−ＶTn電位となり、それ
に従って仮想グランド線ＫＧ１も電位が上昇する。
【００６０】（期間Ｃ） タイミング信号Ｔ1 がＬレベ
ル、Ｂ2 ，Ｂ3 がＨレベルになると、節点Ｖ、仮想グラ
ンド線ＫＧ１はＶ1 ′電位になる。また、ゲートに反転
Ｂ1＋反転Ｂ2 が入力されているトランジスタ８８はオ
ンになり仮想グランド線ＫＧ３はＶ1 ′電位となる。し
かしながら、閾値がＶ′T1であるメモリトランジスタＭ
ＣＴ00は導通しないことからトランジスタ８４，８５，
８６も非導通である。仮想グランド線ＫＧ３がＶ1 電位
であることからセンス線ＳＮ0 、すなわち、Ｓ10も
Ｖ1 ′電位に近くなり、センスアンプＳＡ３で増幅され
たＳ1 はＬレベルとなる。ブロック回路Ｒ1 は、（Ｂ1
＝Ｌ、Ｓ1 ＝Ｌ）を入力してＱ1 ＝Ｌを出力する。ブロ
ック回路Ｒ2 ，Ｒ3 は、タイミング信号Ｂ2 ，Ｂ3 がＨ
レベルでＳ2が不定であることから出力は確定されな
い。
ル、Ｂ2 ，Ｂ3 がＨレベルになると、節点Ｖ、仮想グラ
ンド線ＫＧ１はＶ1 ′電位になる。また、ゲートに反転
Ｂ1＋反転Ｂ2 が入力されているトランジスタ８８はオ
ンになり仮想グランド線ＫＧ３はＶ1 ′電位となる。し
かしながら、閾値がＶ′T1であるメモリトランジスタＭ
ＣＴ00は導通しないことからトランジスタ８４，８５，
８６も非導通である。仮想グランド線ＫＧ３がＶ1 電位
であることからセンス線ＳＮ0 、すなわち、Ｓ10も
Ｖ1 ′電位に近くなり、センスアンプＳＡ３で増幅され
たＳ1 はＬレベルとなる。ブロック回路Ｒ1 は、（Ｂ1
＝Ｌ、Ｓ1 ＝Ｌ）を入力してＱ1 ＝Ｌを出力する。ブロ
ック回路Ｒ2 ，Ｒ3 は、タイミング信号Ｂ2 ，Ｂ3 がＨ
レベルでＳ2が不定であることから出力は確定されな
い。
【００６１】（期間Ｄ） タイミング信号Ｂ2 がＬレベ
ル、Ｂ1 ，Ｂ3 がＨレベルになると、節点Ｖ、仮想グラ
ンド線ＫＧ１，ＫＧ３はＶ2 ′電位になる。よって、メ
モリトランジスタＭＣＴ00は導通してトランジスタ８４
に所定電流Ｉ1 が流れる。トランジスタ８４に電流が流
れたことによってトランジスタ８５，８６には、トラン
ジスタ８４の２倍の電流が流れようとする。しかしなが
ら、仮想グランド線ＫＧ３はＶ2 ′電位のために比較用
トランジスタＨ01は、ＶほぼＩ1 の電流しか流れないた
めにＳ20の電位はＶCC電位に近づき、センスアンプＳＡ
４の出力はＨレベルが出力される。Ｓ10は、導通してい
る比較用トランジスタＨ00の電流の大きさに決まるため
にＳ10のレベルは不明である。ブロック回路Ｒ1 は、タ
イミング信号Ｂ1 ＝Ｌ、期間ＣでのＱ1 ＝Ｌであること
からＱ1 ＝Ｌを保持する。ブロック回路Ｒ2 は、Ｓ2 ＝
Ｈ、Ｑ1 ＝Ｌをタイミング信号Ｂ2 でラッチしてＱ2 ＝
Ｈレベルを出力する。ブロック回路Ｒ3 は、Ｓ2 ＝Ｈを
入力しているが、リセット入力としてＱ2 （＝Ｈ）を入
力していることからＱ3 ＝Ｌレベルにリセットされる。
ＮＯＲ回路１は、（Ｌ，Ｌ）を入力してデータ“１”
を、ＮＯＲ回路２は、（Ｌ，Ｈ）を入力してデータ
“２”を出力する。
ル、Ｂ1 ，Ｂ3 がＨレベルになると、節点Ｖ、仮想グラ
ンド線ＫＧ１，ＫＧ３はＶ2 ′電位になる。よって、メ
モリトランジスタＭＣＴ00は導通してトランジスタ８４
に所定電流Ｉ1 が流れる。トランジスタ８４に電流が流
れたことによってトランジスタ８５，８６には、トラン
ジスタ８４の２倍の電流が流れようとする。しかしなが
ら、仮想グランド線ＫＧ３はＶ2 ′電位のために比較用
トランジスタＨ01は、ＶほぼＩ1 の電流しか流れないた
めにＳ20の電位はＶCC電位に近づき、センスアンプＳＡ
４の出力はＨレベルが出力される。Ｓ10は、導通してい
る比較用トランジスタＨ00の電流の大きさに決まるため
にＳ10のレベルは不明である。ブロック回路Ｒ1 は、タ
イミング信号Ｂ1 ＝Ｌ、期間ＣでのＱ1 ＝Ｌであること
からＱ1 ＝Ｌを保持する。ブロック回路Ｒ2 は、Ｓ2 ＝
Ｈ、Ｑ1 ＝Ｌをタイミング信号Ｂ2 でラッチしてＱ2 ＝
Ｈレベルを出力する。ブロック回路Ｒ3 は、Ｓ2 ＝Ｈを
入力しているが、リセット入力としてＱ2 （＝Ｈ）を入
力していることからＱ3 ＝Ｌレベルにリセットされる。
ＮＯＲ回路１は、（Ｌ，Ｌ）を入力してデータ“１”
を、ＮＯＲ回路２は、（Ｌ，Ｈ）を入力してデータ
“２”を出力する。
【００６２】（期間Ｅ） タイミング信号Ｂ1 ，Ｂ2 ＝
Ｈレベル、Ｂ3 ＝Ｌレベルとなることから節点Ｖは、Ｖ
3 ′電位となる。ブロック回路Ｒ1 ，Ｒ2 はタイミング
信号Ｂ1 ，Ｂ2 を共にＨレベルを入力しているため
Ｓ1 ，Ｓ2 のレベルにかかわらず期間Ｄの出力（Ｑ1 ，
Ｑ2 ）＝（Ｌ，Ｈ）を保持する。ブロック回路Ｒ3 は、
Ｓ20のＨレベルを入力しているがＱ2 ＝Ｈでリセットさ
れたままであるのでＱ3 をＬレベルのまま保持する。
Ｈレベル、Ｂ3 ＝Ｌレベルとなることから節点Ｖは、Ｖ
3 ′電位となる。ブロック回路Ｒ1 ，Ｒ2 はタイミング
信号Ｂ1 ，Ｂ2 を共にＨレベルを入力しているため
Ｓ1 ，Ｓ2 のレベルにかかわらず期間Ｄの出力（Ｑ1 ，
Ｑ2 ）＝（Ｌ，Ｈ）を保持する。ブロック回路Ｒ3 は、
Ｓ20のＨレベルを入力しているがＱ2 ＝Ｈでリセットさ
れたままであるのでＱ3 をＬレベルのまま保持する。
【００６３】以上の動作からメモリトランジスタＭＣＴ
00の情報を（１，０）と読み出す。次にアドレス信号Ａ
を反転させてメモリトランジスタＴ２の読み出し動作に
入る。メモリトランジスタＭＣＴ01の読み出し動作は、
メモリトランジスタＭＣＴ00と同様にタイミング信号を
操作して読み出される。ここでは、メモリトランジスタ
の閾値をＶ′T1として説明したが、閾値がＶ′T0，Ｖ′
T2、Ｖ′T3の時はそれぞれデータ（０，０）、（０，
１）、（１，１）を出力する。
00の情報を（１，０）と読み出す。次にアドレス信号Ａ
を反転させてメモリトランジスタＴ２の読み出し動作に
入る。メモリトランジスタＭＣＴ01の読み出し動作は、
メモリトランジスタＭＣＴ00と同様にタイミング信号を
操作して読み出される。ここでは、メモリトランジスタ
の閾値をＶ′T1として説明したが、閾値がＶ′T0，Ｖ′
T2、Ｖ′T3の時はそれぞれデータ（０，０）、（０，
１）、（１，１）を出力する。
【００６４】タイミング信号Ｔ0 ，Ｔ1 ，Ｔ2 は、図１
５に示すようなパルス発生回路によって生成される。パ
ルス発生回路は、アドレスの変化を検出して生成された
パルスＡＴＤを一方に入力し２つのＮＯＲ回路１００，
１０１から形成されるフリップフロップ１０４とフリッ
プフロップ１０４の出力をタイミング信号Ｔ1 とし、且
つ遅延回路１０２に入力し、遅延回路１０２の出力はイ
ンバータ回路１０３を経由して次段のフリップフロップ
１０９の一方と前段フリップフロップ１００の他方に入
力する回路を複数段組み合わせた構成となっている。
５に示すようなパルス発生回路によって生成される。パ
ルス発生回路は、アドレスの変化を検出して生成された
パルスＡＴＤを一方に入力し２つのＮＯＲ回路１００，
１０１から形成されるフリップフロップ１０４とフリッ
プフロップ１０４の出力をタイミング信号Ｔ1 とし、且
つ遅延回路１０２に入力し、遅延回路１０２の出力はイ
ンバータ回路１０３を経由して次段のフリップフロップ
１０９の一方と前段フリップフロップ１００の他方に入
力する回路を複数段組み合わせた構成となっている。
【００６５】次に動作を説明する。まず、初期動作とし
て各タイミング信号Ｂi を“１”に設定しておく。する
と、フリップフロップ１０４のパルスＡＴＤが入力され
る端子の他方の端子はローレベルが入力されている。次
に、パルスＡＴＤをフリップフロップ１０４の一方に入
力する。すると、フリップフロップ１０４はＡＴＤ信号
のハイレベルにてローレベルのタイミング信号Ｔ0 を出
力する。このローレベルのタイミング信号は、遅延回路
１０２、インバータ回路１０３を経由してハイレベルの
信号Ａ０を出力する。すると、このハイレベルな信号Ａ
０は前段のフリップフロップの他方の端子に入力され、
その結果、タイミング信号Ｔ1 はハイレベルとなる。以
上の動作からローレベル期間がｔD0のパルス形状を有す
るタイミング信号Ｔ0 が生成される。また、インバータ
回路１０３の出力Ａ０は、次段のフリップフロップ１０
９の一方に入力されて先のパルス発生回路と同様の動作
を行い、タイミング信号Ｔ1 ，Ｔ2 を生成する。以上の
ことから、次々とＴ0 ，Ｔ1 ，Ｔ2 ……が形成される。
て各タイミング信号Ｂi を“１”に設定しておく。する
と、フリップフロップ１０４のパルスＡＴＤが入力され
る端子の他方の端子はローレベルが入力されている。次
に、パルスＡＴＤをフリップフロップ１０４の一方に入
力する。すると、フリップフロップ１０４はＡＴＤ信号
のハイレベルにてローレベルのタイミング信号Ｔ0 を出
力する。このローレベルのタイミング信号は、遅延回路
１０２、インバータ回路１０３を経由してハイレベルの
信号Ａ０を出力する。すると、このハイレベルな信号Ａ
０は前段のフリップフロップの他方の端子に入力され、
その結果、タイミング信号Ｔ1 はハイレベルとなる。以
上の動作からローレベル期間がｔD0のパルス形状を有す
るタイミング信号Ｔ0 が生成される。また、インバータ
回路１０３の出力Ａ０は、次段のフリップフロップ１０
９の一方に入力されて先のパルス発生回路と同様の動作
を行い、タイミング信号Ｔ1 ，Ｔ2 を生成する。以上の
ことから、次々とＴ0 ，Ｔ1 ，Ｔ2 ……が形成される。
【００６６】図１５にセンスアンプ回路ＳＡの回路図を
示す。センスアンプＳＡは、図１０のトランジスタ５３
の出力であるＳ0 と、トランジスタ５４，５５の出力で
あるＳ10，Ｓ20の電位差によって出力が制御される。ト
ランジスタ１２０および１２１，１２２および１２３の
Ｗ／Ｌはそれぞれ同じサイズで形成されている。
示す。センスアンプＳＡは、図１０のトランジスタ５３
の出力であるＳ0 と、トランジスタ５４，５５の出力で
あるＳ10，Ｓ20の電位差によって出力が制御される。ト
ランジスタ１２０および１２１，１２２および１２３の
Ｗ／Ｌはそれぞれ同じサイズで形成されている。
【００６７】Ｓ0 がＳ10（またはＳ20）よりも電位が低
いときは、即ち、選択したメモリトランジスタが導通し
たときは、出力はＬレベル、即ち、インバータ１２４は
Ｈレベルを出力する。逆にＳ0 がＳ10（Ｓ20）よりも電
位が高いとき、即ち、選択したメモリトランジスタが非
導通であって比較用トランジスタが導通しているとき
は、Ｈレベル、即ち、インバータ１２４はＬレベルを出
力する。
いときは、即ち、選択したメモリトランジスタが導通し
たときは、出力はＬレベル、即ち、インバータ１２４は
Ｈレベルを出力する。逆にＳ0 がＳ10（Ｓ20）よりも電
位が高いとき、即ち、選択したメモリトランジスタが非
導通であって比較用トランジスタが導通しているとき
は、Ｈレベル、即ち、インバータ１２４はＬレベルを出
力する。
【００６８】図１６に第４及び第５の実施例で使用され
るところの定電位発生回路を示す。閾値がＶ′T1である
複数のトランジスタ１２５をソース・ドレイン端に並列
に電源電圧ＶCCとＶ1 ′電位を接続し全ゲートは電源電
位ＶCCに接続される。この構成と同様に閾値がＶ′T2、
Ｖ′T3である複数のトランジスタ１２６，１２７がそれ
ぞれ設けられている。複数のトランジスタ１２５のソー
ス及び接地電位ＧＮＤ間にゲートに電源電圧ＶCCを入力
するトランジスタ１２９が設けられている。また、トラ
ンジスタ１２９，１３０，１３１は同じで且つ大きなチ
ャネル幅であるＮ型トランジスタで、トランジスタ１２
９に流れる電流をトランジスタ１３０，１３１にも流せ
る構成になっている。１２５，１２６，１２７はそれぞ
れ１０個以上１００程度並列に接続されている。
るところの定電位発生回路を示す。閾値がＶ′T1である
複数のトランジスタ１２５をソース・ドレイン端に並列
に電源電圧ＶCCとＶ1 ′電位を接続し全ゲートは電源電
位ＶCCに接続される。この構成と同様に閾値がＶ′T2、
Ｖ′T3である複数のトランジスタ１２６，１２７がそれ
ぞれ設けられている。複数のトランジスタ１２５のソー
ス及び接地電位ＧＮＤ間にゲートに電源電圧ＶCCを入力
するトランジスタ１２９が設けられている。また、トラ
ンジスタ１２９，１３０，１３１は同じで且つ大きなチ
ャネル幅であるＮ型トランジスタで、トランジスタ１２
９に流れる電流をトランジスタ１３０，１３１にも流せ
る構成になっている。１２５，１２６，１２７はそれぞ
れ１０個以上１００程度並列に接続されている。
【００６９】この回路により発生される各仮想グランド
レベルは、実際には、Ｖ1 ′＝ＶCC−α0 Ｖ′T0、
Ｖ2 ′＝ＶCC−α1 Ｖ′T1、Ｖ3 ′＝ＶCC−α2 Ｖ′T2
となり、各閾値間の閾値を等しく設定してもバックバイ
アスの影響によりそれぞれの仮想グランドレベルは補正
される。それぞれの補正量は、α0 ＞α1 ＞α2 ＞１と
いう関係であって、例えば、Ｖ′T0＝１Ｖのときはα1
＝１．５倍ほどになる。
レベルは、実際には、Ｖ1 ′＝ＶCC−α0 Ｖ′T0、
Ｖ2 ′＝ＶCC−α1 Ｖ′T1、Ｖ3 ′＝ＶCC−α2 Ｖ′T2
となり、各閾値間の閾値を等しく設定してもバックバイ
アスの影響によりそれぞれの仮想グランドレベルは補正
される。それぞれの補正量は、α0 ＞α1 ＞α2 ＞１と
いう関係であって、例えば、Ｖ′T0＝１Ｖのときはα1
＝１．５倍ほどになる。
【００７０】なお、この発明は、上記実施例に限定され
るものではなく要旨を変更しない範囲において種々変形
して実施することができる。例えば、ワード線、仮想Ｇ
ＮＤ線を、階段状ではなくなめらかに上下させる方式も
可能である。しかしながら、この方式は、立ち上がり立
ち下がりスピードとＴ0 ，Ｔ1 ，Ｔ2 のタイミングを精
度よく合わせる必要があり、結果として立ち上がり立ち
下がりスピードを段階状に駆動させる方式に比べ、２倍
以上遅くして且つタイミングマージンを大きくしなけれ
ばならない。
るものではなく要旨を変更しない範囲において種々変形
して実施することができる。例えば、ワード線、仮想Ｇ
ＮＤ線を、階段状ではなくなめらかに上下させる方式も
可能である。しかしながら、この方式は、立ち上がり立
ち下がりスピードとＴ0 ，Ｔ1 ，Ｔ2 のタイミングを精
度よく合わせる必要があり、結果として立ち上がり立ち
下がりスピードを段階状に駆動させる方式に比べ、２倍
以上遅くして且つタイミングマージンを大きくしなけれ
ばならない。
【００７１】
【発明の効果】よって、本願発明の読み出し専用記憶装
置の読み出し方式は、メモリトランジスタの導通と比較
用トランジスタの導通状態でセンスしていることから、
デジット線が放電するまで待つ必要はなく、その分読み
出し速度が早いという効果を奏している。
置の読み出し方式は、メモリトランジスタの導通と比較
用トランジスタの導通状態でセンスしていることから、
デジット線が放電するまで待つ必要はなく、その分読み
出し速度が早いという効果を奏している。
【００７２】メモリトランジスタと比較用トランジスタ
との電流差で出力を確定していることから、ワード線の
レベル又は仮想グランド線のレベルが、振れても正しく
読み出すことができる。
との電流差で出力を確定していることから、ワード線の
レベル又は仮想グランド線のレベルが、振れても正しく
読み出すことができる。
【００７３】実施例３は、実施例１に比べトランジスタ
数が少なく済み、また、タイミング管理が楽であるとい
う効果を有する。
数が少なく済み、また、タイミング管理が楽であるとい
う効果を有する。
【００７４】実施例４は、多値メモリトランジスタを読
み出す方式としてアルミ配線からなる仮想ＧＮＤ線を駆
動させることからアルミ配線遅延を無視でき、設計、製
作が容易になるという効果を奏している。また、遅延を
無視できることからＸデコーダ数を少なくでき、その結
果チップサイズを小さくできるという効果を有してい
る。また、仮想ＧＮＤ線のレベルを一旦中間レベルに設
定したのち、上下させる方式を適用したことから、タイ
ミング信号Ｔ1 ，Ｔ2 の期間で４値の判定ができるとい
う効果を有している。
み出す方式としてアルミ配線からなる仮想ＧＮＤ線を駆
動させることからアルミ配線遅延を無視でき、設計、製
作が容易になるという効果を奏している。また、遅延を
無視できることからＸデコーダ数を少なくでき、その結
果チップサイズを小さくできるという効果を有してい
る。また、仮想ＧＮＤ線のレベルを一旦中間レベルに設
定したのち、上下させる方式を適用したことから、タイ
ミング信号Ｔ1 ，Ｔ2 の期間で４値の判定ができるとい
う効果を有している。
【００７５】実施例５は、実施例３よりもより単純な構
成で構成されるという効果を有している。
成で構成されるという効果を有している。
【図１】本発明の第１の実施例によるメモリのブロック
図。
図。
【図２】図２（ａ）は、本発明の第１の実施例による一
部のメモリの回路図であり、図２（ｂ）は、図２（ａ）
で示される別の回路図。
部のメモリの回路図であり、図２（ｂ）は、図２（ａ）
で示される別の回路図。
【図３】本発明の第１の実施例による一部のメモリのタ
イミングチャート。
イミングチャート。
【図４】メモリＴr の閾値と、ワード線Ｗ0 のレベルと
の関係図。
の関係図。
【図５】本発明の第２の実施例によるメモリの一部の回
路図。
路図。
【図６】本発明の第３の実施例によるメモリの一部の回
路図。
路図。
【図７】本発明の閾値とワード線駆動レベルとの関係
図。
図。
【図８】第１、第２、第３の実施例のワード線電位発生
回路。
回路。
【図９】第１、第２、第３の実施例の電圧発生回路。
【図１０】図１０（ａ）は、本発明の第４の実施例によ
る一部のメモリの回路図であり、図１０（ｂ）は、図１
０（ａ）で示される別の回路図。
る一部のメモリの回路図であり、図１０（ｂ）は、図１
０（ａ）で示される別の回路図。
【図１１】図１１は、第４の実施例の一部のメモリのタ
イミングチャート。
イミングチャート。
【図１２】図１２は、第４の実施例の閾値と仮想グラン
ド線駆動レベルとの関係図。
ド線駆動レベルとの関係図。
【図１３】図１３（ａ）は、本発明の第５の実施例によ
る一部のメモリの回路図であり、図１３（ｂ）は、図１
３（ａ）で示される別の回路図。
る一部のメモリの回路図であり、図１３（ｂ）は、図１
３（ａ）で示される別の回路図。
【図１４】本発明の第５の実施例の一部のメモリのタイ
ミングチャート。
ミングチャート。
【図１５】本発明で使用されるところのパルス発生回
路。
路。
【図１６】本発明の第４及び第５の実施例で使用される
ところのセンスアンプ。
ところのセンスアンプ。
【図１７】本発明の第４及び第５の実施例で使用される
ところの定電圧発生回路。
ところの定電圧発生回路。
【図１８】第１の従来の多値メモリセルの回路図。
【図１９】第２の従来の多値メモリセルの回路図及びタ
イミングチャート。
イミングチャート。
ＭＣＴ00〜ＭＣＴNM メモリトランジスタ Ｈ00〜ＨNJ 比較用トランジスタ Ｗ0 ワード線 １，４４ 変換回路 Ｄ1 ，Ｄ2 データ出力 Ｙ0 セレクト信号線 １２，１３，１４，３１，３２，３３，５４，５５，８
５，８６ チャネル幅が２ＷであるＰ型トランジスタ １１，３０，５３，８４ チャネル幅がＷであるＰ型
トランジスタ １８ インバータ Ｒ0 ，Ｒ1 ，Ｒ2 ブロック回路 ４５ 電圧制御回路 ＳＡ１，ＳＡ２ センスアンプ ＫＧ１，ＫＧ２，ＫＧ３，ＫＧ４ 仮想グランド線 Ａ アドレス信号 １０４，１０９，１１４ フリップフロップ回路 １０２，１０７，１１２ 遅延回路
５，８６ チャネル幅が２ＷであるＰ型トランジスタ １１，３０，５３，８４ チャネル幅がＷであるＰ型
トランジスタ １８ インバータ Ｒ0 ，Ｒ1 ，Ｒ2 ブロック回路 ４５ 電圧制御回路 ＳＡ１，ＳＡ２ センスアンプ ＫＧ１，ＫＧ２，ＫＧ３，ＫＧ４ 仮想グランド線 Ａ アドレス信号 １０４，１０９，１１４ フリップフロップ回路 １０２，１０７，１１２ 遅延回路
Claims (8)
- 【請求項１】 少なくとも１つのワード線と、このワー
ド線にゲートが接続された少なくとも１つのメモリトラ
ンジスタであって、複数の閾値の中から選択された閾値
を有するメモリトランジスタと、前記ワード線にそれぞ
れのゲートが接続され、それぞれが互いに異なりかつ前
記複数の閾値の中から選択された閾値を有する複数の比
較用トランジスタを有するトランジスタ回路と、前記メ
モリトランジスタ及び前記比較用トランジスタのゲート
・ソース間を複数の電圧にそれぞれ駆動する電圧駆動手
段と、前記メモリトランジスタ及び前記比較用トランジ
スタに接続され、前記複数の電圧のそれぞれに駆動され
る毎に、前記メモリトランジスタに流れる電流と前記ト
ランジスタ回路に流れる電流との差にもとづく論理レベ
ル状態を保持し、当該保持された論理レベル状態にもと
づき前記メモリトランジスタが記憶する多ビットのデー
タを出力するセンス回路とを有していることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記電圧駆動手段は、アドレスの組み合
わせによって所定のレベルが形成されたときに、電位発
生回路から生成された複数の電位をタイミング信号で選
択して複数の電位のうちの１つを出力とすることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記センス回路は、前記メモリトランジ
スタ側を入力又は出力とし、前記比較用トランジスタ側
をそれぞれ出力又は入力とし、入出力電流比が異なるカ
レントミラー回路から構成されることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項４】 少なくとも１つのワード線と、このワー
ド線にゲートが接続された少なくとも２つのメモリトラ
ンジスタであって、それぞれの複数の閾値の中から選択
された閾値を有するメモリトランジスタと、前記ワード
線にそれぞれのゲートが接続され、それぞれが互いに異
なりかつ前記複数の閾値の中から選択された閾値を有す
る複数の比較用トランジスタを有するトランジスタ回路
と、前記複数の比較用トランジスタの近接するそれぞれ
のドレイン又はソースの一方に共通に接続された第１の
グランド線と、そのドレイン又はソースの他方に接続さ
れた複数のセンス線と、前記メモリトランジスタのそれ
ぞれのドレイン又はソースの一方に共通接続されたビッ
ト線と、前記メモリトランジスタのそれぞれのドレイン
又はソースの他方にそれぞれ接続された第２のグランド
線と、前記第１および第２のグランド線をタイミング信
号によって複数の電圧のうちの１つの電位にそれぞれ駆
動する電圧駆動手段と、前記第１および第２のグランド
線を電源電圧又は駆動電圧に切換えるための切替手段
と、前記ビット線及び前記複数のセンス線のそれぞれと
を入出力とするカレントミラー回路から構成され、前記
複数の電圧のそれぞれに駆動される毎に、前記メモリト
ランジスタが流れる電流との差にもとづく論理レベル状
態を保持し、当該保持された論理レベル状態にもとづき
前記メモリトランジスタが記憶する多ビットのデータを
出力するセンス手段とを有していることを特徴とする半
導体記憶装置。 - 【請求項５】 前記メモリトランジスタは、４値の閾値
のうち一つの閾値に設定されたメモリトランジスタであ
って、前記グランド線を前記４値の閾値の上位２値目と
下位２値目の中間の電位レベルに設定し、前記メモリト
ランジスタが導通ならば、前記グランド線を前記下位２
値の中間の電位レベルに設定し、導通ならば前記メモリ
トランジスタの閾値を前記下位２値のうちの最下位の閾
値とし非導通ならば前記メモリトランジスタの閾値を前
記下位２値のうちの上位の閾値とし、逆に前記メモリト
ランジスタが非導通ならば、前記グランド線を前記上位
２値の中間の電位レベルに設定し、前記メモリトランジ
スタが導通ならば、前記メモリトランジスタの閾値を前
記上位２値のうち下位の閾値とし非導通ならば前記メモ
リトランジスタの閾値を前記上位２値のうち最上位の閾
値とする手段を有していることを特徴とする請求項４記
載の半導体記憶装置。 - 【請求項６】 前記タイミング信号は、アドレスの変化
によって生成された信号を入力する一方の入力端子と他
方の入力端子を有するラッチ回路であって、前記一方の
信号が、第１の論理である時には、第２の論理を出力
し、前記一方の信号が、前記第２の論理であって前記他
方の信号が前記第１の論理の時は、第２の論理を出力
し、前記一方の信号が、前記第２の論理であって前記他
方の信号が前記第２の論理の時は、前の状態を保持した
論理を出力するラッチ回路と、前記ラッチ回路の信号を
遅延させ且つ反転して前記ラッチ回路の他方の回路の信
号を生成する手段を有していることを特徴とする請求項
２又は４記載の半導体記憶装置。 - 【請求項７】 前記センス手段は、前記ビット線の電位
と、前記センス線の電位を比較するセンス回路であっ
て、前記ビット線の電位が前記センス線の電位よりも高
いときは、第１の論理を出力し、前記ビット線の電位が
前記センス線の電位よりも低いときには第２の論理を出
力することを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項８】 ワード線にゲートが接続された少なくと
も１つのメモリトランジスタであって、複数の閾値の中
から選択された閾値を有するメモリトランジスタと、前
記ワード線にそれぞれのゲートが接続され、それぞれが
互いに異なりかつその複数の閾値の中から選択された閾
値を有する複数の比較用トランジスタを有するトランジ
スタ回路とを有し、前記メモリトランジスタ及び比較用
トランジスタのゲート・ソース間を複数の電圧にそれぞ
れ駆動して、前記複数の電圧のそれぞれに駆動される毎
に、前記メモリトランジスタに流れる電流と前記トラン
ジスタ回路に流れる電流との差にもとづく論理レベル状
態を保持し、当該保持された論理レベル状態にもとづき
前記メモリトランジスタが記憶する多ビットのデータを
出力することを特徴とする半導体装置の読み出し方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22658595A JP2768321B2 (ja) | 1995-02-28 | 1995-09-04 | 半導体記憶装置 |
| US08/604,847 US5680343A (en) | 1995-02-28 | 1996-02-22 | Semiconductor memory having mask ROM that can be set to plurality of threshold levels |
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