CN104682950A - 一种基于延时的双轨预充逻辑与非门电路以及异或门电路 - Google Patents
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Abstract
本发明公开了一种基于延时的双轨预充逻辑与非门电路以及异或门电路，通过对现有技术中基于延时的双轨预充逻辑与非门电路以及异或门电路的中PMOS晶体管或NMOS晶体管的位置变换以及增减PMOS晶体管或NMOS晶体管，实现对异或门和与非门电路的改进；改进后非门电路、异或门能实现更平衡的功耗、更快的速度、更低的功耗，同时更好的抗击差分功耗攻击。
Description
技术领域
本发明涉及集成电路技术领域，更具体涉及一种基于延时的双轨预充逻辑与非门电路以及异或门电路。
背景技术
随着信息化和信息产业的发展，超大规模集成电路和计算机技术被广泛应用于社会的各个领域。大量保密系统在信息产业的基础上建立起来，信息系统的安全已经成为了政府和各种大型组织必须重视的关键问题。信息安全是指基于信息系统的软硬件系统及系统内保存的数据受到保护，不受外界窃取、更改甚至破坏。
所有的信息技术的运算包括信息加密在内都是在相应的物理基础上实现，但是包括集成电路芯片在内的这些物理基础都并不能保证需要的封闭安全的环境，在实际使用中，这些电路会泄露其他信息，而这些泄露的信息可以用来攻击加密电路，这些通过硬件泄露信息对加密电路攻击的方法被称为旁道或者侧信道攻击。
按照所针对的泄露信息的不同分类，旁道攻击大概分为以下几种类型：时间攻击、电磁辐射攻击、故障攻击、声音攻击、可见光攻击、功耗攻击等。其中功耗攻击(PA，Power Analysis)是一个更为简便、有效、普遍的攻击方式，由于在不同的输入数据情况下，电路中的中间节点有不同的翻转和延时情况，使得功耗曲线受到影响，通过分析密码芯片消耗的功耗和数据之间的相关性来猜测密码系统的密钥信息。功耗攻击中的差分功耗分析(DPA，Differential Power Analysis)是一种典型的功耗攻击方法。
基于延时的双轨预充逻辑(DDPL)电路是抗DPA电路中很有代表性的一种，如图1a、图1b所示，其输出双轨信号Y和输出双轨信号Y的反向的产生电路相互独立，完全可以看做两个独立的电路。根据逻辑设置的需要，在CLK＝1时对电路的输出节点进行预充，在CLK下跳沿到来后，根据输入信号的不同进行逻辑运算，根据逻辑运算的结果将输出双轨信号中的一个先拉到低电平，在Δ延时后，输入信号A、B全部变为低电平，求值网络中(p1a,p2a,p4a,p5a)所有PMOS晶体管开启，输出双轨信号中的另外一端也被拉到低电平，完成求值过程，输出双轨信号保持低电平直到下一个时钟上跳沿即预充阶段的到来。
如图1a所示，在每一个求值周期中，CLK＝0，所有输入信号最后也会变为0，求值电路中PMOS晶体管P1a，P2a，P4a，P5a管都会导通，将内部节点Oa，Pa，Qa，Ma，Na上拉到高电平，输出信号下拉到低电平。之后一个时钟周期中，电路先进入预充阶段，输入信号和时钟信号都上跳到高电平，关断相应的PMOS管，打开NMOS晶体管N1a，N2a，将Ma，Na节点预充到低电平。当求值阶段到来时，CLK下跳至低电平，输入信号A和输入信号B也下跳到低电平，如图1c所示，输入信号A的反向、输入信号B的反向暂时保持高电平不变，这样P1a，P2a，P3a，P6a导通，Ma节点被充电到高电平，输出双轨信号下拉到低电平，P6a的导通导致此时处在高电平的Qa点和处在低电平的Na点连接起来，且由于P4a，P5a尚未导通，Qa点和Na点不能被上拉到高电平，Qa和Na点之间发生了电荷分享，Na和Qa都处在一个中间电平，且这个状态一直维持到Δ延时的结束。在这期间，由于Na点同时作为反相器的输入节点，和输出双规信号Y相关的反相器无法完全关断，一直处在一个漏电流的状态，造成了不必要的功耗。另一方面，在不同的输入情况下，Oa，Pa，Qa点和Ma，Na点之间的电荷分享的程度不一致，导致相应反相器处在的状态不同，相应的功耗也不同，造成不同输入情况下电路功耗不一致，影响了抗DPA 效果，同时也会对输出双轨信号的波形造成影响，仿真波形图如1d,可见两个输出节点波形都会出现或多或少的下降，存在电荷分享的问题。
图1b所示电路同样存在电荷分享的问题。
可以通过对电路的内部节点在预充阶段同样进行预充来解决这个问题，例如在图1a所示电路中，在地和Oa，Pa，Qa三点之间各增加一个栅端接CLK信号的NMOS管，如图1e所示，这样在CLK为高电平时，即电路的预充阶段中，Oa，Pa，Qa三个节点都会被预充到低电平，而在CLK下跳沿后，电路进入求值阶段，P3a和P6a导通，Oa，Pa，Qa和Ma，Na电压相同，不会因为电荷分享问题导致出现前文所述的功耗不平衡甚至逻辑无法实现的问题。
对中间节点增加预充管之后进行仿真，与非门的波形图如图1f所示，由图可知，改进后的电路解决了电荷分享对电路逻辑的影响。
图1e中，预充电路由NMOS晶体管实现，其求值逻辑电路部分由PMOS晶体管实现。众所周知，在同样的逻辑下，由于NMOS晶体管中电子更高的迁移率，由NMOS晶体管实现的电路逻辑部分在速度和功耗整体情况下会比由PMOS晶体管实现的要好的多。为了使用NMOS晶体管逻辑支路，需要对DDPL逻辑进行一定的调整。改动后的DDPL逻辑如图1g和图1h所示，其中图1g为逻辑1，图1h为逻辑0。
如图1g和图1h所示，将CLK＝0的阶段规定为预充阶段，而CLK＝1的阶段称为求值阶段。在CLK＝0时，双轨输入信号都处在低电平状态，根据CLK上跳沿后双轨上跳沿的先后顺序决定信号的逻辑0和逻辑1，A信号先上跳，A信号的反向在Δ延时后再上跳代表逻辑1，而逻辑0刚好相反。双轨输入信号依次上跳完后都处于高电平状态直到下一个预充阶段到来。在此基础上实现的DDPL与非门电路如图1i所示，都是在CLK＝0时开启预充用的PMOS晶体管(图1i中的所有PMOS晶体管)，在求值时使用NMOS晶体管。
图1i所示与非门的仿真波形如图1j所示。由波形可知，电路能在N型DDPL下正确地运行。
但这样电路仍然存在一定的导致功耗不平衡的问题，以图1e所示电路的与非门预充阶段为例，进行仿真，波形图如图1k所示。由图可见，前一级输出双轨信号输入的上跳沿比CLK信号晚一定的时间，在此期间，求值PMOS晶体管仍然保持电源和中间节点的连通，而中间节点到地的NMOS预充管也被打开，这样就产生了从电源到地的短路。
输入信号A、输入信号A的反向都处在低电平，P1a和P4a导通；CLK处在高电平，N2a和N5a导通，这样分别形成了P1a-N2a和P4a-N5a两条短路，而这两条短路时间的长度是由CLK上跳沿到前一级电路的预充输出延时决定的，在一些电路中，这个延时受到输入信号的影响，这样短路电流的产生的功耗就和输入数据相关联了，给DPA攻击提供了可乘之机。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何设计基于DDPL的与非门以及异或门电路，能够同时消除电路中存在的电荷分享以及短路电流对功耗平衡的影响，从而有效抗击DPA。
(二)技术方案
为了解决上述技术问题，本发明提供了一种基于延时的双轨预充逻辑与非门电路，包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1、N2、N3，第一反相器F1；第二反相器F2；
所述PMOS晶体管P1的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体管P2的源极；所述PMOS晶体管的P2的漏极连接所述PMOS晶体管P3的源极，所述PMOS晶体管P3的漏极连接所述NMOS晶体管N1的漏极、所述第一反相器F1的输入端；所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极分别连接输入 信号A、B；所述NMOS晶体管N1的栅极连接所述时钟信号，所述NMOS晶体管N3的栅极连接所述时钟信号，其漏极连接所述PMOS晶体管P2的漏极，所述NMOS晶体管N3、N1的源极接地；
所述PMOS晶体管P6的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P4的源极、PMOS晶体管P5的源极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极分别连接所述输入信号A的反向、所述输入信号B的反向；所述PMOS晶体管P4的漏极、PMOS晶体管P5的漏极均连接所述第二反相器F2的输入端以及所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号，其源极接地。
优选地，所述PMOS晶体管P1、P2、P3、P4、P5、P6分别用NMOS晶体管N4、N5、N6、N7、N8、N9替换，NMOS晶体管N1、N2、N3分别用PMOS晶体管P7、P8、P9替换，并且所述PMOS晶体管P7、P8、P9的源极连接电源，所述NMOS晶体管N4、N9的源极接地。
一种基于延时的双轨预充逻辑异或门电路，包括PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17，NMOS晶体管N10、N11、N12、N13，第三反相器F3；第四反相器F4；
所述PMOS晶体管P10的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体管P12的源极，所述PMOS晶体管P12的栅极连接输入信号C，其漏极连接所述PMOS晶体管P14的源极、PMOS晶体管P16的源极以及NMOS晶体管N12的漏极；所述PMOS晶体管P14的栅极连接输入信号D，所述PMOS晶体管P14的漏极、PMOS晶体管P15的漏极均连接所述第三反相器F3的输入端；所述PMOS晶体管P15的栅极连接所述输入信号D的反向；所述NMOS晶体管N12的源极、NMOS晶体管N10的源极均接地，所述NMOS晶体管N12的栅极连接所述时钟信号，所述NOMS晶体管N10的栅极连接所述时钟信号，所述NMOS晶体管N10的漏极连接所述第三反相器F3的输入端；
所述PMOS晶体管P11的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P13的源极，所述PMOS晶体管P13的栅极连接所述输入信号C的反向，其漏极连接所述PMOS晶体管P17的源极、PMOS晶体管P15的源极以及NMOS晶体管N13的漏极；所述PMOS晶体管P17的栅极连接输入信号D，所述PMOS晶体管P16的漏极、PMOS晶体管P17的漏极均连接所述第四反相器F4的输入端；所述PMOS晶体管P16的栅极连接所述输入信号D的反向；所述NMOS晶体管N13的源极、NMOS晶体管N11的源极均接地，所述NMOS晶体管N13的栅极连接所述时钟信号，所述NOMS晶体管N11的栅极连接所述时钟信号，所述NMOS晶体管N11的漏极连接所述第四反相器F4的输入端。
优选地，所述PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17分别用NMOS晶体管N14、N15、N16、N17、N18、N19、N20、N21替换；所述NMOS晶体管N10、N11、N12、N13分别用PMOS晶体管P18、P19、P20、P21替换，并且所述PMOS晶体管P18、P19、P20、P21的源极均连接电源，所述NMOS晶体管N14、N15的源极均接地。
(三)有益效果
本发明提供了一种基于延时的双轨预充逻辑与非门电路及异或门电路；所述一种基于延时的双轨预充逻辑与非门电路，不仅解决了在电路中的电荷分享以及短路电流影响功耗平衡的问题，而且减少了管子数量，提高了电路速度，仿真表明，本发明的电路速度至少提高了15％，功耗至少降低了39％，归一化功耗分布NED至少降低了75％，归一化标准分布NSD至少降低了80％；
所述一种基于延时的双轨预充逻辑异或门电路，不仅解决了在电路中的电荷分享以及短路电流影响功耗平衡的问题，而且减少了管子数量，提高了电路速度，仿真表明，本发明的电路速度至少提高了13％，功耗至少降低了53％，NED至少降低了85％，NSD降低了90％；
本发明的电路在速度、功耗、抗DPA效果上都有更好的效果，并且很好地解决了电荷分享问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为现有技术中基于DDPL的与非门的电路图；
图1b为现有技术中基于DDPL的异或门的电路图；
图1c为图1a所示电路时序图；
图1d为图1a所示电路仿真波形图；
图1e为解决电荷分享问题的基于DDPL的与非门的电路图；
图1f为图1e所示电路的仿真波形图；
图1g为图1e所示电路的逻辑1下的DDPL逻辑示意图；
图1h为图1e所示电路的逻辑0下的DDPL逻辑示意图；
图1i为求值电路为NMOS晶体管的解决了电荷分享问题的基于DDPL的与非门的电路图；
图1j为图1i所示电路的仿真波形图；
图1k为图1e所示电路预充阶段输入波形图；
图2为本发明的中P型DDPL与非门电路图；
图3为图2所示电路的仿真结果示意图；
图4为本发明的中N型DDPL与非门电路图；
图5为图4所示电路的仿真结果示意图；
图6为本发明的中P型DDPL异或门电路图；
图7为图6所示电路的仿真结果示意图；
图8为本发明的中N型DDPL异或门电路图；
图9为图8所示电路的仿真结果示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
本发明提供了一种基于延时的双轨预充逻辑与非门电路，其特征在于，包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1、N2、N3，第一反相器F1；第二反相器F2，如图2所示。
所述PMOS晶体管P1的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体管P2的源极；所述PMOS晶体管的P2的漏极连接所述PMOS晶体管P3的源极，所述PMOS晶体管P3的漏极连接所述NMOS晶体管N1的漏极、所述第一反相器F1的输入端；所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极分别连接输入信号A、B；所述NMOS晶体管N1的栅极连接所述时钟信号，所述NMOS晶体管N3的栅极连接所述时钟信号，其漏极连接所述PMOS晶体管P2的漏极，所述NMOS晶体管N3、N1的源极接地；
所述PMOS晶体管P6的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P4的源极、PMOS晶体管P5的源极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极分别连接输入信号A的反向、输入信号B的反向；所述PMOS晶体管P4的漏极、PMOS晶体管P5的漏极均连接所述第二反相器F2的输入端以及所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号，其源极接地。
输入信号控制的PMOS晶体管P2-P5管介于时钟信号CLK控制的CMOS管之间，对中间节点P点的预充不再存在从电源到地的短路电流的问题，同时避免了O点和Q点与输出节点之间的电荷分享问题，因此对O点和Q点不必在预充阶段再进行预充，与图1e相比节省了两个预充管，预期电路能实现更低的功耗；此外，由于信号输入管 (PMOS晶体管P2、P3、P4、P5)更靠近输出节点，电路的关键路径更短，且由于预充管的减少，中间节点电容减小，预期与非门的传输延时也将因此缩短，图2所示电路称为P型DDPL与非门电路。
如图4所示，将图2中的所述PMOS晶体管P1、P2、P3、P4、P5、P6分别用NMOS晶体管N4、N5、N6、N7、N8、N9替换，NMOS晶体管N1、N2、N3分别用PMOS晶体管P7、P8、P9替换，并且所述PMOS晶体管P7、P8、P9的源极连接电源，所述NMOS晶体管N4、N9的源极接地，形成新的电路成为N型DDPL与非门电路。
输入信号控制的NMOS晶体管N5-N8管介于时钟信号CLK控制的CMOS管之间，对中间节点P点的预充不再存在从电源到地的短路电流的问题，同时避免了O点和Q点与输出节点之间的电荷分享问题，因此对O点和Q点不必在预充阶段再进行预充，与图1i相比节省了两个预充管，预期电路能实现更低的功耗；此外，由于信号输入管(NMOS晶体管N5、N6、N7、N8)更靠近输出节点，电路的关键路径更短，且由于预充管的减少，中间节点电容减小，预期与非门的传输延时也将因此缩短。
分别对图2、图4电路进行仿真，得到图3、图5。对所有输入信号用反相器进行了缓冲，输入信号由CMOS-DDPL转换器(将CMOS逻辑电平变为DDPL逻辑电平的一种电路)给出，仿真延时中输出端平衡负载，仿真功耗时输出端不平衡负载，时钟周期100MHz，Δ延时1ns，工艺为中芯国际SMIC，40nm的工艺，在HSPICE上完成仿真，从图中可以看出本发明的电路能正确地实现与非门逻辑。
对图2、图4的延时和功耗的仿真结果分别见表1和表2，其中2P和2N分别现有技术中P型DDPL与非门电路和N型DDPL与非门电路，Pro_P和Pro_N分别代表本发明中P型DDPL与非门电路和N型DDPL与非门电路。表1中的延时单位为E-11s，表中数据显示了4不同输入情况下延时的平均值；表2中的功耗单位为E-7w，表中数据为随机输入下16个周期的功耗数据进行处理的后的结果。
由表格可得，对于P型DDPL与非门电路，本发明的电路速度提高了15％，功耗降低了39％，NED降低了75％，NSD降低了80％；对于N型DDPL与非门，本发明的电路速度提高了20％，功耗降低了40％，NED降低了79％，NSD降低了85％，本发明的电路在速度、功耗、抗DPA效果上都有更好的效果，其中NED(normalized energy deviation归一化功耗分布)和NSD(normalized standard deviation归一化标准分布)越小，表明电路的功耗与输入数据的相关度越小，电路的功耗更平衡，抗DPA能力越强。
表1
| Delay(E-11s) | 00 | 01 | 10 | 11 | avg |
| 2p | 2.0622 | 2.4454 | 2.5435 | 3.869 | 2.730025 |
| 2n | 1.6417 | 1.9871 | 2.0052 | 2.7775 | 2.102875 |
| Pro_P | 1.9418 | 1.9899 | 2.0027 | 3.3476 | 2.3205 |
| Pro_N | 1.4594 | 1.4882 | 1.5433 | 2.2761 | 1.69175 |
表2
| 2p | 2n | Pro_P | Pro_N | |
| Avg(E-7w) | 9.713569 | 8.025119 | 5.963169 | 4.81335 |
| max(E-7w) | 9.9455 | 8.2009 | 5.9996 | 4.8359 |
| min(E-7w) | 9.4859 | 7.8636 | 5.93 | 4.7946 |
| max-min(E-7w) | 0.4596 | 0.3373 | 0.0696 | 0.0413 |
| NED | 0.046212 | 0.04113 | 0.011601 | 0.00854 |
| 标准差(E-7w) | 0.1401 | 0.132019 | 0.017411 | 0.01172 |
| NSD | 0.014423 | 0.016451 | 0.00292 | 0.002435 |
本发明还公开了一种基于延时的双轨预充逻辑异或门电路，包括PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17，NMOS晶体管N10、N11、N12、N13，第三反相器F3；第四反相器F4，如图6所示；所述PMOS晶体管P10的源极连接电源，其栅极连接时钟信 号，漏极连接所述PMOS晶体管P12的源极，所述PMOS晶体管P12的栅极连接输入信号C，其漏极连接所述PMOS晶体管P14的源极、PMOS晶体管P16的源极以及NMOS晶体管N12的漏极；所述PMOS晶体管P14的栅极连接输入信号D，所述PMOS晶体管P14的漏极、PMOS晶体管P15的漏极均连接所述第三反相器F3的输入端；所述PMOS晶体管P15的栅极连接所述输入信号D的反向；所述NMOS晶体管N12的源极、NMOS晶体管N10的源极均接地，所述NMOS晶体管N12的栅极连接所述时钟信号，所述NOMS晶体管N10的栅极连接所述时钟信号，所述NMOS晶体管N10的漏极连接所述第三反相器F3的输入端。
所述PMOS晶体管P11的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P13的源极；所述PMOS晶体管P13的栅极连接所述输入信号C的反向，其漏极连接所述PMOS晶体管P17的源极、PMOS晶体管P15的源极以及NMOS晶体管N13的漏极；所述PMOS晶体管P17的栅极连接输入信号D，所述PMOS晶体管P16的漏极、PMOS晶体管P17的漏极均连接所述第四反相器F4的输入端；所述PMOS晶体管P16的栅极连接所述输入信号D的反向；所述NMOS晶体管N13的源极、NMOS晶体管N11的源极均接地，所述NMOS晶体管N13的栅极连接所述时钟信号，所述NOMS晶体管N11的栅极连接所述时钟信号，所述NMOS晶体管N11的漏极连接所述第四反相器F4的输入端。图6所示电路称为P型DDPL异或门电路。
如图8所述，将图6中所示PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17分别用NMOS晶体管N14、N15、N16、N17、N18、N19、N20、N21替换；将所示NMOS晶体管N10、N11、N12、N13分别用PMOS晶体管P18、P19、P20、P21替换，并且所述PMOS晶体管P18、P19、P20、P21的源极均连接电源，所述NMOS晶体管N14、N15的源极均接地，形成N型DDPL异或门电路。
图6以及图8所示电路，本质上都是由两个相互独立的半电路构成，但是可以根据DDPL的信号特点，O点和R点都是在CLK为高电平时预充到低电平，在CLK为低电平且输入控制信号A为低时被充电到高电平，即可以将O点和R点连接起来，这样可以省略一个A驱动的求值管和一个CLK驱动的预充管，P点和Q点具有同样的特点。这样的改进可以使电路减少四个CMOS管，减少了节点电容，预期对功耗和速度都有一定的改善。
对图6以及图8所示电路进行仿真，分别如图7、图9所示。仿真环境对所有输入控制信号用反相器进行了缓冲，输入由CMOS-DDPL转换器给出，仿真延时中输出端平衡负载，仿真功耗时输出端不平衡负载，时钟周期100MHz，Δ延时1ns，工艺为SMIC40，在HSPICE上完成仿真，P型DDPL异或门电路的仿真结果如图7所示，N型DDPL异或门电路波形图分别9所示，由图可见，本发明的电路能正确地实现异或门逻辑。
延时和功耗的仿真结果分别见表3和表4，其中2P和2N分别现有技术中P型DDPL异或门电路和N型DDPL异或门电路，Pro_P和Pro_N分别代表本文的P型DDPL异或门电路和N型DDPL异或门电路，表3中的延时单位为E-11s，表中数据显示了4个不同输入情况下延时的平均值；表4中的功耗单位为E-7w，表中数据为随机输入下16个周期的功耗数据进行处理的后的结果。
表3
| Delay(E-11s) | 00 | 01 | 10 | 11 | avg |
| 2p | 4.457 | 4.4548 | 4.4554 | 4.4554 | 4.45565 |
| 2n | 3.0513 | 3.0514 | 3.0512 | 3.0506 | 3.051125 |
| Pro_P | 3.8779 | 3.8763 | 3.8779 | 3.8778 | 3.877475 |
| Pro_N | 2.6051 | 2.6053 | 2.6051 | 2.6043 | 2.60495 |
表4
| 2p | 2n | Pro_P | Pro_N | |
| Avg(E-7w) | 18.70788 | 14.46038 | 8.904331 | 6.6192 |
| max(E-7w) | 18.87 | 14.509 | 8.9102 | 6.6241 |
| min(E-7w) | 18.581 | 14.373 | 8.8956 | 6.615 |
| max-min(E-7w) | 0.289 | 0.136 | 0.0146 | 0.0091 |
| NED | 0.015315 | 0.009373 | 0.001639 | 0.001374 |
| 标准差(E-7w) | 0.090248 | 0.051978 | 0.00349 | 0.002496 |
| NSD | 0.004824 | 0.003595 | 0.000392 | 0.000377 |
由表格3、4可以看出，P型DDPL异或门电路的电路速度提高了13％，功耗降低了53％，NED降低了90％，NSD降低了92％；N型DDPL异或门电路的电路速度提高了15％，功耗降低了54％，NED降低了85％，NSD降低了90％。本发明的电路在速度、功耗、抗DPA效果上都有更好的效果。
本发明的种基于延时的双轨预充逻辑与非门电路及异或门电路，不仅解决了在电路中短路电流影响功耗平衡的问题，而且减少了管子数量，提高了电路速度，同时有效抗击DAP。
上述PMOS晶体管是指P沟道金属氧化物半导体场效应晶体管；NMOS晶体管是指N沟道金属氧化物半导体场效应晶体管。
以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。
Claims (4)
1.一种基于延时的双轨预充逻辑与非门电路，其特征在于，包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1、N2、N3，第一反相器F1；第二反相器F2；
所述PMOS晶体管P1的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体管P2的源极；所述PMOS晶体管的P2的漏极连接所述PMOS晶体管P3的源极，所述PMOS晶体管P3的漏极连接所述NMOS晶体管N1的漏极、所述第一反相器F1的输入端；所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极分别连接输入信号A、B；所述NMOS晶体管N1的栅极连接所述时钟信号，所述NMOS晶体管N3的栅极连接所述时钟信号，其漏极连接所述PMOS晶体管P2的漏极，所述NMOS晶体管N3、N1的源极接地；
所述PMOS晶体管P6的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P4的源极、PMOS晶体管P5的源极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极分别连接所述输入信号A的反向、所述输入信号B的反向；所述PMOS晶体管P4的漏极、PMOS晶体管P5的漏极均连接所述第二反相器F2的输入端以及所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号，其源极接地。
2.根据权利要求1所述的一种基于延时的双轨预充逻辑与非门电路，其特征在于，所述PMOS晶体管P1、P2、P3、P4、P5、P6分别用NMOS晶体管N4、N5、N6、N7、N8、N9替换，NMOS晶体管N1、N2、N3分别用PMOS晶体管P7、P8、P9替换，并且所述PMOS晶体管P7、P8、P9的源极连接电源，所述NMOS晶体管N4、N9的源极接地。
3.一种基于延时的双轨预充逻辑异或门电路，其特征在于，包括PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17，NMOS晶体管N10、N11、N12、N13，第三反相器F3；第四反相器F4；
所述PMOS晶体管P10的源极连接电源，其栅极连接时钟信号，漏极连接所述PMOS晶体管P12的源极，所述PMOS晶体管P12的栅极连接输入信号C，其漏极连接所述PMOS晶体管P14的源极、PMOS晶体管P16的源极以及NMOS晶体管N12的漏极；所述PMOS晶体管P14的栅极连接输入信号D，所述PMOS晶体管P14的漏极、PMOS晶体管P15的漏极均连接所述第三反相器F3的输入端；所述PMOS晶体管P15的栅极连接所述输入信号D的反向；所述NMOS晶体管N12的源极、NMOS晶体管N10的源极均接地，所述NMOS晶体管N12的栅极连接所述时钟信号，所述NOMS晶体管N10的栅极连接所述时钟信号，所述NMOS晶体管N10的漏极连接所述第三反相器F3的输入端；
所述PMOS晶体管P11的源极连接电源，其栅极连接所述时钟信号，漏极连接所述PMOS晶体管P13的源极，所述PMOS晶体管P13的栅极连接所述输入信号C的反向，其漏极连接所述PMOS晶体管P17的源极、PMOS晶体管P15的源极以及NMOS晶体管N13的漏极；所述PMOS晶体管P17的栅极连接输入信号D，所述PMOS晶体管P16的漏极、PMOS晶体管P17的漏极均连接所述第四反相器F4的输入端；所述PMOS晶体管P16的栅极连接所述输入信号D的反向；所述NMOS晶体管N13的源极、NMOS晶体管N11的源极均接地，所述NMOS晶体管N13的栅极连接所述时钟信号，所述NOMS晶体管N11的栅极连接所述时钟信号，所述NMOS晶体管N11的漏极连接所述第四反相器F4的输入端。
4.根据权利要求3所述的一种基于延时的双轨预充逻辑异或门电路，其特征在于，所述PMOS晶体管P10、P11、P12、P13、P14、P15、P16、P17分别用NMOS晶体管N14、N15、N16、N17、N18、N19、N20、N21替换；所述NMOS晶体管N10、N11、N12、N13分别用PMOS晶体管P18、P19、P20、P21替换，并且所述PMOS晶体管P18、P19、P20、P21的源极均连接电源，所述NMOS晶体管N14、N15的源极均接地。
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