CN109671454A - 一种差分逻辑存储器行列选择电路和芯片 - Google Patents

一种差分逻辑存储器行列选择电路和芯片 Download PDF

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Abstract

本发明公开了一种差分逻辑存储器行列选择电路和芯片，电路采用单极型金属氧化物薄膜晶体管工艺制造，其包括计数器和译码器；所述计数器由第1至第n个D触发器级联而成；n≥2且n为正整数；所述译码器由第1至第2n个多输入或非门构成；所述第1至第2n个多输入或非门结构相同且均由若干个差分逻辑或门和若干个差分逻辑或非门构成，所述差分逻辑或门和差分逻辑或非门均包括第一至第六n型薄膜晶体管。本发明采用差分逻辑或门和差分逻辑或非门替代伪CMOS逻辑门构成译码器；在稳态时，该差分逻辑或门和差分逻辑或非门不存在电源到地的低阻抗通路，因此静态功耗为零，大大减少了器件的功耗。本发明可以广泛应用于集成电路领域。

Description

一种差分逻辑存储器行列选择电路和芯片
技术领域
本发明涉及集成电路领域，尤其是一种差分逻辑存储器行列选择电路和芯片。
背景技术
由于制造成本低、可制作在柔性衬底上等优点，基于金属氧化物薄膜晶体管(TFT)工艺的射频标签(RFID)和进场通讯(NFC)电路在智慧标签、物流追踪、智慧仓储等物联网(IoT)领域有广阔的应用前景。ROM行/列选择电路是RFID/NFC电路的重要组成部分，其功能是随着时钟信号的输入依次选通存储器阵列的行/列。目前金属氧化物TFT工艺只能制造单极型器件，通常为n型，电路设计中常用的结构是伪CMOS逻辑门。由于互补型器件的缺失，伪CMOS电路在稳态时往往存在较大的漏电流，从而增加了电路功耗，而低功耗是无源RFID和NFC电路的重要性能要求。
发明内容
为解决上述技术问题，本发明的目的在于：提供一种低功耗的差分逻辑存储器行列选择电路和芯片。
本发明所采取的第一种技术方案是：
一种差分逻辑存储器行列选择电路，其采用单极型金属氧化物薄膜晶体管工艺制造，包括计数器和译码器；
所述计数器由第1至第n个D触发器级联而成；n≥2且n为正整数；
所述译码器由第1至第2n个多输入或非门构成；
所述第1至第2n个多输入或非门结构相同且均由若干个差分逻辑或门和若干个差分逻辑或非门构成，所述差分逻辑或门和差分逻辑或非门均包括第一至第六n型薄膜晶体管；
其中，第一n型薄膜晶体管的源电极和第二n型薄膜晶体管的源电极共地；
所述第一n型薄膜晶体管的栅电极连接在第二n型薄膜晶体管的漏电极，所述第二n型薄膜晶体管的栅电极连接在第一n型薄膜晶体管的漏电极；
所述第三n型薄膜晶体管的漏电极和第四n型薄膜晶体管的漏电极均与电源正极连接；第三n型薄膜晶体管的源电极和第四n型薄膜晶体管的源电极均与第一n型薄膜晶体管的漏电极连接；
所述第五n型薄膜晶体管的源电极与第六n型薄膜晶体管的漏电极连接，所述第五n型薄膜晶体管的漏电极与电源正极连接；所述第六n型薄膜晶体管的源电极与第二n型薄膜晶体管的漏电极连接；
所述第一n型薄膜晶体管的漏电极连接构成差分逻辑或门的输出端；所述第二n型薄膜晶体管的漏电极构成差分逻辑或非门的输出端；所述第三n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第一输入端；所述第四n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第二输入端；所述第五n型薄膜晶体管的栅电极的输入信号与第三n型薄膜晶体管的栅电极的输入信号反相；所述第六n型薄膜晶体管的栅电极的输入信号与第四n型薄膜晶体管的栅电极的输入信号反相。
进一步，所述第1至第2n个多输入或非门均包括第1至第n个输入端；
其中，任意D触发器的反相输出端均与自身的D输入端连接；第x个D触发器的正相输出端与第x+1个D触发器的时钟输入端连接；所述x∈[1，n-1]；
所述第1至第2n个多输入或非门的第y个输入端均与第y个D触发器的正相输出端或者反相输出端连接；所述第1至第2n个多输入或非门中的任意两个多输入或非门与第1至第n个D触发器之间的连接关系均不相同。
进一步，所述译码器由第1至第2n个多输入或非门构成，每个多输入或非门均由若干个差分逻辑或门和若干个差分逻辑或非门逐级叠加构成。
进一步，所述第1至第n个D触发器均包括五个二输入的伪CMOS或非门和一个三输入的伪CMOS或非门。
进一步，所述二输入的伪CMOS或非门由六个n型薄膜晶体管构成，所述三输入的伪CMOS或非门由八个n型薄膜晶体管构成。
本发明所采取的第二种技术方案是：
一种芯片，包括差分逻辑存储器行列选择电路。
本发明的有益效果是：本发明采用差分逻辑或门和差分逻辑或非门替代伪CMOS逻辑门构成译码器；在稳态时，该差分逻辑或门和差分逻辑或非门不存在电源到地的低阻抗通路，因此静态功耗为零，大大减少了器件的功耗。
附图说明
图1为本发明一种差分逻辑存储行列选择电路的模块框图；
图2为本发明一种具体实施例的计数器的原理图；
图3为本发明一种具体实施例的译码器的原理图；
图4为本发明一种具体实施例的多输入或非门的原理图；
图5为本发明一种具体实施例的差分逻辑或门和差分逻辑或非门的原理图；
图6为本发明一种具体实施例的D触发器的原理图；
图7为本发明一种具体实施例的二输入的伪CMOS或非门的原理图；
图8为本发明一种具体实施例的4输出差分逻辑存储行列选择电路；
图9为现有技术的4输出存储器行列选择电路瞬态实验的输出波形图；
图10为本发明的4输出差分逻辑存储行列选择电路的输出波形图。
具体实施方式
下面结合说明书附图和具体的实施例对本发明进行进一步的说明。
参照图1，一种差分逻辑存储器行列选择电路，其采用单极型金属氧化物薄膜晶体管工艺制造，包括计数器和译码器；
所述计数器由第1至第n个D触发器级联而成；n≥2且n为正整数；计数器可以采用图2所示的结构实现。当然，图2中的器件从0开始编号，因此图中实际上显示出有n+1个D触发器。每个D触发器，以D表示其D输入端，以Q表示器正相输出端，以表示反向输出端，以表示时钟输入端。
所述译码器由第1至第2n个多输入或非门构成；所述译码器可以采用图3的结构实现。译码器的数量与存储器行列选择电路的输出数量有关。
参照图4，所述第1至第2n个多输入或非门结构相同且均由若干个差分逻辑或门和若干个差分逻辑或非门构成；作为优选的实施例，所述译码器由第1至第2n个多输入或非门构成，每个多输入或非门均由若干个差分逻辑或门和若干个差分逻辑或非门逐级叠加构成。采用本实施例的结构，使电路复杂性降低，同时降低了电路延时。
参照图5，所述差分逻辑或门和差分逻辑或非门均包括第一至第六n型薄膜晶体管；
其中，第一n型薄膜晶体管M1的源电极和第二n型薄膜晶体管M2的源电极共地；
所述第一n型薄膜晶体管M1的栅电极连接在第二n型薄膜晶体管M2的漏电极，所述第二n型薄膜晶体管M2的栅电极连接在第一n型薄膜晶体管M1的漏电极；
所述第三n型薄膜晶体管M3的漏电极和第四n型薄膜晶体管M4的漏电极均与电源正极Vdd连接；第三n型薄膜晶体管M3的源电极和第四n型薄膜晶体管M4的源电极均与第一n型薄膜晶体管M1的漏电极连接；
所述第五n型薄膜晶体管M5的源电极与第六n型薄膜晶体管M6的漏电极连接，所述第五n型薄膜晶体管M5的漏电极与电源正极连接；所述第六n型薄膜晶体管M6的源电极与第二n型薄膜晶体管M2的漏电极连接；
所述第一n型薄膜晶体管M1的漏电极连接构成差分逻辑或门的输出端A+B；所述第二n型薄膜晶体管M2的漏电极构成差分逻辑或非门的输出端所述第三n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第一输入端A；所述第四n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第二输入端B；所述第五n型薄膜晶体管的栅电极的输入信号与第三n型薄膜晶体管的栅电极的输入信号反相，即第五n型薄膜晶体管的栅电极构成第一反相输入端所述第六n型薄膜晶体管的栅电极的输入信号与第四n型薄膜晶体管的栅电极的输入信号反相，即第六n型薄膜晶体管的栅电极构成第二反相输入端
差分逻辑或门和差分逻辑或非门中第一n型薄膜晶体管和第二n型薄膜晶体管交叉耦合构成正反馈环路，其可以加速电路的充放电并最终使差分逻辑或门和差分逻辑或非门的输出端上升至电源电压或下降至地电压，因此该差分逻辑或门/或非门输出摆幅为满摆幅；同时，该差分逻辑或门和差分逻辑或非门同时输出反相互补信号，因此兼备或门和或非门的功能。此外，在稳态时，该差分逻辑或门和差分逻辑或非门不存在电源到地的低阻抗通路，因此静态功耗为零，大大减少了器件的功耗。
参照图2和图3，作为优选的实施例，所述第1至第2n个多输入或非门均包括第1至第n个输入端；
其中，第1至第n个D触发器的反相输出端均与自身的D输入端连接；第x个D触发器的正相输出端Qx与第x+1个D触发器的时钟输入端连接；所述x∈[1，n-1]；
所述第1至第2n个多输入或非门的第y个输入端均与第y个D触发器的正相输出端或者反相输出端连接；所述第1至第2n个多输入或非门中的任意两个多输入或非门与第1至第n个D触发器之间的连接关系均不相同。由于多输入或非门的输入端的数量为n，而每个输入端只有两种连接方式，一共有2n个组合，因此，可以保证每个多输入或非门的输入端与第1至第n个D触发器之间的连接方式均不相同。
多输入或非门的n个输入端的排列规则为：以二进制的形式，从Q0、Q1……Qn排列到
即S0的n个输入端分别连接到Q0、Q1……Qn；
S1的n个输入端分别连接到Q1……Qn；
S2的n个输入端分别连接到Q0、……Qn；
S3的n个输入端分别连接到……Qn；以此类推。
参照图6，作为优选的实施例，所述第1至第n个D触发器均包括五个二输入的伪CMOS或非门和一个三输入的伪CMOS或非门。本实施例的D触发器可以采用图6所示的结构实现。
参照图7，作为优选的实施例，所述二输入的伪CMOS或非门由六个n型薄膜晶体管构成，所述三输入的伪CMOS或非门由八个n型薄膜晶体管构成。本实施例的二输入的伪CMOS或非门可以采用图7所示的结构实现，其中图7示出了二输入的伪CMOS或非门的第一输入端IN1、第二输入端IN2以及输出端OUT。本实施例的三输入的伪CMOS或非门可以在图7所示的电路结构的基础上，在第七n型薄膜晶体管M7和第八n型薄膜晶体管M8上分别并联两个n型薄膜晶体管，并将这两个n型薄膜晶体管的栅电极作为第三输入端。
本实施例将比较本发明的差分逻辑存储行列选择电路与现有技术的功耗性能。
图8示出了本实施例的一种4输出差分逻辑存储行列选择电路；其包括由2个D触发器组成的计数器，以及由四个多输入或非门(即S0～S3)组成的译码器。在本实施例中，根据图8示出的连接关系，若我们向计数器的CLK端输入周期为200us的时钟信号。在第一个时钟周期时，S0输出高电平，S1、S2和S3输出低电平；在第二个时钟周期时，S1输出高电平，S0、S2和S3输出低电平；在第三个时钟周期时，S2输出高电平，S0、S1和S3输出低电平；在第四个时钟周期时，S3输出高电平，S0、S1和S2输出低电平。
为了进行对比，我们同时也在现有技术的4输出存储行列选择电路的时钟输入端输入相同的时钟信号。
经过对两者的功耗进行测量，如图9所示，现有技术的平均ivdd为157uA；如图10所述，本实施例的4输出差分逻辑存储行列选择电路的平均ivdd为133uA。因此，可以认为，本实施例相对于现有技术功耗降低了接近15％。
本实施例公开了一种芯片，其包括上述实施例中的差分逻辑存储器行列选择电路。所述芯片包括各种封装形式的芯片，如BGA、SOP和QFP等等。
以上是对本发明的较佳实施进行了具体说明，但本发明并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (6)

1.一种差分逻辑存储器行列选择电路，其特征在于：包括计数器和译码器；
所述计数器由第1至第n个D触发器级联而成；n≥2且n为正整数；
所述译码器由第1至第2n个多输入或非门构成；
所述第1至第2n个多输入或非门结构相同且均由若干个差分逻辑或门和若干个差分逻辑或非门构成，所述差分逻辑或门和差分逻辑或非门均包括第一至第六n型薄膜晶体管；
其中，第一n型薄膜晶体管的源电极和第二n型薄膜晶体管的源电极共地；
所述第一n型薄膜晶体管的栅电极连接在第二n型薄膜晶体管的漏电极，所述第二n型薄膜晶体管的栅电极连接在第一n型薄膜晶体管的漏电极；
所述第三n型薄膜晶体管的漏电极和第四n型薄膜晶体管的漏电极均与电源正极连接；第三n型薄膜晶体管的源电极和第四n型薄膜晶体管的源电极均与第一n型薄膜晶体管的漏电极连接；
所述第五n型薄膜晶体管的源电极与第六n型薄膜晶体管的漏电极连接，所述第五n型薄膜晶体管的漏电极与电源正极连接；所述第六n型薄膜晶体管的源电极与第二n型薄膜晶体管的漏电极连接；
所述第一n型薄膜晶体管的漏电极连接构成差分逻辑或门的输出端；所述第二n型薄膜晶体管的漏电极构成差分逻辑或非门的输出端；所述第三n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第一输入端；所述第四n型薄膜晶体管的栅电极构成差分逻辑或门和差分逻辑或非门的第二输入端；所述第五n型薄膜晶体管的栅电极的输入信号与第三n型薄膜晶体管的栅电极的输入信号反相；所述第六n型薄膜晶体管的栅电极的输入信号与第四n型薄膜晶体管的栅电极的输入信号反相。
2.根据权利要求1所述的一种差分逻辑存储器行列选择电路，其特征在于：所述第1至第2n个多输入或非门均包括第1至第n个输入端；
其中，任意D触发器的反相输出端均与自身的D输入端连接；第x个D触发器的正相输出端与第x+1个D触发器的时钟输入端连接；所述x∈[1，n-1]；
所述第1至第2n个多输入或非门的第y个输入端均与第y个D触发器的正相输出端或者反相输出端连接；所述第1至第2n个多输入或非门中的任意两个多输入或非门与第1至第n个D触发器之间的连接关系均不相同。
3.根据权利要求1所述的一种差分逻辑存储器行列选择电路，其特征在于：所述译码器由第1至第2n个多输入或非门构成，每个多输入或非门均由若干个差分逻辑或门和若干个差分逻辑或非门逐级叠加构成。
4.根据权利要求1所述的一种差分逻辑存储器行列选择电路，其特征在于：所述第1至第n个D触发器均包括五个二输入的伪CMOS或非门和一个三输入的伪CMOS或非门。
5.根据权利要求4所述的一种差分逻辑存储器行列选择电路，其特征在于：所述二输入的伪CMOS或非门由六个n型薄膜晶体管构成，所述三输入的伪CMOS或非门由八个n型薄膜晶体管构成。
6.一种芯片，其特征在于：包括如权利要求1-5任一项所述的差分逻辑存储器行列选择电路。
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