WO2023103748A1 - 一种低压检测电路 - Google Patents

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吉博
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the current source generating circuit is used to generate a reference current, including a first PMOS transistor P1, a second PMOS transistor P2, a first NMOS transistor N1, a second NMOS transistor N2, and a first resistor R1; the first PMOS transistor P1
  • the gate and drain are connected to the gate of the second PMOS transistor P2, the drain of the first NMOS transistor N1, the source of the first PMOS transistor P1 and the source of the second PMOS transistor P2 connected to the power supply voltage VDD
  • the drain of the second PMOS transistor P2 is connected to the gate of the first NMOS transistor N1, the gate and the drain of the second NMOS transistor N2, and the first NMOS transistor N1
  • the source of the first NMOS transistor N1 is grounded through the first resistor R1, and the source of the second NMOS transistor N1 is grounded, wherein the ratio of the number of the first NMOS transistor N1 to the second NMOS transistor N2 is N, and N is An integer greater than or equal to 2;
  • the second branch includes a second resistor R2 and a third NMOS transistor N3;
  • the comparator includes a fourth PMOS transistor P4, a fifth PMOS transistor P5, a sixth PMOS transistor P6, a fourth NMOS transistor N4, a fifth NMOS transistor N5, a sixth NMOS transistor N6, and a seventh NMOS transistor N7 ;
  • a low voltage detection circuit 100 provided by an embodiment of the present invention includes a current source generating circuit 11 , a reference voltage generating circuit 12 and a comparator 13 connected in sequence.
  • the conduction element is a PNP bipolar transistor Q1, the base of the PNP bipolar transistor Q1 is grounded, the emitter is connected to the drain of the third PMOS transistor P3, and the collector The electrode is grounded.
  • V BE is a forward conduction voltage of a conduction element such as a triode Q1 or a diode, and its negative temperature coefficient is generally -2.0 ⁇ -2.2 mV/°C, and R2 is a resistance value of the second resistor R2.
  • the thermal voltage V T has a positive temperature coefficient: +0.087mV/°C. Therefore, it is only necessary to reasonably design the sizes of the first resistor R1 and the second resistor R2 to make the temperature coefficient of the threshold voltage Vth zero, namely:

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Abstract

一种低压检测电路（100），包括依次连接的电流源产生电路（11）、基准电压产生电路（12）以及比较器（13）；电流源产生电路（11）用于产生基准电流，基准电压产生电路（12）用于根据基准电流产生第一比较电压VP和第二比较电压VN，比较器（13）在第一比较电压VP大于或第二比较电压VN时输出高电平信号，通过电流源产生电路（11），可以实现低功耗设计，且电流源产生电路（11）结构简单，有利于减小面积。

Description

一种低压检测电路 技术领域
本发明涉及电子技术领域，尤其涉及一种低压检测电路。
背景技术
低压检测电路主要用于检测电源电压VDD，当检测到的电源电压VDD低于某一特定设计的阈值电压(Vth)时，低压检测电路输出一个高电平信号，对后续系统或设备进行复位或保护。很多应用场景对该电路的阈值电压(Vth)精准度和功耗有着很高的要求，现有的低电压检测电路通常是由带隙基准源产生一个基准电压，然后将该基准电压与电源电压的电阻分压通过比较器进行比较，从而检测电源电压，然而，此种结构由于带隙基准源结构复杂，不但功耗较大，而且面积也相当大。
发明内容
本发明实施例提供一种低压检测电路，结构简单，能够实现低功耗检测。
为了解决上述技术问题，第一方面，本发明提供一种低压检测电路，包括依次连接的电流源产生电路、基准电压产生电路以及比较器；
所述电流源产生电路用于产生基准电流，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2以及第一电阻R1；所述第一PMOS管P1的栅极和漏极与所述第二PMOS管P2的栅极、所述第一NMOS管N1的漏极连接，所述第一PMOS管P1的源极和所述第二PMOS管P2的源极与电源电压VDD连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极和漏极连接，所述第一NMOS管N1的源极通过所述第一电阻R1接地，所述第二NMOS管N1的源极接地，其中，所述第一NMOS管N1和所述第二NMOS管N2的个数比为N，N为大于等于2的整数；
所述基准电压产生电路包括第一支路和第二支路，所述第一支路与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，用于产生第一比较电压VP，所述第二支路与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，用于产生第二比较电压VN；所述比较器的同相输入端输入所 述第一比较电压VP，所述比较器的反相输入端输入所述第二比较电压VN，所述比较器的输出端在所述第一比较电压VP大于或等于所述第二比较电压VN时输出高电平信号。
更进一步地，所述第一支路包括第三PMOS管P3和导通元件；
所述第三PMOS管P3的栅极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第三PMOS管P3的源极与所述电源电压VDD连接，所述第三PMOS管P3的漏极通过所述导通元件接地，且所述第三PMOS管P3的漏极还与所述比较器的同相输入端连接。
更进一步地，所述导通元件为二极管，所述二极管的正极与所述第三PMOS管P3的漏极连接，所述二极管的负极接地。
更进一步地，所述导通元件为PNP型双极型晶体管Q1，所述PNP型双极型晶体管Q1的基极接地，发射极与所述第三PMOS管P3的漏极连接，集电极接地。
更进一步地，所述第二支路包括第二电阻R2和第三NMOS管N3；
所述第二电阻R2的一端与所述电源电压VDD连接，所述第二电阻R2的另一端与所述第三NMOS管N3的漏极、所述比较器的反相输入端连接，所述第三NMOS管N3的栅极与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，所述第三NMOS管N3的源极接地。
更进一步地，所述比较器包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6以及第七NMOS管N7；
所述第四PMOS管P4的源极、所述第五PMOS管P5的源极以及所述第六PMOS管P6的源极均与所述电源电压VDD连接，所述第四PMOS管P4的栅极和漏极与所述第五PMOS管P5的栅极、所述第四NMOS管N4的漏极连接，所述第五PMOS管P5的漏极与所述第六PMOS管P6的栅极、所述第五NMOS管N5的漏极连接，所述第六PMOS管P6的漏极为所述比较器的输出端，并与所述第七NMOS管N7的漏极连接，所述第四NMOS管N4的栅极为所述比较器的反相输入端，所述第五NMOS管N5的栅极为所述比较器的同相输入端，所述第四NMOS管N4的源极与所述第六NMOS管N6的漏极连接，所述第六 NMOS管N6的栅极和所述第七NMOS管N7的栅极输入第一偏置电压NBIAS，所述第六NMOS管N6的源极和所述第七NMOS管N7的源极均接地。
更进一步地，还包括用于提供第一偏置电压NBIAS的偏置电路；
所述偏置电路包括电容Cs、第七PMOS管P7、第八NMOS管N8以及第九NMOS管N9；
所述电容Cs的一端连接所述电源电压VDD，所述电容Cs的另一端与所述第七PMOS管P7的源极连接，所述第七PMOS管P7的栅极输入使能信号ENB，所述第七PMOS管P7的漏极与所述第八NMOS管N8的漏极、所述第九NMOS管N9的栅极连接，所述第八NMOS管N8的源极接地，所述第八NMOS管N8的栅极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极、第六NMOS管N6的栅极以及第七NMOS管N7的栅极连接，所述第九NMOS管N9的漏极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第九NMOS管N9的源极接地。
第二方面，本发明还提供一种集成电路芯片，包括上述任一项所述的低压检测电路。
第三方面，本发明还提供一种电子设备，包括上述所述的集成电路芯片。
有益效果：本发明的低压检测电路中，包括依次连接的电流源产生电路、基准电压产生电路以及比较器；所述电流源产生电路用于产生基准电流，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2以及第一电阻R1；所述第一PMOS管P1的栅极和漏极与所述第二PMOS管P2的栅极、所述第一NMOS管N1的漏极连接，所述第一PMOS管P1的源极和所述第二PMOS管P2的源极与电源电压VDD连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极和漏极连接，所述第一NMOS管N1的源极通过所述第一电阻R1接地，所述第二NMOS管N1的源极接地，其中，所述第一NMOS管N1和所述第二NMOS管N2的个数比为N，N为大于等于2的整数；所述基准电压产生电路用于根据所述基准电流产生第一比较电压VP和第二比较电压VN，所述比较器在所述第一比较电压VP大于或等于所述第二比较电压VN时输出高电平信号，通过本发明的电流源产生电路，可以实现低功耗设计，且电流源产生电路结构简单，有利于 减小面积。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其有益效果显而易见。
图1是本发明实施例提供的低压检测电路的一结构示意图；
图2是本发明实施例提供的低压检测电路的另一结构示意图。
具体实施方式
请参照图式，其中相同的组件符号代表相同的组件，本发明的原理是以实施在一适当的运算环境中来举例说明。以下的说明是基于所例示的本发明具体实施例，其不应被视为限制本发明未在此详述的其它具体实施例。
参阅图1，本发明实施例提供的低压检测电路100，包括依次连接的电流源产生电路11、基准电压产生电路12以及比较器13。
所述电流源产生电路11用于产生基准电流I PTAT，其包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2以及第一电阻R1。所述第一PMOS管P1的栅极和漏极与所述第二PMOS管P2的栅极、所述第一NMOS管N1的漏极连接，所述第一PMOS管P1的源极和所述第二PMOS管P2的源极与电源电压VDD连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极和漏极连接，所述第一NMOS管N1的源极通过所述第一电阻R1接地，所述第二NMOS管N1的源极接地。
其中，所述第一NMOS管N1和所述第二NMOS管N2的个数比为N，N为大于等于2的整数，即第一NMOS管N1的个数和第二NMOS管N2的个数的比值为N，因此，本发明实施例中，第一NMOS管N1有多个，第二NMOS管N2至少有1个。其中，多个第一NMOS管N1为并联关系，即多个第一NMOS管N1的漏极并联连接，多个第一NMOS管N1的栅极并联连接，多个第一NMOS管N1的源极并联连接。而当第二NMOS管N2有多个时，多个第二NMOS管N2也是并联连接的关系。
所述基准电压产生电路12包括第一支路121和第二支路122，所述第一支路121与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，用 于产生第一比较电压VP，所述第二支路122与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，用于产生第二比较电压VN。所述比较器的同相输入端输入所述第一比较电压VP，所述比较器的反相输入端输入所述第二比较电压VN，所述比较器的输出端在所述第一比较电压VP大于或等于所述第二比较电压VN时输出高电平信号。
本发明的实施例中，根据图1所示的电流源产生电路11的电路结构可知，基准电流I PTAT的计算公式为：
Figure PCTCN2022132872-appb-000001
其中，n为弱反型因子，n的取值可以为1.5。V T为热电压，且
Figure PCTCN2022132872-appb-000002
其中在温度为300K时，V T≈26mV，N为第一NMOS管N1与第二NMOS管N2的个数之比，R1为所述第一电阻R1的阻值大小。因此，本发明实施例中，通过设置合适的N和R1的值，从而可以得到较小的基准电流I PTAT，例如可以使得基准电流I PTAT＝10nA，即通过调整N和R1的值可以使得电流源产生电路消耗较小的电流，从而实现超低功耗的设计需求，且与结构复杂的带隙基准源相比，本发明实施例的电流源产生电路11结构简单，有利于减小芯片面积。
进一步地，所述第一支路121包括第三PMOS管P3和导通元件。
所述第三PMOS管P3的栅极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第三PMOS管P3的源极与所述电源电压VDD连接，所述第三PMOS管P3的漏极通过所述导通元件接地，且所述第三PMOS管P3的漏极还与所述比较器13的同相输入端连接，从而第一比较电压VP从第三PMOS管P3的漏极输出至比较器13的同相输入端。
在一些实施例中，所述导通元件为PNP型双极型晶体管Q1，所述PNP型双极型晶体管Q1的基极接地，发射极与所述第三PMOS管P3的漏极连接，集电极接地。
在另一些实施例中，所述导通元件也可以是二极管，所述二极管的正极与所述第三PMOS管P3的漏极连接，所述二极管的负极接地。
继续参阅图1，所述第二支路122包括第二电阻R2和第三NMOS管N3。
所述第二电阻R2的一端与所述电源电压VDD连接，所述第二电阻R2的另一端与所述第三NMOS管N3的漏极、所述比较器13的反相输入端连接， 所述第三NMOS管N3的栅极与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，所述第三NMOS管N3的源极接地。
通过本发明实施例的低压检测电路100，可以得到不随温度变化的高精度阈值电压Vth，即通过本发明的电流源产生电路11和基准电压产生电路12以及比较器13，可以使得低压检测电路100的阈值电压Vth不随温度而变化，从而可以提高低压检测电路100的阈值电压的精度。其中，低压检测电路100的阈值电压Vth的计算过程如下：
根据图1所述的电路可知，VP＝V BE；
VN＝VDD-I PTAT·R2；
当VP≥VN时，比较器13输出高电平信号，因此当VP＝VN时的电源电压VDD即为该低压检测电路100的阈值电压Vth，即
Figure PCTCN2022132872-appb-000003
其中，V BE为导通元件例如三极管Q1或者二极管的正向导通电压，其负温度系数一般为-2.0～-2.2mV/℃，R2为第二电阻R2的阻值。而热电压V T具有正的温度系数：+0.087mV/℃，因此，只需要合理设计第一电阻R1和第二电阻R2的大小，可使得阈值电压Vth的温度系数为零，即：
Figure PCTCN2022132872-appb-000004
由此可以得到不随温度变化的高精度阈值电压Vth。其中，
Figure PCTCN2022132872-appb-000005
表示对阈值电压Vth进行求导，求导的结果即为阈值电压Vth的温度系数，V BE的取值为-2.0mV/℃。
进一步地，参阅图2，本发明实施例中，所述比较器13包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第四NMOS管N4、第五NMOS管 N5、第六NMOS管N6以及第七NMOS管N7。
所述第四PMOS管P4的源极、所述第五PMOS管P5的源极以及所述第六PMOS管P6的源极均与所述电源电压VDD连接，所述第四PMOS管P4的栅极和漏极与所述第五PMOS管P5的栅极、所述第四NMOS管N4的漏极连接，所述第五PMOS管P5的漏极与所述第六PMOS管P6的栅极、所述第五NMOS管N5的漏极连接，所述第六PMOS管P6的漏极为所述比较器13的输出端，并与所述第七NMOS管N7的漏极连接，所述第四NMOS管N4的栅极为所述比较器13的反相输入端，所述第五NMOS管N5的栅极为所述比较器13的同相输入端，所述第四NMOS管N4的源极与所述第六NMOS管N6的漏极连接，所述第六NMOS管N6的栅极和所述第七NMOS管N7的栅极输入第一偏置电压NBIAS，所述第六NMOS管N6的源极和所述第七NMOS管N7的源极均接地。
其中，低压检测电路100进一步还包括用于提供第一偏置电压NBIAS的偏置电路14。该偏置电路14可以实现启动作用，用于启动电流源产生电路11和比较器13。
具体地，所述偏置电路14包括电容Cs、第七PMOS管P7、第八NMOS管N8以及第九NMOS管N9；所述电容Cs的一端连接所述电源电压VDD，所述电容Cs的另一端与所述第七PMOS管P7的源极连接，所述第七PMOS管P7的栅极输入使能信号ENB，所述第七PMOS管P7的漏极与所述第八NMOS管N8的漏极、所述第九NMOS管N9的栅极连接，所述第八NMOS管N8的源极接地，所述第八NMOS管N8的栅极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极、第六NMOS管N6的栅极以及第七NMOS管N7的栅极连接，所述第九NMOS管N9的漏极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第九NMOS管N9的源极接地。
本发明的低压检测电路100，通过合理的设置第一电阻R1和第二电阻R2的大小，可以实现电流源产生电路11只需要20nA左右的功耗电流，基准电压产生电路12只需要20nA左右的功耗电流，比较器13的功耗电流为20nA左右，从而，那么这低压检测电路100的总功耗电流只有60nA左右，可以满足低功耗的需求。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

  1. 一种低压检测电路，其特征在于，包括依次连接的电流源产生电路、基准电压产生电路以及比较器；
    所述电流源产生电路用于产生基准电流，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2以及第一电阻R1；所述第一PMOS管P1的栅极和漏极与所述第二PMOS管P2的栅极、所述第一NMOS管N1的漏极连接，所述第一PMOS管P1的源极和所述第二PMOS管P2的源极与电源电压VDD连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极和漏极连接，所述第一NMOS管N1的源极通过所述第一电阻R1接地，所述第二NMOS管N1的源极接地，其中，所述第一NMOS管N1和所述第二NMOS管N2的个数比为N，N为大于等于2的整数；
    所述基准电压产生电路包括第一支路和第二支路，所述第一支路与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，用于产生第一比较电压VP，所述第二支路与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，用于产生第二比较电压VN；所述比较器的同相输入端输入所述第一比较电压VP，所述比较器的反相输入端输入所述第二比较电压VN，所述比较器的输出端在所述第一比较电压VP大于或等于所述第二比较电压VN时输出高电平信号。
  2. 根据权利要求1所述的低压检测电路，其特征在于，所述第一支路包括第三PMOS管P3和导通元件；
    所述第三PMOS管P3的栅极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第三PMOS管P3的源极与所述电源电压VDD连接，所述第三PMOS管P3的漏极通过所述导通元件接地，且所述第三PMOS管P3的漏极还与所述比较器的同相输入端连接。
  3. 根据权利要求2所述的低压检测电路，其特征在于，所述导通元件为二极管，所述二极管的正极与所述第三PMOS管P3的漏极连接，所述二极管的负极接地。
  4. 根据权利要求2所述的低压检测电路，其特征在于，所述导通元件为PNP型双极型晶体管Q1，所述PNP型双极型晶体管Q1的基极接地，发射极 与所述第三PMOS管P3的漏极连接，集电极接地。
  5. 根据权利要求1所述的低压检测电路，其特征在于，所述第二支路包括第二电阻R2和第三NMOS管N3；
    所述第二电阻R2的一端与所述电源电压VDD连接，所述第二电阻R2的另一端与所述第三NMOS管N3的漏极、所述比较器的反相输入端连接，所述第三NMOS管N3的栅极与所述第一NMOS管N1的栅极和所述第二NMOS管N2的栅极连接，所述第三NMOS管N3的源极接地。
  6. 根据权利要求1所述的低压检测电路，其特征在于，所述比较器包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6以及第七NMOS管N7；
    所述第四PMOS管P4的源极、所述第五PMOS管P5的源极以及所述第六PMOS管P6的源极均与所述电源电压VDD连接，所述第四PMOS管P4的栅极和漏极与所述第五PMOS管P5的栅极、所述第四NMOS管N4的漏极连接，所述第五PMOS管P5的漏极与所述第六PMOS管P6的栅极、所述第五NMOS管N5的漏极连接，所述第六PMOS管P6的漏极为所述比较器的输出端，并与所述第七NMOS管N7的漏极连接，所述第四NMOS管N4的栅极为所述比较器的反相输入端，所述第五NMOS管N5的栅极为所述比较器的同相输入端，所述第四NMOS管N4的源极与所述第六NMOS管N6的漏极连接，所述第六NMOS管N6的栅极和所述第七NMOS管N7的栅极输入第一偏置电压NBIAS，所述第六NMOS管N6的源极和所述第七NMOS管N7的源极均接地。
  7. 根据权利要求6所述的低压检测电路，其特征在于，还包括用于提供第一偏置电压NBIAS的偏置电路；
    所述偏置电路包括电容Cs、第七PMOS管P7、第八NMOS管N8以及第九NMOS管N9；
    所述电容Cs的一端连接所述电源电压VDD，所述电容Cs的另一端与所述第七PMOS管P7的源极连接，所述第七PMOS管P7的栅极输入使能信号ENB，所述第七PMOS管P7的漏极与所述第八NMOS管N8的漏极、所述第九NMOS管N9的栅极连接，所述第八NMOS管N8的源极接地，所述第八NMOS管N8的栅极与所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极、 第六NMOS管N6的栅极以及第七NMOS管N7的栅极连接，所述第九NMOS管N9的漏极与所述第一PMOS管P1的栅极和所述第二PMOS管P2的栅极连接，所述第九NMOS管N9的源极接地。
  8. 一种集成电路芯片，其特征在于，包括权利要求1-7任一项所述的低压检测电路。
  9. 一种电子设备，其特征在于，包括权利要求8所述的集成电路芯片。
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