CN104464793B - 一种串行双端复制位线电路 - Google Patents

Abstract

本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

Description

一种串行双端复制位线电路

技术领域

本发明涉及集成电路设计领域，尤其是一种可以提高SRAM(静态随机存储器)时序产生电路工艺容忍能力的串行双端复制位线电路结构。

背景技术

随着科技水平的发展，高速和低功耗已成为当前集成电路设计的重要指标。对于SRAM设计而言，功耗与电源电压的平方成线性关系，因而通过降低电源电压可以降低功耗；然而，工艺偏差会随着电源电压的下降逐渐增大，这会严重影响芯片的性能，因此在低电压下控制SRAM时序变化的工艺偏差变得非常有意义。此外，工艺的进步也会增加晶体管阈值电压的偏差。

为了在降低电源电压节省功耗的前提下提高工艺容忍能力，现有技术中主要包括以下几种方案：

(1)如图1所示是B.S.Amrutur和M.A.Horowitz在1998年提出的传统复制位线电路结构，在现有技术中广泛使用。该传统复制位线电路由时序复制电路和存储单元阵列组成；其中，时序复制电路由N个放电单元RC和一定数目的冗余单元DC组成，RC和DC的总数之和与被复制的存储单元的某一列位线单元总数相等；当位线放电到一定值时，通过反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对时序延时的控制。这种传统复制位线电路可以提高时序在低电压下的偏差，但是随着工艺的进步，这种传统的位线复制技术已无法很好的改善低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得很差，会使SRAM芯片的性能大幅下降。

(2)如图2所示是Y.Li等人在2014年提出的一种双复制位线技术电路结构，该双复制位线技术电路结构充分利用了传统复制位线的两条位线，使用新型双端放电单元RC，在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的但是由于位线电容变大，这会使位线预充时间增加，从而导致SRAM整体访问时间的增加，影响芯片速度。

发明内容

针对现有技术中的上述不足之处，本发明提供了一种串行双端复制位线电路，能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

本发明的目的是通过以下技术方案实现的：

一种串行双端复制位线电路，由时序复制模块和存储阵列模块构成；所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、2N个放电单元RC以及多个冗余单元DC；

时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；

冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地；

2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而2N个放电单元RC的第一时钟信号端CK1均与时钟信号线CK电连接，2N个放电单元RC的第二时钟信号端CK2通过第一反相器I1与第一复制位线RBL电连接；

第四PMOS管P4的漏极通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

优选地，所述的放电单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为放电单元RC的第一时钟信号端CK1，第四NMOS管N4的栅极为放电单元RC的第二时钟信号端CK2，第三NMOS管N3的漏极为放电单元RC的第一位线信号端BL，第四NMOS管N4的漏极为放电单元RC的第二位线信号端BLB。

由上述本发明提供的技术方案可以看出，本发明实施例所提供的串行双端复制位线电路当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动行的前提下，还可以根据这些附图获得其他附图。

图1为现有技术中传统复制位线电路的结构示意图。

图2为现有技术中双复制位线电路的结构示意图。

图3为本发明实施例所提供的串行双端复制位线电路的结构示意图。

图4为本发明实施例所提供的串行双端复制位线电路的内部结构示意图。

图5为现有技术中传统复制位线电路的Replica Bitline(即复制位线)时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

图6为现有技术中双复制位线电路的Replica Bitline时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

图7为本发明实施例所提供串行双端复制位线电路的Replica Bitline时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

图8为现有技术中传统复制位线电路的SAE(即灵敏放大器使能信号)时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

图9为现有技术中双复制位线电路的SAE时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

图10为本发明实施例所提供串行双端复制位线电路的SAE时序波形图(仿真条件为：Corner：SS；Temperature：-40℃；VDD：0.8V；128行)。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面对本发明所提供的串行双端复制位线电路进行详细描述。

如图3和图4所示，一种串行双端复制位线电路，由时序复制模块和存储阵列模块构成；该时序复制模块的具体结构可以包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、2N个放电单元RC以及多个冗余单元DC。

时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接。第四PMOS管P4的漏极通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地。

2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而2N个放电单元RC的第一时钟信号端CK1均与时钟信号线CK电连接，2N个放电单元RC的第二时钟信号端CK2通过第一反相器I1与第一复制位线RBL电连接。

其中，上述放电单元RC的具体结构包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4。第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极。第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极。第三NMOS管N3的栅极为放电单元RC的第一时钟信号端CK1，第四NMOS管N4的栅极为放电单元RC的第二时钟信号端CK2，第三NMOS管N3的漏极为放电单元RC的第一位线信号端BL，第四NMOS管N4的漏极为放电单元RC的第二位线信号端BLB。

具体地，在本发明实施例所提供的串行双端复制位线电路中，放电单元RC总数为2*N个，是现有技术中传统复制位线电路的2倍；而放电单元RC、冗余单元DC两者的总数之和与被复制的存储单元的某一列位线存储单元MC总数相等。在预充阶段，第一复制位线RBL和第二复制位线RBLB均充电为高电平，其充电时间与传统复制位线电路基本保持一致。当时钟信号有效(即时钟信号线CK为高电平)时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，而在每个放电单元RC内部，第一时钟信号端CK1是第三NMOS管N3的栅极，因此每个放电单元RC的第三NMOS管N3导通；又由于在每个放电单元RC内部，第一NMOS管N1导通，第一PMOS管P1截止，而第三NMOS管N3的漏极是与第一复制位线RBL电连接的第一位线信号端BL，因此第一复制位线RBL被第三NMOS管N3和第一NMOS管N1放电。随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，而在每个放电单元RC内部，第二时钟信号端CK2是第四NMOS管N4的栅极，因此每个放电单元RC的第四NMOS管N4导通；又由于在每个放电单元RC内部，第二NMOS管N2导通，第二PMOS管P2截止，而第四NMOS管N4的源极是与第二复制位线RBLB电连接的第二位线信号端BLB，因此第二复制位线RBLB被第四NMOS管N4和第二NMOS管N2放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

进一步地，该串行双端复制位线电路的原理为：当放电单元RC的数目增大一倍后，第一复制位线RBL和第二复制位线RBLB的放电时间延迟均是传统复制位线电路的1/2，而当第一复制位线RBL放完电后会使第二复制位线RBLB继续放电，因此两边总的放电时间延迟与传统复制位线电路的放电时间延迟相等；由Y.Niki等人在2011年提出的数字复制位线延时电路结构的相关原理可知：在本发明所提供的串行双端复制位线电路中，第一复制位线RBL的放电电路的时序工艺偏差变为传统的第二复制位线RBLB的放电电路的时序工艺偏差也变为传统的因此本发明所提供的串行双端复制位线电路总体的时序工艺偏差为即是传统复制位线电路时序工艺偏差的1/2。同时，仿真结果也表明本发明所提供的串行双端复制位线电路可以明显降低工艺偏差，提高抗工艺变化的能力，因此相比于传统复制位线电路，本发明所提供的串行双端复制位线电路工艺容忍能力提高。

由此可见，本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图5至图10，将本发明实施例所提供的串行双端复制位线电路的性能，与现有技术中的传统复制位线电路和双复制位线电路进行对比；图5至图10均是在“工艺角Corner设置为SS；温度Temperature设置为-40℃；电源电压VDD设置为0.8V；整个复制列共有128行”的仿真条件下得到蒙特卡罗仿真结果，其具体内容如下：

(1)如图5所示，为现有技术中传统复制位线电路的Replica Bitline时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图5可以看出：在0.8V电源电压、SS工艺角、-40℃和4个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，传统复制位线电路在发生工艺偏差时比较发散。

(2)如图6所示，为现有技术中双复制位线电路的Replica Bitline时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图6可以看出：在0.8V电源电压、SS工艺角、-40℃和4个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，双复制位线电路在发生工艺偏差时较为集中。

(3)如图7所示，为本发明实施例所提供串行双端复制位线电路的ReplicaBitline时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图7可以看出：在0.8V电源电压、SS工艺角、-40℃和8个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，本发明实施例中的串行双端复制位线电路在发生工艺偏差时非常集中。

(4)如图8所示，为现有技术中传统复制位线电路的SAE时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图8可以看出：在0.8V电源电压、SS工艺角、-40℃和8个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，传统复制位线电路的SAE信号在发生工艺偏差时比较发散，工艺偏差为948.42ps。

(5)如图9所示，为现有技术中双复制位线电路的SAE时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图9可以看出：在0.8V电源电压、SS工艺角、-40℃和8个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，双复制位线电路的SAE信号在发生工艺偏差时较为集中，工艺偏差为786.73ps。

(6)如图10所示，为本发明实施例所提供串行双端复制位线电路的SAE时序波形图，其横坐标表示time(即时间，其单位为ns)，其纵坐标表示Voltage(即电压，其单位为mV)。由图10可以看出：在0.8V电源电压、SS工艺角、-40℃和8个放电单元的仿真条件下，1000次蒙特卡罗仿真的结果显示，本发明实施例中的串行双端复制位线电路的SAE信号在发生工艺偏差时非常集中，工艺偏差为504.07ps。将图10与图8、图9对比可知：在最差情况下，本发明实施例所提供串行双端复制位线电路的SAE时序偏差是现有技术中传统复制位线电路的53.15％，接近理论值1/2，同时是现有技术中双复制位线电路的64.07％，接近理论值可见，本发明实施例所提供串行双端复制位线电路能够在不影响位线预充时间的情况下降低工艺偏差。

综上可见，本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种串行双端复制位线电路，其特征在于，由时序复制模块和存储阵列模块构成；所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、2N个放电单元RC以及多个冗余单元DC；

时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；

冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地；

2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而2N个放电单元RC的第一时钟信号端CK1均与时钟信号线CK电连接，2N个放电单元RC的第二时钟信号端CK2通过第一反相器I1与第一复制位线RBL电连接；

第四PMOS管P4的漏极通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

2.根据权利要求1所述的串行双端复制位线电路，其特征在于，所述的放电单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为放电单元RC的第一时钟信号端CK1，第四NMOS管N4的栅极为放电单元RC的第二时钟信号端CK2，第三NMOS管N3的漏极为放电单元RC的第一位线信号端BL，第四NMOS管N4的漏极为放电单元RC的第二位线信号端BLB。