CN105337590A - 一种基于cnfet的双边沿脉冲信号发生器 - Google Patents

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Abstract

本发明公开了一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管和第十四CNFET管；第一CNFET管、第三CNFET管、第五CNFET管、第七CNFET管、第十CNFET管、第十二CNFET管和第十三CNFET管为P型CNFET管，第二CNFET管、第四CNFET管、第六CNFET管、第八CNFET管、第九CNFET管、第十一CNFET管和第十四CNFET管为N型CNFET管；优点是信号输出端的充放电路径不会同时导通，在工作过程中不存在短路路径因此减少了短路功耗，并且由于CNFET管本身的高速低功耗特性，相对于现有的基于CNFET的双边沿脉冲信号发生器时延和功耗均较低。

Description

一种基于CNFET的双边沿脉冲信号发生器
技术领域
本发明涉及一种脉冲信号发生器，尤其是涉及一种基于CNFET的双边沿脉冲信号发生器。
背景技术
触发器作为时序电路的基础，通常占电路功耗的20％-50％，高性能触发器有利于加快集成电路速率，降低电路功耗。脉冲式触发器相比主从型触发器可以有效降低电路间的延迟，单闩锁结构也大大简化了电路设计。显性脉冲式触发器是由一个独立的脉冲信号发生器和锁存器构成。脉冲信号发生器作为单独部分可以与多个显性脉冲式触发器共享脉冲信号,从而有效地节省硬件开销降低大规模电路功耗。显性脉冲式触发器中脉冲信号发生器的设计将会影响到显性脉冲式触发器的综合性能。然而现有文献往往注重的是对锁存器的研究而对脉冲信号发生器的研究较为缺乏，传统的脉冲信号发生器在功耗，速度等方面的表现并不理想。
集成电路的发展遵循着摩尔定律,但随着芯片设计进入深亚微米阶段,MOS管工艺开始逼近其物理极限,集成电路设计领域面临着许多新的挑战:比如短沟道效应,光刻技术,高的泄漏电流,薄氧化层隧穿效应等。因此,发展新型电子器件及其低功耗电路已成为目前研究领域的热点,如单电子晶体管,双门浮栅晶体管,CNFET管(CarbonNanotubeFieldEffectTransistor，碳纳米管场效应晶体管)等新器件大量涌现。其中CNFET管是一种新型的低功耗高性能器件,它良好的电学和化学特性吸引了不少电子设计者的兴趣.将CNFET应用到低功耗集成电路芯片中,不仅能增强器件的性能,而且还丰富了微小面积芯片的功能,目前利用CNFET设计的低功耗逻辑电路也大量涌现。
文献《Novellow-powerpulsegeneratorsforexplicit-pulsetriggeredflip-flop》中设计了两种双边沿脉冲信号发生器，分别如图1和图2所示。这两种双边沿脉冲信号发生器的时延和能耗均较高。
鉴此，利用CNFET管设计一种基于CNFET的双边沿脉冲信号发生器提高双边沿脉冲信号发生器的速度，降低双边沿脉冲信号发生器的时延和能耗，对于脉冲式触发器的高速低功耗设计具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种时延和能耗均较低的基于CNFET的双边沿脉冲信号发生器。
本发明解决上述技术问题所采用的技术方案为：一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管和第十四CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第十CNFET管、所述的第十二CNFET管和所述的第十三CNFET管为P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十一CNFET管和所述的第十四CNFET管为N型CNFET管；
所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第七CNFET管的源极、所述的第八CNFET管的栅极和所述的第十三CNFET管的栅极连接且其连接端为所述的基于CNFET的双边沿脉冲信号发生器的信号输入端，所述的第一CNFET管的源极、所述的第一CNFET管的衬底、所述的第三CNFET管的源极、所述的第三CNFET管的衬底、所述的第五CNFET管的源极、所述的第五CNFET管的衬底、所述的第七CNFET管的衬底、所述的第十CNFET管的源极、所述的第十CNFET管的衬底、所述的第十二CNFET管的源极、所述的第十二CNFET管的衬底和所述的第十三CNFET管的衬底均接入电源，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极、所述的第三CNFET管的栅极和所述的第四CNFET管的栅极连接，所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的栅极和所述的第六CNFET管的栅极连接，所述的第五CNFET管的漏极、所述的第六CNFET管的漏极、所述的第七CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十二CNFET管的栅极和所述的第十四CNFET管的栅极连接，所述的第七CNFET管的漏极、所述的第八CNFET管的漏极、所述的第十CNFET管的栅极和所述的第十一CNFET管的栅极连接，所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第十二CNFET管的漏极和所述的第十三CNFET管的漏极连接，所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十三CNFET管的源极和所述的第十四CNFET管的漏极连接且其连接端为所述的基于CNFET的双边沿脉冲信号发生器的信号输出端，所述的第二CNFET管的衬底、所述的第二CNFET管的源极、所述的第四CNFET管的衬底、所述的第四CNFET管的源极、所述的第六CNFET管的衬底、所述的第六CNFET管的源极、所述的第八CNFET管的衬底、所述的第九CNFET管的衬底、所述的第九CNFET管的源极、所述的第十一CNFET管的衬底、所述的第十一CNFET管的源极、所述的第十四CNFET管的衬底和所述的第十四CNFET管的源极均接地。
所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第十CNFET管和所述的第十一CNFET管均为管径为0.398nm的CNFET管，所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管、所述的第十三CNFET管和所述的第十四CNFET管均为管径为0.293nm的CNFET管。该结构中，管径大的CNFET阈值高，提供更多的反向信号的延迟时间，从而增加脉冲宽度与幅度，提升驱动能力，管径小的CNFET阈值低，提升电路速度。
所述的基于CNFET的双边沿脉冲信号发生器还包括信号调整电路，所述的信号调整电路包括第十五CNFET管、第十六CNFET管、第十七CNFET管和第十八CNFET管；所述的第十五CNFET管和所述的第十七CNFET管为P型CNFET管，所述的第十六CNFET管和所述的第十八CNFET管为N型CNFET管；所述的第十五CNFET管的栅极、所述的第十六CNFET管的栅极和所述的基于CNFET的双边沿脉冲信号发生器的信号输出端连接，所述的第十五CNFET管的漏极、所述的第十六CNFET管的漏极、所述的第十七CNFET管的栅极和所述的第十八CNFET管的栅极连接，所述的第十五CNFET管的源极、所述的第十五CNFET管的衬底、所述的第十七CNFET管的源极和所述的第十七CNFET管的衬底均接入电源，所述的第十六CNFET管的源极、所述的第十六CNFET管的衬底、所述的第十八CNFET管的源极和所述的第十八CNFET管的衬底均接地，所述的第十七CNFET管的漏极和所述的第十八CNFET管的漏极连接且其连接端为所述的信号调整电路的输出端。该结构通过信号调整电路对对基于CNFET的双边沿脉冲信号发生器的信号输出端输出的脉冲信号的波形进行调整，提高脉冲信号的精度。
所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第十CNFET管和所述的第十一CNFET管均为管径为0.398nm的CNFET管，所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管、所述的第十三CNFET管、所述的第十四CNFET管、所述的第十五CNFET管、所述的第十六CNFET管、所述的第十七CNFET管和所述的第十八CNFET管均为管径为0.293nm的CNFET管。该结构中，管径大的CNFET阈值高，提供更多的反向信号的延迟时间，从而增加脉冲宽度与幅度，提升驱动能力，管径小的CNFET阈值低，提升电路速度。
与现有技术相比，本发明的优点在于在基于CNFET的双边沿脉冲信号发生器的信号输入端接入输入信号时，第五CNFET管的漏极、第六CNFET管的漏极、第七CNFET管的栅极、第九CNFET管的栅极、第十二CNFET管的栅极和第十四CNFET管的栅极的连接节点处生成的信号为输入信号的反相信号，当输入信号为低电平(即0)时，输入信号的反相信号为高电平(即1)，此时第九CNFET管、第十三CNFET管和第十四CNFET管导通，第七CNFET管、第八CNFET管和第十二CNFET管截止，第八CNFET管的源极和第九CNFET管的漏极的连接点与第十三CNFET管的源极和第十四CNFET管的漏极的连接节点均被下拉为低电平，基于CNFET的双边沿脉冲信号发生器的信号输出端输出低电平；当输入信号上升沿来临时，由于第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管和第六CNFET管的延时作用，第五CNFET管的漏极、第六CNFET管的漏极、第七CNFET管的栅极、第九CNFET管的栅极、第十二CNFET管的栅极和第十四CNFET管的栅极的连接节点处信号变化迟于输入信号三个门延时，此时第七CNFET管和第十二CNFET管经历三个门延时后由截止变为导通，第九CNFET管和第十四CNFET管经历三个门延时后由导通变为截止，第八CNFET管导通，第十三CNFET管截止，第七CNFET管的漏极、第八CNFET管的漏极、第十CNFET管的栅极和第十一CNFET管的栅极的连接节点先被下拉为低电平，然后被上拉为高电平，因此，基于CNFET的双边沿脉冲信号发生器的信号输出端先由低电平变为高电平，再由高电平变为低电平，形成一个窄脉冲信号；当输入信号为高电平时，第七CNFET管、第八CNFET管和第十二CNFET管导通，第九CNFET管、第十三CNFET管和第十四CNFET管截止，此时，第七CNFET管的漏极、第八CNFET管的漏极、第十CNFET管的栅极和第十一CNFET管的栅极的连接节点与第十二CNFET管的漏极和第十三CNFET管的漏极的连接节点均为高电平，基于CNFET的双边沿脉冲信号发生器的信号输出端维持低电平不变；当输入信号下降沿来临时，由于第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管和第六CNFET管的延时作用，第五CNFET管的漏极、第六CNFET管的漏极、第七CNFET管的栅极、第九CNFET管的栅极、第十二CNFET管的栅极和第十四CNFET管的栅极的连接节点处信号变化迟于输入信号三个门延时，此时第七CNFET管和第十二CNFET管经历三个门延时后由导通变为截止，第九CNFET管和第十四CNFET管经历三个门延时后由截止变为导通，第八CNFET管截止，第十三CNFET管导通，第十二CNFET管的漏极和第十三CNFET管的漏极的连接节点高电平放电导通，短暂延时后因为第十二CNFET管截止、第十四CNFET管导通被下拉为低电平，因此，基于CNFET的双边沿脉冲信号发生器的信号输出端先由低电平变为高电平，再由高电平变为低电平，形成一个窄脉冲信号；本发明的脉冲信号发生器在输入信号的2个边沿均能立刻产生脉冲，由此可平衡脉冲式触发器达到最小的输入输出延时，基于CNFET的双边沿脉冲信号发生器的信号输出端的充放电路径不会同时导通，在工作过程中不存在短路路径因此减少了短路功耗，并且由于CNFET管本身的高速低功耗特性，相对于现有的双边沿脉冲信号发生器时延和功耗均较低。
附图说明
图1为现有技术的第一种双边沿脉冲信号发生器的电路图；
图2为现有技术的第二种双边沿脉冲信号发生器的电路图；
图3为本发明的实施例一的基于CNFET的双边沿脉冲信号发生器的电路图；
图4为本发明的实施例二的基于CNFET的双边沿脉冲信号发生器的电路图；
图5为本发明的实施例一和实施例二的基于CNFET的双边沿脉冲信号发生器的输出瞬态波形图；
图6为本发明的实施例一和实施例二的基于CNFET的双边沿脉冲信号发生器的能耗图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图3所示，一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十CNFET管N10、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13和第十四CNFET管N14；第一CNFET管N1、第三CNFET管N3、第五CNFET管N5、第七CNFET管N7、第十CNFET管N10、第十二CNFET管N12和第十三CNFET管N13为P型CNFET管，第二CNFET管N2、第四CNFET管N4、第六CNFET管N6、第八CNFET管N8、第九CNFET管N9、第十一CNFET管N11和第十四CNFET管N14为N型CNFET管；
第一CNFET管N1的栅极、第二CNFET管N2的栅极、第七CNFET管N7的源极、第八CNFET管N8的栅极和第十三CNFET管N13的栅极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输入端，第一CNFET管N1的源极、第一CNFET管N1的衬底、第三CNFET管N3的源极、第三CNFET管N3的衬底、第五CNFET管N5的源极、第五CNFET管N5的衬底、第七CNFET管N7的衬底、第十CNFET管N10的源极、第十CNFET管N10的衬底、第十二CNFET管N12的源极、第十二CNFET管N12的衬底和第十三CNFET管N13的衬底均接入电源，第一CNFET管N1的漏极、第二CNFET管N2的漏极、第三CNFET管N3的栅极和第四CNFET管N4的栅极连接，第三CNFET管N3的漏极、第四CNFET管N4的漏极、第五CNFET管N5的栅极和第六CNFET管N6的栅极连接，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极连接，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极连接，第八CNFET管N8的源极和第九CNFET管N9的漏极连接，第十二CNFET管N12的漏极和第十三CNFET管N13的漏极连接，第十CNFET管N10的漏极、第十一CNFET管N11的漏极、第十三CNFET管N13的源极和第十四CNFET管N14的漏极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输出端，第二CNFET管N2的衬底、第二CNFET管N2的源极、第四CNFET管N4的衬底、第四CNFET管N4的源极、第六CNFET管N6的衬底、第六CNFET管N6的源极、第八CNFET管N8的衬底、到第九CNFET管N9的衬底、第九CNFET管N9的源极、第十一CNFET管N11的衬底、第十一CNFET管N11的源极、第十四CNFET管N14的衬底和第十四CNFET管N14的源极均接地。
本实施例的基于CNFET的双边沿脉冲信号发生器的工作过程如下所述：
在基于CNFET的双边沿脉冲信号发生器的信号输入端接入输入信号in时，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极的连接节点A处生成的信号为输入信号的反相信号；第一CNFET管和第二CNFET管构成一个反相门电路，第三CNFET管和第四CNFET管构成一个反相门电路，第五CNFET管和第六CNFET管构成一个反相门电路；
当输入信号in为低电平(即0)时，输入信号的反相信号为高电平(即1)，此时第九CNFET管N9、第十三CNFET管N13和第十四CNFET管N14导通，第七CNFET管N7、第八CNFET管N8和第十二CNFET管N12截止，第八CNFET管N8的源极、第九CNFET管N9的漏极的连接节点B和第十三CNFET管N13的源极和第十四CNFET管N14的漏极的连接节点被下拉为低电平，基于CNFET的双边沿脉冲信号发生器的信号输出端out输出低电平；
当输入信号in上升沿来临时，由于第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5和第六CNFET管N6的延时作用，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极的连接节点Y处信号变化迟于输入信号三个门延时，此时第七CNFET管N7和第十二CNFET管N12经历三个门延时后由截止变为导通，第九CNFET管N9和第十四CNFET管N14经历三个门延时后由导通变为截止，第八CNFET管N8导通，第十三CNFET管N13截止，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极的连接节点A先被下拉为低电平，然后被上拉为高电平，因此，基于CNFET的双边沿脉冲信号发生器的信号输出端out先由低电平变为高电平，再由高电平变为低电平，形成一个窄脉冲信号；
当输入信号in为高电平时，第七CNFET管N7、第八CNFET管N8和第十二CNFET管N12导通，第九CNFET管N9、第十三CNFET管N13和第十四CNFET管N14截止，此时，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极的连接节点A与第十二CNFET管N12的漏极和第十三CNFET管N13的漏极的连接节点C均为高电平，基于CNFET的双边沿脉冲信号发生器的信号输出端out维持低电平不变；
当输入信号in下降沿来临时，由于第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5和第六CNFET管N6的延时作用，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极的连接节点Y处信号变化迟于输入信号in三个门延时，此时第七CNFET管N7和第十二CNFET管N12经历三个门延时后由导通变为截止，第九CNFET管N9和第十四CNFET管N14经历三个门延时后由截止变为导通，第八CNFET管N8截止，第十三CNFET管N13导通，第十二CNFET管N12的漏极和第十三CNFET管N13的源极的连接节点C高电平放电导通，短暂延时后因为第十二CNFETN12管截止、第十四CNFET管N14导通被下拉为低电平，因此，基于CNFET的双边沿脉冲信号发生器的信号输出端out先由低电平变为高电平，再由高电平变为低电平，形成一个窄脉冲信号；
本发明的脉冲信号发生器在输入信号in的2个边沿均能立刻产生脉冲，由此可平衡脉冲式触发器达到最小的输入输出延时，基于CNFET的双边沿脉冲信号发生器的信号输出端的充放电路径不会同时导通，在工作过程中不存在短路路径因此减少了短路功耗，并且由于CNFET管本身的高速低功耗特性，相对于现有的双边沿脉冲信号发生器时延和功耗均较低。
实施例二：如图3所示，一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十CNFET管N10、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13和第十四CNFET管N14；第一CNFET管N1、第三CNFET管N3、第五CNFET管N5、第七CNFET管N7、第十CNFET管N10、第十二CNFET管N12和第十三CNFET管N13为P型CNFET管，第二CNFET管N2、第四CNFET管N4、第六CNFET管N6、第八CNFET管N8、第九CNFET管N9、第十一CNFET管N11和第十四CNFET管N14为N型CNFET管；
第一CNFET管N1的栅极、第二CNFET管N2的栅极、第七CNFET管N7的源极、第八CNFET管N8的栅极和第十三CNFET管N13的栅极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输入端，第一CNFET管N1的源极、第一CNFET管N1的衬底、第三CNFET管N3的源极、第三CNFET管N3的衬底、第五CNFET管N5的源极、第五CNFET管N5的衬底、第七CNFET管N7的衬底、第十CNFET管N10的源极、第十CNFET管N10的衬底、第十二CNFET管N12的源极、第十二CNFET管N12的衬底和第十三CNFET管N13的衬底均接入电源，第一CNFET管N1的漏极、第二CNFET管N2的漏极、第三CNFET管N3的栅极和第四CNFET管N4的栅极连接，第三CNFET管N3的漏极、第四CNFET管N4的漏极、第五CNFET管N5的栅极和第六CNFET管N6的栅极连接，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极连接，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极连接，第八CNFET管N8的源极和第九CNFET管N9的漏极连接，第十二CNFET管N12的漏极和第十三CNFET管N13的漏极连接，第十CNFET管N10的漏极、第十一CNFET管N11的漏极、第十三CNFET管N13的源极和第十四CNFET管N14的漏极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输出端，第二CNFET管N2的衬底、第二CNFET管N2的源极、第四CNFET管N4的衬底、第四CNFET管N4的源极、第六CNFET管N6的衬底、第六CNFET管N6的源极、第八CNFET管N8的衬底、到第九CNFET管N9的衬底、第九CNFET管N9的源极、第十一CNFET管N11的衬底、第十一CNFET管N11的源极、第十四CNFET管N14的衬底和第十四CNFET管N14的源极均接地。
本实施例中，第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第十CNFET管N16和第十一CNFET管N11均为管径为0.398nm的CNFET管，第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十二CNFET管N12、第十三CNFET管N13和第十四CNFET管N14均为管径为0.293nm的CNFET管。
实施例三：如图4所示，一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十CNFET管N10、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13和第十四CNFET管N14；第一CNFET管N1、第三CNFET管N3、第五CNFET管N5、第七CNFET管N7、第十CNFET管N10、第十二CNFET管N12和第十三CNFET管N13为P型CNFET管，第二CNFET管N2、第四CNFET管N4、第六CNFET管N6、第八CNFET管N8、第九CNFET管N9、第十一CNFET管N11和第十四CNFET管N14为N型CNFET管；
第一CNFET管N1的栅极、第二CNFET管N2的栅极、第七CNFET管N7的源极、第八CNFET管N8的栅极和第十三CNFET管N13的栅极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输入端，第一CNFET管N1的源极、第一CNFET管N1的衬底、第三CNFET管N3的源极、第三CNFET管N3的衬底、第五CNFET管N5的源极、第五CNFET管N5的衬底、第七CNFET管N7的衬底、第十CNFET管N10的源极、第十CNFET管N10的衬底、第十二CNFET管N12的源极、第十二CNFET管N12的衬底和第十三CNFET管N13的衬底均接入电源，第一CNFET管N1的漏极、第二CNFET管N2的漏极、第三CNFET管N3的栅极和第四CNFET管N4的栅极连接，第三CNFET管N3的漏极、第四CNFET管N4的漏极、第五CNFET管N5的栅极和第六CNFET管N6的栅极连接，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极连接，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极连接，第八CNFET管N8的源极和第九CNFET管N9的漏极连接，第十二CNFET管N12的漏极和第十三CNFET管N13的漏极连接，第十CNFET管N10的漏极、第十一CNFET管N11的漏极、第十三CNFET管N13的源极和第十四CNFET管N14的漏极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输出端，第二CNFET管N2的衬底、第二CNFET管N2的源极、第四CNFET管N4的衬底、第四CNFET管N4的源极、第六CNFET管N6的衬底、第六CNFET管N6的源极、第八CNFET管N8的衬底、到第九CNFET管N9的衬底、第九CNFET管N9的源极、第十一CNFET管N11的衬底、第十一CNFET管N11的源极、第十四CNFET管N14的衬底和第十四CNFET管N14的源极均接地。
本实施例中，基于CNFET的双边沿脉冲信号发生器还包括信号调整电路，信号调整电路包括第十五CNFET管N15、第十六CNFET管N16、第十七CNFET管N17和第十八CNFET管N18；第十五CNFET管N15和第十七CNFET管N17为P型CNFET管，第十六CNFET管N16和第十八CNFET管N18为N型CNFET管；第十五CNFET管N15的栅极、第十六CNFET管N16的栅极和基于CNFET的双边沿脉冲信号发生器的信号输出端连接，第十五CNFET管N15的漏极、第十六CNFET管N16的漏极、第十七CNFET管N17的栅极和第十八CNFET管N18的栅极连接，第十五CNFET管N15的源极、第十五CNFET管N15的衬底、第十七CNFET管N17的源极和第十七CNFET管N17的衬底均接入电源，第十六CNFET管N16的源极、第十六CNFET管N16的衬底、第十八CNFET管N18的源极和第十八CNFET管N18的衬底均接地，第十七CNFET管N17的漏极和第十八CNFET管N18的漏极连接且其连接端为信号调整电路的输出端。
本发明的实施例一和实施例二的基于CNFET的双边沿脉冲信号发生器的输出瞬态波形图如图5所示，本发明的实施例一和实施例二的基于CNFET的双边沿脉冲信号发生器的能耗图如图6所示。分析图5和图6可知，实施例二的输出信号out2相对于实施例一的输出信号out，输出波形更加平整，精度有所提升。
分析图5所示的瞬态波形图可知，本发明的实施例一的基于CNFET的双边沿脉冲信号发生器(简称D-PG1)和实施例二的基于CNFET的双边沿脉冲信号发生器(简称D-PG2)具有正确的逻辑功能。
将现有技术中第一种双边沿脉冲信号发生器(简称N-PG1)、第二种双边沿脉冲信号发生器(简称N-PG2)、本发明的实施例一的基于CNFET的双边沿脉冲信号发生器(简称D-PG1)和实施例二的基于CNFET的双边沿脉冲信号发生器(简称D-PG2)的延时、能耗和晶体管数量进行比较，比较结果如下表1所示。
表1
分析表1数据和图6所示能耗曲线可知，本发明的基于CNFET的双边沿脉冲信号发生器具有较低的功耗。从表1中可以看出，D-PG1和D-PG2相比N-PG1，平均功耗分别减少83.21％和77.72％，相比N-PG2，平均功耗分别减少82.81％和77.19％。在表1中，本发明的实施例一的基于CNFET的双边沿脉冲信号发生器(简称D-PG1)和实施例二的基于CNFET的双边沿脉冲信号发生器(简称D-PG2)在上升沿和下降沿延迟时间均低于现有技术的两种双边沿脉冲信号发生器，这是因为现有技术的两种双边沿脉冲信号发生器采用的是TSMC180nmCMOS工艺，工作电压为1.8V而本文D-PG1和D-PG2采用具有高速低功耗特性的CNFET，工作在较低电压。
实施例四：如图4所示，一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十CNFET管N10、第十一CNFET管N11、第十二CNFET管N12、第十三CNFET管N13和第十四CNFET管N14；第一CNFET管N1、第三CNFET管N3、第五CNFET管N5、第七CNFET管N7、第十CNFET管N10、第十二CNFET管N12和第十三CNFET管N13为P型CNFET管，第二CNFET管N2、第四CNFET管N4、第六CNFET管N6、第八CNFET管N8、第九CNFET管N9、第十一CNFET管N11和第十四CNFET管N14为N型CNFET管；
第一CNFET管N1的栅极、第二CNFET管N2的栅极、第七CNFET管N7的源极、第八CNFET管N8的栅极和第十三CNFET管N13的栅极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输入端，第一CNFET管N1的源极、第一CNFET管N1的衬底、第三CNFET管N3的源极、第三CNFET管N3的衬底、第五CNFET管N5的源极、第五CNFET管N5的衬底、第七CNFET管N7的衬底、第十CNFET管N10的源极、第十CNFET管N10的衬底、第十二CNFET管N12的源极、第十二CNFET管N12的衬底和第十三CNFET管N13的衬底均接入电源，第一CNFET管N1的漏极、第二CNFET管N2的漏极、第三CNFET管N3的栅极和第四CNFET管N4的栅极连接，第三CNFET管N3的漏极、第四CNFET管N4的漏极、第五CNFET管N5的栅极和第六CNFET管N6的栅极连接，第五CNFET管N5的漏极、第六CNFET管N6的漏极、第七CNFET管N7的栅极、第九CNFET管N9的栅极、第十二CNFET管N12的栅极和第十四CNFET管N14的栅极连接，第七CNFET管N7的漏极、第八CNFET管N8的漏极、第十CNFET管N10的栅极和第十一CNFET管N11的栅极连接，第八CNFET管N8的源极和第九CNFET管N9的漏极连接，第十二CNFET管N12的漏极和第十三CNFET管N13的漏极连接，第十CNFET管N10的漏极、第十一CNFET管N11的漏极、第十三CNFET管N13的源极和第十四CNFET管N14的漏极连接且其连接端为基于CNFET的双边沿脉冲信号发生器的信号输出端，第二CNFET管N2的衬底、第二CNFET管N2的源极、第四CNFET管N4的衬底、第四CNFET管N4的源极、第六CNFET管N6的衬底、第六CNFET管N6的源极、第八CNFET管N8的衬底、到第九CNFET管N9的衬底、第九CNFET管N9的源极、第十一CNFET管N11的衬底、第十一CNFET管N11的源极、第十四CNFET管N14的衬底和第十四CNFET管N14的源极均接地。
本实施例中，基于CNFET的双边沿脉冲信号发生器还包括信号调整电路，信号调整电路包括第十五CNFET管N15、第十六CNFET管N16、第十七CNFET管N17和第十八CNFET管N18；第十五CNFET管N15和第十七CNFET管N17为P型CNFET管，第十六CNFET管N16和第十八CNFET管N18为N型CNFET管；第十五CNFET管N15的栅极、第十六CNFET管N16的栅极和基于CNFET的双边沿脉冲信号发生器的信号输出端连接，第十五CNFET管N15的漏极、第十六CNFET管N16的漏极、第十七CNFET管N17的栅极和第十八CNFET管N18的栅极连接，第十五CNFET管N15的源极、第十五CNFET管N15的衬底、第十七CNFET管N17的源极和第十七CNFET管N17的衬底均接入电源，第十六CNFET管N16的源极、第十六CNFET管N16的衬底、第十八CNFET管N18的源极和第十八CNFET管N18的衬底均接地，第十七CNFET管N17的漏极和第十八CNFET管N18的漏极连接且其连接端为信号调整电路的输出端。
本实施例中，第一CNFET管N1、第二CNFET管N2、第三CNFET管N3、第四CNFET管N4、第五CNFET管N5、第六CNFET管N6、第十CNFET管N16和第十一CNFET管N11均为管径为0.398nm的CNFET管，第七CNFET管N7、第八CNFET管N8、第九CNFET管N9、第十二CNFET管N12、第十三CNFET管N13、第十四CNFET管N14、第十五CNFET管N15、第十六CNFET管N16、第十七CNFET管N17和第十八CNFET管N18均为管径为0.293nm的CNFET管。

Claims (4)

1.一种基于CNFET的双边沿脉冲信号发生器，其特征在于包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管和第十四CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第十CNFET管、所述的第十二CNFET管和所述的第十三CNFET管为P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十一CNFET管和所述的第十四CNFET管为N型CNFET管；
所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第七CNFET管的源极、所述的第八CNFET管的栅极和所述的第十三CNFET管的栅极连接且其连接端为所述的基于CNFET的双边沿脉冲信号发生器的信号输入端，所述的第一CNFET管的源极、所述的第一CNFET管的衬底、所述的第三CNFET管的源极、所述的第三CNFET管的衬底、所述的第五CNFET管的源极、所述的第五CNFET管的衬底、所述的第七CNFET管的衬底、所述的第十CNFET管的源极、所述的第十CNFET管的衬底、所述的第十二CNFET管的源极、所述的第十二CNFET管的衬底和所述的第十三CNFET管的衬底均接入电源，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极、所述的第三CNFET管的栅极和所述的第四CNFET管的栅极连接，所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的栅极和所述的第六CNFET管的栅极连接，所述的第五CNFET管的漏极、所述的第六CNFET管的漏极、所述的第七CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十二CNFET管的栅极和所述的第十四CNFET管的栅极连接，所述的第七CNFET管的漏极、所述的第八CNFET管的漏极、所述的第十CNFET管的栅极和所述的第十一CNFET管的栅极连接，所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第十二CNFET管的漏极和所述的第十三CNFET管的漏极连接，所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十三CNFET管的源极和所述的第十四CNFET管的漏极连接且其连接端为所述的基于CNFET的双边沿脉冲信号发生器的信号输出端，所述的第二CNFET管的衬底、所述的第二CNFET管的源极、所述的第四CNFET管的衬底、所述的第四CNFET管的源极、所述的第六CNFET管的衬底、所述的第六CNFET管的源极、所述的第八CNFET管的衬底、所述的第九CNFET管的衬底、所述的第九CNFET管的源极、所述的第十一CNFET管的衬底、所述的第十一CNFET管的源极、所述的第十四CNFET管的衬底和所述的第十四CNFET管的源极均接地。
2.根据权利要求1所述的一种基于CNFET双边沿脉冲信号发生器，其特征在于所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第十CNFET管和所述的第十一CNFET管均为管径为0.398nm的CNFET管，所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管、所述的第十三CNFET管和所述的第十四CNFET管均为管径为0.293nm的CNFET管。
3.根据权利要求1所述的一种基于CNFET双边沿脉冲信号发生器，其特征在于所述的基于CNFET的双边沿脉冲信号发生器还包括信号调整电路，所述的信号调整电路包括第十五CNFET管、第十六CNFET管、第十七CNFET管和第十八CNFET管；所述的第十五CNFET管和所述的第十七CNFET管为P型CNFET管，所述的第十六CNFET管和所述的第十八CNFET管为N型CNFET管；
所述的第十五CNFET管的栅极、所述的第十六CNFET管的栅极和所述的基于CNFET的双边沿脉冲信号发生器的信号输出端连接，所述的第十五CNFET管的漏极、所述的第十六CNFET管的漏极、所述的第十七CNFET管的栅极和所述的第十八CNFET管的栅极连接，所述的第十五CNFET管的源极、所述的第十五CNFET管的衬底、所述的第十七CNFET管的源极和所述的第十七CNFET管的衬底均接入电源，所述的第十六CNFET管的源极、所述的第十六CNFET管的衬底、所述的第十八CNFET管的源极和所述的第十八CNFET管的衬底均接地，所述的第十七CNFET管的漏极和所述的第十八CNFET管的漏极连接且其连接端为所述的信号调整电路的输出端。
4.根据权利要求3所述的一种基于CNFET的双边沿脉冲信号发生器，其特征在于所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第十CNFET管和所述的第十一CNFET管均为管径为0.398nm的CNFET管，所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管、所述的第十三CNFET管、所述的第十四CNFET管、所述的第十五CNFET管、所述的第十六CNFET管、所述的第十七CNFET管和所述的第十八CNFET管均为管径为0.293nm的CNFET管。
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