TW201541875A - 收訊電路及通訊系統 - Google Patents
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Abstract
若依據實施形態，則透過與送訊電極電容耦合之收訊電極，而將從前記送訊電極所發送之訊號所相應之收訊訊號予以接收的收訊電路，係具備：加算器、遲滯電路、平移暫存器、回授訊號生成器。前記加算器，係對前記收訊訊號加算1或複數個回授訊號。前記遲滯電路，係輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出。前記平移暫存器，係令前記遲滯電路之輸出資料依序平移。前記回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
Description
本申請案係以2014年4月24日申請之日本國專利申請第2014-090445號所致之優先權的利益為基礎，且為了享受該利益，而將該全部內容藉由引用而包含在本案中。
實施形態係有關於收訊電路及通訊系統。
具備有：從送訊電極發送訊號的送訊電路、和透過對送訊電極做電容耦合之收訊電極來接收訊號的收訊電路的通訊系統，係為人所知。該收訊電路，係從所接收到之訊號，復原出所被發送之原始的資料型樣。此時，由於碼間干擾(以下亦稱為ISI：Inter Symbol Interference)等之影響，而無法將原始的資料型樣正確地復原。
實施形態所欲解決之課題，係提供一種可從收
訊訊號較正確地復原出原始的資料型樣的收訊電路及通訊系統。
實施形態係提供一種收訊電路，係屬於透過與送訊電極電容耦合之收訊電極，而將從前記送訊電極所發送之訊號所相應之收訊訊號予以接收的收訊電路，其係具備：加算器，係對前記收訊訊號加算1或複數個回授訊號；和遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和平移暫存器，係令前記遲滯電路之輸出資料依序平移；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
又，實施形態係提供一種收訊電路，係屬於透過與送訊電極電容耦合之收訊電極，而將從前記送訊電極所發送之訊號所相應之收訊訊號予以接收的收訊電路，其係具備：加算器，係對前記收訊訊號加算1或複數個回授訊號；和遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和第1係數加算器，係對前記遲滯電路之輸出資料，加算第1係數；和
第1正反器，係將前記第1係數加算器之輸出資料，予以保持；和第2係數加算器，係對前記遲滯電路之前記輸出資料，加算負的第2係數；和第2正反器，係將前記第2係數加算器之輸出資料，予以保持；和選擇器，係選擇前記第1正反器之輸出資料、或前記第2正反器之輸出資料，將已被選擇之輸出資料予以輸出；和平移暫存器，係令前記選擇器之輸出資料依序平移，以1次所被平移之輸出資料來控制前記選擇器所做的選擇；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
又，實施形態係提供一種通訊系統，其特徵為，具備：從送訊電極發送訊號的送訊電路、和收訊電路，係透過與前記送訊電極電容耦合之收訊電極，而將所被發送之前記訊號所相應之收訊訊號予以接收；前記收訊電路係具有：加算器，係對前記收訊訊號加算1或複數個回授訊號；和
遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和平移暫存器，係令前記遲滯電路之輸出資料依序平移；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
若依據實施形態，則可提供一種可從收訊訊號較正確地復原出原始的資料型樣的收訊電路及通訊系統。
1‧‧‧通訊系統
10‧‧‧第1通訊裝置
11‧‧‧送訊電路
12‧‧‧收訊電路
13‧‧‧半導體積體電路
14‧‧‧配線(通道)
15‧‧‧封裝
20‧‧‧第2通訊裝置
21‧‧‧送訊電路
22‧‧‧收訊電路
23‧‧‧半導體積體電路
24‧‧‧配線(通道)
25‧‧‧封裝
30‧‧‧加算器
31‧‧‧遲滯電路
32‧‧‧平移暫存器
33‧‧‧回授訊號生成器
34‧‧‧訊號處理電路
40‧‧‧可變增益增幅器
41‧‧‧增益控制部
42‧‧‧第1連續時間線性等化器
43‧‧‧第2連續時間線性等化器
44‧‧‧緩衝器
47‧‧‧遲滯電壓控制部
50‧‧‧第1係數加算器
51‧‧‧第1正反器
52‧‧‧第2係數加算器
53‧‧‧第2正反器
54‧‧‧選擇器
57‧‧‧遲滯電壓控制部
11X‧‧‧送訊電路
14X‧‧‧配線(通道)
15X‧‧‧封裝
1X‧‧‧通訊系統
22A‧‧‧收訊電路
22B‧‧‧收訊電路
22C‧‧‧收訊電路
22D‧‧‧收訊電路
22E‧‧‧收訊電路
22F‧‧‧收訊電路
22X‧‧‧收訊電路
24X‧‧‧配線(通道)
25X‧‧‧封裝
30X‧‧‧加算器
31C‧‧‧遲滯電路
31F‧‧‧遲滯電路
31X‧‧‧遲滯電路
32D‧‧‧平移暫存器
33D‧‧‧回授訊號生成器
33E‧‧‧回授訊號生成器
33F‧‧‧回授訊號生成器
P1~Pn‧‧‧脈衝轉換電路
R11‧‧‧收訊電極
R21‧‧‧收訊電極
R21X‧‧‧收訊電極
T11‧‧‧送訊電極
T11X‧‧‧送訊電極
T21‧‧‧送訊電極
[圖1]第1實施形態所述之通訊系統之概略構成的區塊圖。
[圖2]圖1之收訊電路之概略構成的區塊圖。
[圖3]圖1之收訊電路之各部之波形圖。
[圖4]第2實施形態所述之收訊電路之概略構成的區塊圖。
[圖5A]可變增益增幅器之輸出訊號之眼圖的圖示。
[圖5B]加算器之輸出訊號之眼圖的圖示。
[圖5C]第1連續時間線性等化器之輸出訊號之眼圖的圖示。
[圖5D]遲滯電路之輸出資料之眼圖的圖示。
[圖5E]第2連續時間線性等化器之輸出訊號之眼圖的圖示。
[圖6]第3實施形態所述之收訊電路之概略構成的區塊圖。
[圖7]第4實施形態所述之收訊電路之概略構成的區塊圖。
[圖8A]收訊訊號之振幅較小時的圖7之收訊電路中的收訊訊號之眼圖的圖示。
[圖8B]收訊訊號之振幅較大時的圖7之收訊電路中的收訊訊號之眼圖的圖示。
[圖9]第5實施形態所述之收訊電路之概略構成的區塊圖。
[圖10]第6實施形態所述之收訊電路之概略構成的區塊圖。
[圖11]圖10之收訊電路之各部之波形圖。
[圖12]第7實施形態所述之收訊電路之概略構成的區塊圖。
[圖13]圖12之收訊電路之最佳化處理的流程圖。
[圖14]圖12之收訊電路之各部之波形圖。
[圖15A]比較例之通訊系統之概略構成的區塊圖。
[圖15B]圖15A之通訊系統之送訊訊號及收訊訊號的波形圖。
[圖15C]圖15A之通訊系統之送訊訊號及收訊訊號之眼圖的圖示。
[圖16]比較例之收訊電路之概略構成的區塊圖。
[圖17]另一比較例之收訊電路之概略構成的區塊
圖。
以下，參照圖面來說明的實施形態。
在說明實施形態之前，先說明本發明人等所知的比較例。
圖15A係比較例之通訊系統1X之概略構成的區塊圖。圖15B係為表示圖15A之通訊系統1X之送訊訊號Stx及收訊訊號Srx的波形圖。圖15C係為圖15A之通訊系統1X之送訊訊號Stx及收訊訊號Srx之眼圖的圖示。
如圖15A所示，送訊電路11X係輸出差動之送訊訊號Stx，該送訊訊號Stx係透過封裝15X與配線(通道)14X而從一對送訊電極T11X被發送。封裝15X係包含有，送訊電路11X與配線14X之間的寄生元件成分(電阻、電感及電容)。配線14X係含有電感。
一對收訊電極R21X，係與送訊電極T11X做電容耦合。此處，令各耦合電容Cacc為1pF。藉此，從送訊電極T11X往收訊電極R21X透過耦合電容Cacc而有訊號會被傳達。
收訊電路22X，係從收訊電極R21X，透過配線24X與封裝25X而接收差動之收訊訊號Srx。在收訊電路22X之輸入間係被連接有終端電阻Rterm。終端電阻Rterm之兩端上分別存在有寄生電容Cin。
如圖15B所示，送訊訊號Stx，係隨著送訊資料而在負電壓與正電壓之間變化。送訊訊號Stx係例如，在負電壓時是表示資料“0”，在正電壓時係表示資料“1”。
主要因為耦合電容Cacc，收訊訊號Srx，係配合著送訊訊號Stx從負電壓變化成正電壓之時序而從0V變化成正電壓，其後，緩緩回到0V。又，收訊訊號Srx，係配合著送訊訊號Stx從正電壓變化成負電壓之時序而從0V變化成負電壓，其後，緩緩回到0V。
因此，如圖15C所示，相較於送訊訊號Stx之眼圖的開口，收訊訊號Srx之眼圖的開口係較小。
在此種使用電容耦合的通訊中，收訊電路22X必須要滿足以下性能(1)至(5)。
(1)從為了電容耦合所致之高頻通過特性而被脈衝化之收訊訊號Srx復原出原始的送訊資料。
(2)降低由於配線(通道)14X,24X所致之高域衰減特性而產生的碼間干擾。
(3)降低由於耦合電容Cacc與終端電阻Rterm所構成之高通濾波器之影響而產生的碼間干擾。
(4)降低由於電容耦合所致之阻抗不連續所產生的反射(未圖示)。
(5)吸收送訊訊號Stx之振幅的變動。
圖16所示之比較例的收訊電路，係使用輸出入特性具有遲滯的遲滯電路30X，從已被脈衝化之收訊訊號(Rx Signal)復原出原始的送訊資料(Tx Data)。在
此構成中，性能(1)係可満足，但除此以外係無法滿足。
又，圖17所示之另一比較例的收訊電路，係具備遲滯電路30X和緩衝器電路31X，將遲滯電路30X之輸出訊號VHYST與緩衝器電路31X之輸出訊號VSLOPE進行加權加算。緩衝器電路31X之輸出訊號VSLOPE，係和收訊訊號等價，因此和送訊訊號之高頻成分大致等價。因此，可獲得高頻增強特性，可滿足上記性能(1)和(2)，但除此以外係無法滿足。
如此，在比較例的收訊電路中，由於無法滿足上記性能(1)至(5)，因此無法正確地復原原始的資料型樣。
以下，參照圖面來說明本發明之實施形態。這些實施形態，並非用來限定本發明。
圖1係第1實施形態所述之通訊系統1之概略構成的區塊圖。如圖1所示之，通訊系統1係具備：第1通訊裝置10、和第2通訊裝置20。第1通訊裝置10和第2通訊裝置20，係進行非接觸通訊。
第1通訊裝置10係具有：一對送訊電極T11、一對收訊電極R11、送訊電路11、收訊電路12。送訊電路11和收訊電路12，係以半導體積體電路13的方式而被構成。
第2通訊裝置20係具有：一對送訊電極T21、一對收訊電極R21、送訊電路21、收訊電路22。送訊電路21和收訊電路22，係以半導體積體電路23的方式而被構成。
在進行通訊之際，係送訊電極T11與收訊電極R21會接近，以使得收訊電極R11和送訊電極T21會接近的方式，第1通訊裝置10和第2通訊裝置20係被接近配置。送訊電極T11和收訊電極R21之距離，及收訊電極R11和送訊電極T21之距離，係為例如數mm。藉由如此配置，送訊電極T11和收訊電極R21係被電容耦合，收訊電極R11和送訊電極T21係被電容耦合，各耦合電容Cacc係為例如數百fF~數pF。
送訊電路11，係透過封裝15及配線(通道)14，從送訊電極T11將相應於送訊資料TXdata的差動訊號，予以發送。所被發送之差動訊號的振幅，係例如，隨著環境變化等而可能在數百mVp-p做變動。以下，雖然針對差動訊號做說明，但亦可為單相(單端)之訊號。
收訊電路22，係透過與送訊電極T11做電容耦合之收訊電極R21、和配線(通道)24、和封裝25，而將已被發送之差動訊號所相應之差動之收訊訊號RXin，予以接收。
至於送訊電路21和收訊電路12也是同樣地動作。因此，以下係針對收訊電路22做說明。
圖2係圖1之收訊電路22之概略構成的區塊
圖。如圖2所示，收訊電路22係具備：加算器30、遲滯電路31、平移暫存器32、回授訊號生成器33、訊號處理電路34。加算器30、平移暫存器32、回授訊號生成器33，係構成了判定回授型等化器(DFE：Decision Feedback Equalizer)。
加算器30，係對差動之收訊訊號RXin，加算n(n係為正整數)個(1或複數個)回授訊號F1~Fn。
遲滯電路31，係輸出入特性具有遲滯，隨應於加算器30之輸出訊號DFEo而將輸出資料Dh予以輸出。此處，遲滯電路31，係若輸出訊號DFEo是大於等於第1閾值電壓Vth1時則輸出高位準(“1”)之輸出資料Dh，若輸出訊號DFEo是小於等於負的第2閾值電壓(-Vth2)時則輸出低位準(“0”)之輸出資料Dh。亦即，遲滯電路31，係將加算器30之輸出訊號DFEo、和第1閾值電壓Vth1、和第2閾值電壓(-Vth2)進行比較，將相應於比較結果之輸出資料Dh予以輸出，成為遲滯比較器而發揮機能。
平移暫存器32，係同步於時脈而將遲滯電路31之輸出資料Dh予以依序平移，輸出n個輸出資料D1~Dn。輸出資料Di(i係1至n之整數)，係等於將遲滯電路31之輸出資料Dh予以平移i次而成的資料。平移暫存器32，係具有n個正反器FF1~FFn，正反器FFi係將輸出資料Di予以輸出。於圖2中，係圖示正反器FF1,FFn，其他的正反器係省略圖示。
回授訊號生成器33，係隨應於平移暫存器32之各輸出資料D1~Dn，而生成對應之回授訊號F1~Fn。具體而言，回授訊號生成器33係具有n個演算器c1~cn。各演算器ci，係隨應於平移暫存器32之輸出資料Di，而將以分階係數(等化係數)hi為基礎之回授訊號Fi予以輸出。例如，演算器c1，係若平移暫存器32之輸出資料D1為“0”時，則將以分階係數h1為基礎之回授訊號F1(=h1)予以輸出，若平移暫存器32之輸出資料D1為“1”時，則將以分階係數h1為基礎回授訊號F1(=-h1)予以輸出。亦即，各回授訊號Fi之絕對值係等於分階係數hi，其正負係隨著輸出資料Di而決定。於圖2中，係圖示演算器c1,cn-1,cn，其他的演算器係省略圖示。
回授訊號生成器33，係可藉由一般的判定回授型等化器所利用之LMS(Least Mean Square)演算法而決定分階係數h1~hn，亦可使用預先記憶之固定值的分階係數h1~hn，亦可使用從外部供給之分階係數h1~hn。
訊號處理電路34，係使用平移暫存器32之輸出資料D1，亦即正反器FF1之輸出資料D1，來進行訊號處理。
圖3係圖1之收訊電路22之各部之波形圖。在圖3中係表示，n=10，從送訊電路11所發送之送訊資料TXdata，係在時刻t1以前為“0”，其後為“1”之一例。
時刻t1以前，收訊訊號RXin係為約0V，回
授訊號F1~F10之和也是約0V，因此輸出訊號DFEo也是約0V。
在時刻t1上一旦送訊資料TXdata變化成“1”，則因為電容耦合，收訊訊號RXin係上升。藉此，輸出訊號DFEo也上升，在時刻t2上超越第1閾值電壓Vth1。因此，在時刻t2上輸出資料Dh係從“0”變化成“1”。
平移暫存器32，係將輸出資料Dh(=“1”)予以依序平移。因此，於下個時刻t3上，輸出資料D1從“0”變化成“1”，因此回授訊號F1係從值+h1變化成值-h1。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值-h1之2倍而成的值。亦即，輸出訊號DFEo，係比收訊訊號RXin還要減少。
收訊訊號RXin，係在該時刻t3附近，具有碼間干擾，成為正的電壓。相對於此，輸出訊號DFEo，係碼間干擾有減少而接近於0V。
接著在時刻t4上，輸出資料D2從“0”變化成“1”，因此回授訊號F2係從值-h2變化成值+h2。此時，輸出資料D1不從“1”做變化。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值-h1之2倍及值+h2之2倍而成的值。因此，輸出訊號DFEo，係碼間干擾有減少而接近於0V。
接著在時刻t5以後也是同樣地動作。然後，在時刻t6上，輸出資料D9從“0”變化成“1”，因此回授訊號F9係從值-h9變化成值+h9。藉此，輸出訊號DFEo係
成為，對收訊訊號RXin，加算了時刻t6之前才被加算過的值、和值+h9之2倍而成的值。
收訊訊號RXin，係在該時刻t6至時刻t7中，由於反射之影響而變成負的電壓。相對於此，輸出訊號DFEo，係由於回授訊號F9而降低反射之影響而接近於0V。
在後續的時刻t7上，回授訊號F10係從值+h10變化成值-h10。藉此，輸出訊號DFEo係成為，對收訊訊號RXin，加算了時刻t7之前才被加算過的值、和值-h10之2倍而成的值。此時，回授訊號F1~F10之和，係為約0V。因此，時刻t7以後，輸出訊號DFEo係回到約0V。
亦即，回授訊號F1~F8係降低碼間干擾，回授訊號F9,F10係降低反射之影響。
如以上說明，若依據本實施形態，則藉由輸出入特性具有遲滯的遲滯電路31，而將加算器30之輸出訊號DFEo轉換成輸出資料Dh。然後，將來自遲滯電路31的相應於過去之輸出資料D1~Dn的回授訊號F1~Fn，加算至現在之收訊訊號RXin。藉此，可以進行使用電容耦合而被接收之收訊訊號RXin的波形等化，因此可降低碼間干擾與反射之影響。亦即，可以滿足比較例中所說明的性能(1)至(4)。
因此，可從收訊訊號RXin較正確地復原出原始的資料型樣。
第2實施形態，係在具備可變增益增幅器40等這點上，是與第1實施形態不同。
圖4係第2實施形態所述之收訊電路22A之概略構成的區塊圖。在圖4中，和圖1共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。
如圖4所示，收訊電路22A係除了第1實施形態之構成以外，還具備：可變增益增幅器(VGA：Variable Gain Amplifier)40、增益控制部41、第1連續時間線性等化器(CTLE1：Continuous Time Linear Equalizer 1)42、第2連續時間線性等化器(CTLE2)43、緩衝器44。
可變增益增幅器40，係被連接在收訊電極R21與加算器30之間，將收訊訊號RXin以可變之增益進行增幅，將已被增幅之收訊訊號RXin(亦即訊號VGAo)，輸出至加算器30。
增益控制部41，係控制可變增益增幅器40之增益，使得已被增幅之收訊訊號RXin(訊號VGAo)之振幅接近於一定值。
第1連續時間線性等化器42，係被連接在加算器30與遲滯電路31之間，將前段的電路亦即加算器30之輸出訊號DFEo中所含之第1高頻帶之頻率成分予以增幅(增強)，將所得之訊號CTo1輸出至後段的電路亦即
遲滯電路31。第1高頻帶之頻率成分，係為起因於配線(通道)24所致之收訊電極R21與加算器30之間之低通濾波器特性的收訊訊號RXin之ISI(前標記ISI及後標記ISI)所相應之頻率成分。
第2連續時間線性等化器43，係被連接在遲滯電路31與平移暫存器32之間，將前段的電路亦即遲滯電路31之輸出資料Dh中所含之第2高頻帶之頻率成分予以衰減，將所得之訊號CTo2予以輸出。第2高頻帶之頻率成分，係為起因於電容耦合所致之高通濾波器特性的收訊訊號RXin之ISI(前標記ISI及後標記ISI)所相應之頻率成分。第1高頻帶，係與第2高頻帶不同。
緩衝器44，係被連接在第2連續時間線性等化器43與平移暫存器32之間，將第2連續時間線性等化器43之輸出訊號CTo2予以增幅，將所得之訊號Bo供給至平移暫存器32。藉此，平移暫存器32之正反器FF1，係難以發生誤動作。
圖5A~圖5E，係為圖4之收訊電路22A之各部之眼圖的圖示。圖5A係表示可變增益增幅器40之輸出訊號VGAo之眼圖，圖5B係表示加算器30之輸出訊號DFEo之眼圖，圖5C係表示第1連續時間線性等化器42之輸出訊號CTo1之眼圖。圖5D係表示遲滯電路31之輸出資料Dh之眼圖，圖5E係表示第2連續時間線性等化器43之輸出訊號CTo2之眼圖。
在圖5B中，相較於圖5A，藉由判定回授型等
化器之機能而使碼間干擾與反射被降低，眼圖的開口係變大。
在圖5C中，相較於圖5B，藉由第1連續時間線性等化器42所致之第1高頻帶之增強，配線(通道)24所致之前標記ISI及後標記ISI係降低，眼圖的開口係變大。
在圖5D中，藉由遲滯電路31而將原始的資料型樣予以復原。
在圖5E中，相較於圖5D，藉由第2連續時間線性等化器43所致之第2高頻帶之衰減，電容耦合所致之前標記ISI及後標記ISI係降低。
如以上所說明，若依據本實施形態，則由於控制可變增益增幅器40之增益，使得已被增幅之收訊訊號RXin(訊號VGAo)之振幅接近於一定值，因此即使從送訊電路11所發送之訊號的振幅有變化，而使收訊訊號RXin的振幅有變化，仍可正確地復原資料。又，也可獲得和第1實施形態相同之效果。亦即，可以滿足比較例中所說明的性能(1)至(5)。
相對於此，如第1實施形態，未設置可變增益增幅器的情況下，為了對應於收訊訊號RXin之振幅之變化，必須要在遲滯電路31之第1閾值電壓Vth1及第2閾值電壓(-Vth2)中設置容限。因此，這些閾值電壓之設定會變得複雜。又，需要隨著收訊訊號RXin之振幅來變更分階係數h1~hn，處理會變得複雜。
又，若依據本實施形態，則由於是將相應於前標記ISI及後標記ISI的第1高頻帶之頻率成分予以增幅，因此可使訊號的上揚和下挫高速化，可降低起因於配線(通道)24所致之低通濾波器特性的前標記ISI及後標記ISI。藉此，可降低抖動，可使眼圖的開口變大。因此，可較正確地復原資料。
甚至，由於是使相應於前標記ISI及後標記ISI的第2高頻帶之頻率成分衰減，因此可降低起因於電容耦合所致之高通濾波器特性的前標記ISI及後標記ISI。藉此，可更為降低抖動，可使眼圖的開口變得更大。因此，可更正確地復原資料。
這些前標記ISI，係在第1實施形態中無法降低。
此外，可變增益增幅器40及增益控制部41、第1連續時間線性等化器42、第2連續時間線性等化器43、緩衝器44，係只要隨著所被需要之特性而設置至少任一者即可。又，第1連續時間線性等化器42、遲滯電路31、第2連續時間線性等化器43、緩衝器44，係在加算器30與平移暫存器32之間，可以用任意之順序而被連接。
又，增益控制部41，係亦可參照加算器30之輸出訊號DFEo或第1連續時間線性等化器42之輸出訊號CTo1，來控制增益使得已被增幅之收訊訊號RXin之振幅接近於一定值。
第3實施形態，係第1連續時間線性等化器42之連接位置是與第2實施形態不同。
圖6係第3實施形態所述之收訊電路22B之概略構成的區塊圖。在圖6中，和圖4共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。在此收訊電路22B中，第1連續時間線性等化器42，係被連接在可變增益增幅器40與加算器30之間。
即使是藉由如此構成，仍可獲得等同於第2實施形態的效果。
第4實施形態，係在控制遲滯電路31C之遲滯電壓這點上，與第3實施形態不同。
圖7係第4實施形態所述之收訊電路22C之概略構成的區塊圖。在圖7中，和圖6共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。
收訊電路22C，相較於圖6之構成，係不具備可變增益增幅器40及增益控制部41，而是具備遲滯電壓控制部47。遲滯電路31C係被構成為，可控制第1閾值電壓Vth1與第2閾值電壓(-Vth2)。亦即，可以控制第1閾值電壓Vth1與第2閾值電壓(-Vth2)之差亦即遲滯電壓Vhyst。
遲滯電壓控制部47，係隨應於收訊訊號RXin之振幅來控制遲滯電路31C之遲滯電壓Vhyst。具體而言，遲滯電壓控制部47，係隨著收訊訊號RXin之振幅變大，而將遲滯電壓Vhyst加大。亦即，將第1閾值電壓Vth1及第2閾值電壓(-Vth2)之絕對值予以加大。又，遲滯電壓控制部47，係隨著收訊訊號RXin之振幅變小，而將遲滯電壓Vhyst減小。亦即，將第1閾值電壓Vth1及第2閾值電壓(-Vth2)之絕對值予以減小。遲滯電壓Vhyst之上限值及下限值，係可考慮收訊訊號RXin之振幅之範圍而為了獲得所望之資料復原性能而被設定即可，下限值係為大於0V的值。
圖8A係為，收訊訊號RXin之振幅較小時的圖7之收訊電路22C中的收訊訊號RXin之眼圖。圖8B係為，收訊訊號RXin之振幅較大時的圖7之收訊電路22C中的收訊訊號RXin之眼圖。於圖8B中，相較於圖8A，遲滯電壓Vhyst是較大。
藉此，若依據本實施形態，則即使收訊訊號RXin之振幅有變化，仍可正確地復原資料。
此外，於本實施形態中，亦可和第2或第3實施形態同樣地，具備被連接在收訊電極R21與加算器30之間的可變增益增幅器40、和增益控制部41。此情況下，亦可為，首先將可變增益增幅器40之增益予以調整，若只有可變增益增幅器40而增益之可變範圍仍不足時，才調整遲滯電路31C之遲滯電壓Vhyst。可變增益增
幅器40和遲滯電路31C之調整順序亦可顛倒。藉此，即使收訊訊號RXin之振幅之變化較大的情況下，可變增益增幅器40與遲滯電路31C仍可較容易設計。
在第5實施形態中，係適用了迴圈展開(Loop Unrolling)技術。
圖9係第5實施形態所述之收訊電路22D之概略構成的區塊圖。在圖9中，和圖4共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。
收訊電路22D，係除了圖4之構成外，還具備：第1係數加算器50、第1正反器51、第2係數加算器52、第2正反器53、選擇器54。
第1係數加算器50，係對緩衝器44之輸出訊號Bo，加算分階係數(第1係數)h1。
第1正反器51，係隨應於時脈而將第1係數加算器50之輸出資料予以保持。
第2係數加算器52，係對緩衝器44之輸出訊號Bo，加算負的分階係數(第2係數)(-h1)。
第2正反器53，係隨應於時脈而將第2係數加算器52之輸出資料予以保持。
選擇器54，係選擇第1正反器51之輸出資料D1p、或第2正反器53之輸出資料D1m，將已被選擇之輸出資料予以輸出。
平移暫存器32D，係令選擇器54之輸出資料Ds做依序平移，以平移過1次之輸出資料D2，控制選擇器54所做之選擇。平移暫存器32D，係具有n-1個正反器FF2~FFn。
回授訊號生成器33D，係隨應於平移暫存器32D之各輸出資料D2~Dn，而生成對應之回授訊號F2~Fn。
訊號處理電路34，係使用選擇器54之輸出資料Ds來進行訊號處理。
若依據本實施形態，則由於使用迴圈展開技術，因此可以消除前一筆資料到現在之資料的回授路徑。亦即，可以消除第1實施形態中的回授訊號F1之回授路徑。藉此，可以消除第1實施形態中最為嚴苛的從前一筆資料到現在之資料的回授時序之限制。因此，可對應較高速的收訊訊號RXin。
此外，第2階以後亦可適用迴圈展開技術。
於第3及第5實施形態中，可變增益增幅器40及增益控制部41、第1連續時間線性等化器42、第2連續時間線性等化器43、緩衝器44，係只要設置其中至少任一者即可。
於第4實施形態中，第1連續時間線性等化器42、第2連續時間線性等化器43、緩衝器44，係只要設
置其中至少任一者即可。
又，於第3、第4及第5實施形態中，第2連續時間線性等化器43、和緩衝器44之至少任一者，係亦可被設置在收訊電極R21與加算器30之間。被在收訊電極R21與加算器30之間所被設置的電路，係無論以哪種順序連接皆可，在加算器30與平移暫存器32之間所被設置的電路也是，無論以哪種順序連接皆可。
又，於第4及第5實施形態中，第1連續時間線性等化器42，係亦可被設在加算器30與平移暫存器32之間。
亦即，第1連續時間線性等化器42，係被連接在收訊電極R21與加算器30之間、加算器30與遲滯電路31之間、或遲滯電路31與平移暫存器32之間，將來自前段的電路之訊號中所含之第1高頻帶之頻率成分予以增幅，將所得之訊號輸出至後段的電路。
又，第2連續時間線性等化器43，係被連接在收訊電極R21與加算器30之間、加算器30與遲滯電路31之間、或遲滯電路31與平移暫存器32之間，使來自前段的電路之訊號中所含之第2高頻帶之頻率成分衰減，將所得之訊號輸出至後段的電路。
此外，於第4實施形態中，第1連續時間線性等化器42、第2連續時間線性等化器43、緩衝器44，係亦可不被設置。
又，於第5實施形態中，可變增益增幅器40、
增益控制部41、第1連續時間線性等化器42、第2連續時間線性等化器43、緩衝器44，係亦可不被設置。此情況下，第1係數加算器50係對遲滯電路31之輸出資料Dh加算分階係數h1，第2係數加算器52係對遲滯電路31之輸出資料Dh加算負的分階係數(-h1)。
第6實施形態，係在把回授訊號F1~Fn予以脈衝化這點上，是和第1實施形態不同。
圖10係第6實施形態所述之收訊電路22E之概略構成的區塊圖。在圖10中，和圖1共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。
收訊電路22E，係除了圖1之構成外，還具備脈衝轉換電路P1~Pn。脈衝轉換電路P1~Pn，係將平移暫存器32之輸出資料D1~Dn，轉換成脈衝狀之脈衝資料Dp1~Dpn。脈衝資料Dpi，係在輸出資料Di有變化時，從初期值起變化達一所定時間。所定時間，係可為例如1UI，但不限於此。
回授訊號生成器33E，係隨應於脈衝資料Dp1~Dpn而生成回授訊號F1~Fn。亦即，回授訊號生成器33E，係在平移暫存器32之各輸出資料D1~Dn變化後，令對應之回授訊號F1~Fn在所定時間內從初期值做變化而脈衝化。此處，初期值係為0V，但不限於此。
圖11係圖10之收訊電路22E之各部之波形
圖。在圖11中，n=9，送訊資料TXdata及收訊訊號RXin係和圖3之波形圖相同。
時刻t11以前，收訊訊號RXin係為約0V，回授訊號F1~F9是初期值(0V)，因此輸出訊號DFEo也是約0V。
在時刻t11上一旦送訊資料TXdata變化成“1”，則收訊訊號RXin係上升。藉此，輸出訊號DFEo也會上升，在時刻t12上輸出資料Dh係從“0”變化成“1”。
平移暫存器32，係將輸出資料Dh(=“1”)予以依序平移。因此，於下個時刻t13上，輸出資料D1從“0”變化成“1”，因此回授訊號F1係從初期值0變化成值-h1。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值-h1而成的值。亦即，輸出訊號DFEo，係比收訊訊號RXin還要減少。
接著在時刻t14上，輸出資料D2從“0”變化成“1”，因此回授訊號F2係從初期值0變化成值-h2。此時，回授訊號F1係從值-h1變化成初期值0。亦即，所定時間係為時刻t13至時刻t14之間。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值-h2而成的值。
接著在時刻t15上，輸出資料D3從“0”變化成“1”，因此回授訊號F3係從初期值0變化成值-h3。此時，回授訊號F2係從值-h2變化成初期值0。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值-h3而成的值。
接著在時刻t16以後也是同樣地動作。如此一來，時刻t13以後，輸出訊號DFEo，係碼間干擾被減少而接近於0V。
然後，在時刻t17上，輸出資料D9從“0”變化成“1”，因此回授訊號F9係從初期值0變化成值+h9。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值+h9而成的值。
收訊訊號RXin，係在該時刻t17至時刻t18中，由於反射之影響而變成負的電壓。相對於此，輸出訊號DFEo，係由於回授訊號F9而降低反射之影響而接近於0V。
在後續的時刻t18上，回授訊號F9係從值+h9變化成初期值0。藉此，輸出訊號DFEo就會等於收訊訊號RXin。因此，時刻t18以後，輸出訊號DFEo係回到約0V。
此處，在第1實施形態之圖3所示的例子中，為了抵消反射所致之收訊訊號RXin之變化，在回授訊號F9變化後，抵消回授訊號F9之變化而將輸出訊號DFEo設成0V，因此回授訊號F10是必需的。
相對於此，在本實施形態中，回授訊號F10係並非必要。亦即，若依據本實施形態，則是將各回授訊號F1~Fn所定時間內從初期值做變化，因此不需要用來把回授訊號F1~Fn之總和變回初期值所需之回授訊號。因此，平移暫存器32之段數(階數)係可比第1實施形態
還要減少。
又，也可獲得和第1實施形態相同之效果。
此外，亦可將第6實施形態，與第2、第3或第4實施形態做組合。
第7實施形態，係在隨應於時間之經過而減小遲滯電壓這點上，是與第1實施形態不同。
圖12係第7實施形態所述之收訊電路22F之概略構成的區塊圖。在圖12中，和圖1共通之構成部分係標示相同符號，以下是以相異點為中心來做說明。
收訊電路22F，係除了圖1之構成外，還具備遲滯電壓控制部57。遲滯電壓控制部57，係隨應於從收訊電路22F之動作開始起算的時間之經過，而減小遲滯電路31F之遲滯電壓Vhyst。遲滯電路31F，係若遲滯電壓是0V，亦即，第1閾值電壓Vth1=第2閾值電壓(-Vth2)=0V的情況下，則成為不具遲滯之比較器而發揮機能。
圖13係圖12之收訊電路22F之最佳化處理的流程圖。
首先，遲滯電壓控制部57，係將遲滯電壓Vhyst設定成初期值(步驟S1)。
接著，回授訊號生成器33F，係開始分階係數h1~hn之最佳化(步驟S2)。此處，如前述，例如藉由
LMS演算法來決定分階係數h1~hn即可。接著，回授訊號生成器33F，係結束分階係數h1~hn之最佳化(步驟S3)。
接著，遲滯電壓控制部57，係將遲滯電壓Vhyst減小(步驟S4)。接著，若遲滯電壓Vhyst是0V(步驟S5；Yes)，則結束分階係數h1~hn及遲滯電壓Vhyst之最佳化處理。另一方面，若遲滯電壓Vhyst並非0V(步驟S5；No)，則返回步驟S2之處理。此外，於步驟S5中，亦可為，若遲滯電壓Vhyst變小到所定之電壓值時，就結束最佳化處理。
圖14係圖12之收訊電路22F之各部之波形圖。此波形圖係圖示了，圖13之最佳化處理結束，遲滯電壓Vhyst變成0V後的波形。在圖14中，n=3，送訊資料TXdata係和圖3之波形圖相同。
時刻t21以前，收訊訊號RXin係為約0V，因此輸出訊號DFEo係為回授訊號F1~F3之總和(=-h1-h2-h3)。亦即，輸出訊號DFEo係為負電壓。
在時刻t21上一旦送訊資料TXdata變化成“1”，則收訊訊號RXin係上升。藉此，輸出訊號DFEo也上升，在時刻t22上超越0V。因此，在時刻t22上輸出資料Dh係從“0”變化成“1”。
平移暫存器32，係將輸出資料Dh(=“1”)予以依序平移。因此，於下個時刻t23上，輸出資料D1從“0”變化成“1”，因此回授訊號F1係從值-h1變化成值
+h1。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值h1-h2-h3而成的值。
接著在時刻t24上，輸出資料D2從“0”變化成“1”，因此回授訊號F2係從值-h2變化成值+h2。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值h1+h2-h3而成的值。
接著在時刻t25上，輸出資料D3從“0”變化成“1”，因此回授訊號F3係從值-h3變化成值+h3。藉此，輸出訊號DFEo，係為對收訊訊號RXin加算了值h1+h2+h3而成的值。時刻t25以後，一旦收訊訊號RXin變成約0V，則輸出訊號DFEo係變成值h1+h2+h3。
藉由該動作，可降低碼間干擾。
如此，在遲滯電壓Vhyst變成0V後，於定常狀態下，使得輸出訊號DFEo會是正的電壓(=h1+h2+h3)或負的電壓(=-h1-h2-h3)的方式，來設定分階係數h1~h3。藉此，即使遲滯電壓Vhyst為0V，仍可降低發生誤判定的可能性。
此處，如第1實施形態的具有遲滯之遲滯電路31，係相較於不具遲滯之比較器，會有抖動增大之傾向，而且設計上也比較困難。
相對於此，若依據本實施形態，則是隨著從動作開始起算之時間經過而減小遲滯電路31F之遲滯電壓Vhyst，因此經過某種程度之時間後，遲滯電壓Vhyst就變成0。因此，可降低遲滯電路31F所致之抖動之影響。
又，也可獲得和第1實施形態相同之效果。
此外，和第1實施形態同樣地，亦可使用預先記憶的固定之分階係數h1~hn。此情況下，分階係數h1~hn，係只要使用在遲滯電壓Vhyst為0V時會獲得最佳特性的係數即可。
又，亦可將第7實施形態，與第2、第3或第5實施形態做組合。
本發明雖然說明數個實施形態，但這些實施形態係作為例子而提示，並非意圖要限定發明的範圍。這些新的實施形態，係有可能以其他各種型態而被實施，在不脫離發明要旨的範圍內，可進行各種省略、置換、變更。這些實施形態或其變形，仍被包含在發明的範圍或要旨中，並且也被包含在，與申請專利範圍中所記載之發明均等之範圍中。
10‧‧‧第1通訊裝置
11‧‧‧送訊電路
12‧‧‧收訊電路
13‧‧‧半導體積體電路
14‧‧‧配線(通道)
15‧‧‧封裝
20‧‧‧第2通訊裝置
21‧‧‧送訊電路
22‧‧‧收訊電路
23‧‧‧半導體積體電路
24‧‧‧配線(通道)
25‧‧‧封裝
R11‧‧‧收訊電極
R21‧‧‧收訊電極
T11‧‧‧送訊電極
T21‧‧‧送訊電極
RXin‧‧‧收訊訊號
Claims (20)
- 一種收訊電路，係屬於透過與送訊電極電容耦合之收訊電極，而將從前記送訊電極所發送之訊號所相應之收訊訊號予以接收的收訊電路，其係具備：加算器，係對前記收訊訊號加算1或複數個回授訊號；和遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和平移暫存器，係令前記遲滯電路之輸出資料依序平移；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
- 如請求項1所記載之收訊電路，其中，具備：可變增益增幅器，係被連接在前記收訊電極與前記加算器之間，將前記收訊訊號以可變之增益進行增幅，將已被增幅之前記收訊訊號輸出至前記加算器；和增益控制部，係控制前記增益使得已被增幅之前記收訊訊號之振幅接近於一定值。
- 如請求項1項所記載之收訊電路，其中，前記遲滯電路，係將前記加算器之輸出訊號、與第1閾值電壓、和第2閾值電壓進行比較，將相應於比較結果之前記輸出資料予以輸出；具備：遲滯電壓控制部，係隨應於前記收訊訊號之振幅，來控制前記第1閾值電壓與前記第2閾值電壓的差亦 即遲滯電壓。
- 如請求項3項所記載之收訊電路，其中，前記遲滯電壓控制部，係隨著前記收訊訊號之振幅變大而加大前記遲滯電壓，隨著前記收訊訊號之振幅變小而減小前記遲滯電壓。
- 如請求項4項所記載之收訊裝置，其中，前記遲滯電壓之下限值係大於0V。
- 如請求項1項所記載之收訊電路，其中，前記回授訊號生成器，係在前記平移暫存器的前記各輸出資料有變化後，使對應之前記回授訊號從初期值變化一所定時間而脈衝化。
- 如請求項1項所記載之收訊電路，其中，前記遲滯電路，係將前記加算器之輸出訊號、與第1閾值電壓、和第2閾值電壓進行比較，將相應於比較結果之前記輸出資料予以輸出；具備：遲滯電壓控制部，係隨著時間的經過，而將前記第1閾值電壓與前記第2閾值電壓的差亦即遲滯電壓予以減小。
- 如請求項7項所記載之收訊電路，其中，前記遲滯電壓控制部，係將前記遲滯電壓減小至0V為止。
- 如請求項1所記載之收訊電路，其中，具備：第1連續時間線性等化器，係被連接在前記收訊電極與前記加算器之間、前記加算器與前記遲滯電路之間、或前記遲滯電路與前記平移暫存器之間，將來自前段電路之訊號中所 含有之、起因於前記收訊電極與前記加算器之間之低通濾波器特性的前記收訊訊號之ISI所相應之第1高頻帶之頻率成分，予以增幅，將所得到之訊號，輸出至後段的電路。
- 如請求項1所記載之收訊電路，其中，具備：第2連續時間線性等化器，係被連接在前記收訊電極與前記加算器之間、前記加算器與前記遲滯電路之間、或前記遲滯電路與前記平移暫存器之間，將來自前段電路之訊號中所含有之、起因於電容耦合所致之高通濾波器特性的前記收訊訊號之ISI所相應之第2高頻帶之頻率成分，予以衰減，將所得到之訊號，輸出至後段的電路。
- 一種收訊電路，係屬於透過與送訊電極電容耦合之收訊電極，而將從前記送訊電極所發送之訊號所相應之收訊訊號予以接收的收訊電路，其係具備：加算器，係對前記收訊訊號加算1或複數個回授訊號；和遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和第1係數加算器，係對前記遲滯電路之輸出資料，加算第1係數；和第1正反器，係將前記第1係數加算器之輸出資料，予以保持；和第2係數加算器，係對前記遲滯電路之前記輸出資料，加算負的第2係數；和 第2正反器，係將前記第2係數加算器之輸出資料，予以保持；和選擇器，係選擇前記第1正反器之輸出資料、或前記第2正反器之輸出資料，將已被選擇之輸出資料予以輸出；和平移暫存器，係令前記選擇器之輸出資料依序平移，以1次所被平移之輸出資料來控制前記選擇器所做的選擇；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
- 如請求項11所記載之收訊電路，其中，具備：可變增益增幅器，係被連接在前記收訊電極與前記加算器之間，將前記收訊訊號以可變之增益進行增幅，將已被增幅之前記收訊訊號輸出至前記加算器；和增益控制部，係控制前記增益使得已被增幅之前記收訊訊號之振幅接近於一定值。
- 如請求項11項所記載之收訊電路，其中，前記遲滯電路，係將前記加算器之輸出訊號、與第1閾值電壓、和第2閾值電壓進行比較，將相應於比較結果之前記輸出資料予以輸出；具備：遲滯電壓控制部，係隨應於前記收訊訊號之振幅，來控制前記第1閾值電壓與前記第2閾值電壓的差亦即遲滯電壓。
- 如請求項13項所記載之收訊電路，其中，前記 遲滯電壓控制部，係隨著前記收訊訊號之振幅變大而加大前記遲滯電壓，隨著前記收訊訊號之振幅變小而減小前記遲滯電壓。
- 如請求項14項所記載之收訊裝置，其中，前記遲滯電壓之下限值係大於0V。
- 如請求項11項所記載之收訊電路，其中，前記遲滯電路，係將前記加算器之輸出訊號、與第1閾值電壓、和第2閾值電壓進行比較，將相應於比較結果之前記輸出資料予以輸出；具備：遲滯電壓控制部，係隨著時間的經過，而將前記第1閾值電壓與前記第2閾值電壓的差亦即遲滯電壓予以減小。
- 如請求項11所記載之收訊電路，其中，具備：第1連續時間線性等化器，係被連接在前記收訊電極與前記加算器之間、前記加算器與前記遲滯電路之間、或前記遲滯電路與前記平移暫存器之間，將來自前段電路之訊號中所含有之、起因於前記收訊電極與前記加算器之間之低通濾波器特性的前記收訊訊號之ISI所相應之第1高頻帶之頻率成分，予以增幅，將所得到之訊號，輸出至後段的電路。
- 如請求項11所記載之收訊電路，其中，具備：第2連續時間線性等化器，係被連接在前記收訊電極與前記加算器之間、前記加算器與前記遲滯電路之間、或前記遲滯電路與前記平移暫存器之間，將來自前段電路之訊號 中所含有之、起因於電容耦合所致之高通濾波器特性的前記收訊訊號之ISI所相應之第2高頻帶之頻率成分，予以衰減，將所得到之訊號，輸出至後段的電路。
- 一種通訊系統，其特徵為，具備：從送訊電極發送訊號的送訊電路、和收訊電路，係透過與前記送訊電極電容耦合之收訊電極，而將所被發送之前記訊號所相應之收訊訊號予以接收；前記收訊電路係具有：加算器，係對前記收訊訊號加算1或複數個回授訊號；和遲滯電路，其輸出入特性具有遲滯，隨應於前記加算器之輸出訊號而將輸出資料予以輸出；和平移暫存器，係令前記遲滯電路之輸出資料依序平移；和回授訊號生成器，係隨應於前記平移暫存器之各輸出資料，而生成對應之前記回授訊號。
- 如請求項19所記載之通訊系統，其中，前記收訊電路係具備：可變增益增幅器，係被連接在前記收訊電極與前記加算器之間，將前記收訊訊號以可變之增益進行增幅，將已被增幅之前記收訊訊號輸出至前記加算器；和增益控制部，係控制前記增益使得已被增幅之前記收 訊訊號之振幅接近於一定值。
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