CN102292915A - 电流开关单元与数/模转换器 - Google Patents

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Abstract

两个D触发器(D-FFMA、D-FFMB)将数字输入信号(DM)划分为两个，并依靠时钟信号(CLK)和互补时钟信号(CLKB)输出两个重新定时的半速率信号(DMR-A、DMR-B)。第一和第二开关(SM1，SM2)由这两个半速率信号(DMR-A、DMR-B)驱动，第三和第四开关(SM3，SM4)由频率与时钟信号(CLK)相同但相位不同的选择信号(SW)和互补选择信号(SWB)驱动。基于此，使从电流源(1)馈入到负载(4)的电流成为与两倍于时钟信号(CLK)频率的转换频率相对应的电流信号。

Description

电流开关单元与数/模转换器
技术领域
本发明涉及电流开关单元和使用电流开关单元的数模转换器(DAC：Digital-to-Analog Converter)，以及，更具体地，涉及可以适合地应用于电流舵(电流相加)的数模转换器的电流开关单元以及该数模转换器，该数模转换器作为将数字信号转换成模拟信号的数模转换器在高速操作下是优秀的。
背景技术
引入多层调制技术和OFDM(正交频分复用)技术在近来已经检定为进一步增加了光通信系统的速度和能力。作为该方法的结果，数字信号处理技术在光收发机的应用被证明是有效的。用作模拟前端电路的数模转换器DAC在这种光收发机的发射机侧是必不可少的。要求数模转换器DAC以几十GS/s的高速度操作。
作为在高速操作中性能优越的数模转换器DAC，图24和25中示出的电流舵(电流相加)数模转换器DAC是公知的。甚至在涉及数据转换器的书中也描述了在图24和25中示出的数模转换器DAC，例如非专利文献1：Behzad Razavi，″PRINCIPLES OF DATA CONVERSIONSYSTEM DESIGN″，第五章″Current-Steering Architectures″以及非专利文献2：B.Jalali et al，″InP HBTs Growth，Processing and Applications″，第九章″Digital-To-Analog Converters″。
图24是示出了常规的电流舵(电流相加)数模转换器DAC的电路布置的示例的方框图。在该示例中，数模转换器DAC包括N个电流开关单元。依照N比特二进制代码的数字输入信号比特，使用二进制加权负载电阻器网络(电阻器梯形网络)对N个具有相同电流值的电流进行加权并相加，从而将其转换成模拟输出信号Vout并输出，该电阻器网络包括形成为梯形的、具有电阻值为R和2R的多个电阻器。
也就是说，图24中的数模转换器包括N个电流开关单元CS0、CS1、CS2、...和CSN-1，并且更特别地，包括N个D触发器(D-FF：具有锁存器功能的电路)D-FF0、D-FF1、D-FF2、...和D-FFN-1和N个电流源以及开关S0、S1、S2、...和SN-1，该N个D触发器分别临时地锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...和DN-1(最高有效位侧)并输出由时钟信号CLK重新定时的信号比特，该N个电流源使N个具有相同电流值(I)的电流流到二进制加权负载电阻器网络(电阻器梯形网络)中，该电阻器网络包括形成为梯形的、具有电阻值为R和2R的多个电阻器，基于数字输入信号比特D0、D1、D2、...和DN-1的值分别控制开关S0、S1、S2、...和SN-1的开/关。注意到，符号VCC表示被配置为驱动数模转换器DAC的电源。
另一方面，图25是示出了常规的电流舵(电流相加)数模转换器DAC的电路布置的另一示例的方框图。在该示例中，数模转换器DAC包括如图24中所示的N个电流开关单元CS0、CS1、CS2、...和CSN-1。然而，依照N比特二进制代码的数字输入信号比特，使用单个负载电阻器将通过对电流值进行二进制加权而得到的N个电流相加，从而将其转换为模拟输出信号Vout并输出。
也就是说，图25中的数模转换器包括N个D触发器D-FF、N个电流源以及开关S0、S1、S2、...和SN-1，该N个D触发器分别临时地锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...和DN-1(最高有效位侧)并输出由时钟信号CLK重新定时的信号比特，该N个电流源将二进制加权为电流值I  (最低有效位侧)、2I、22I、...和2N-1I(最高有效位侧)的N个电流流到具有电阻值为R的单个负载电阻器，基于数字输入信号比特D0、D1、D2、...和DN-1的值分别控制开关S0、S1、S2、...和SN-1的开/关。注意到，符号VCC表示被配置为驱动数模转换器DAC的电源。
如上所述，图24和图25中示出的常规的电流舵(电流相加)数模转换器DAC中的每一个包括N个电流开关单元CS0、CS1、CS2、...和CSN-1。依照N比特二进制代码的数字输入信号比特D0、D1、D2、...和DN-1，同时驱动(开/关)与其相对应的开关S0、S1、S2、...和SN-1以改变流到由电阻器梯形网络或单个负载电阻器形成的负载的电流的权重，亦即产生二进制加权的电流，由此获得模拟输出信号(电压)。通常，为了使开关S0、S1、S2、...和SN-1的驱动定时一致，N个D触发器D-FF(具有锁存器功能的电路)被分别布置在开关S0、S1、S2、...和SN-1的前级。通过基于相同的时钟信号CLK对N个数字输入信号比特D0、D1、D2、...和DN-1进行重新定时，将数模转换器配置为同时驱动开关S0、S1、S2、...和SN-1。
通过将图25中的数模转换器DAC作为示例，将参考图26A、26B和27对图24和25中示出的常规电流舵(电流相加)数模转换器DAC的操作概要进行描述。
图26A和26B是用于解释包括在常规电流舵(电流相加)数模转换器DAC中的电流开关单元的操作的示意图。具体地，图26A示出了N个电流开关单元CS0、CS1、CS2、...和CSN-1中的第M个电流开关单元CSM的电路布置。图26B示出了图26A中所示的第M个电流开关单元CSM的各个部分的信号波形。注意到，作为示例，图26A示出了提供负载电阻器网络(电阻器梯形网络)作为连接到电流开关单元CSM的负载的情况，该负载电阻器网络包括形成为梯形的、具有电阻值为R和2R的多个电阻器(如图24所示)。
电流开关单元是具有对数字输入信号进行锁存和重新定时的功能并具有控制是否向负载侧供应电流的开关功能的电路(单元)，并且与数字输入信号比特相对应地布置。电流开关单元包括D触发器、开关电路和电流源。该电路通过依照由D触发器锁存并重新定时的数字输入信号切换开关电路的开/关状态，控制是否使电流从电流源流向负载。
如图26A中所示地输入到第M个D触发器D-FFM的第M个数字输入信号比特DM具有图26B中示出的信号波形。如图26B中所示，第M个D触发器D-FFM依照时钟信号CLK的上升沿(由Δ指示的定时)对数字输入信号比特临时性地进行锁存和重新定时，并将其作为重新定时的数字输入信号DMR输出到开关SM。
被重新定时为与时钟信号CLK的上升沿一致的数字信号DMR驱动作为第M个电流开关单元CSM的开关电路的开关SM，以确定是否将电流信号IM流到负载电阻器网络(电阻器梯形网络)。即，如图26B中所示，当重新定时的数字信号DMR为“高”时，开关SM接通，以使电流信号IM从电流源流到负载电阻器网络。
将使用图27来描述包括参考图26A描述的电流开关单元在内的数模转换器DAC的D/A(数字到模拟)转换操作。图27是以3比特结构作为示例，解释整个常规电流舵(电流相加)数模转换器DAC的操作的示意图。图27指示产生了与三个数字输入信号比特D0(最低有效位侧)、D1和D2(最高有效位侧)相对应的模拟输出信号Vout。
注意到，虽然没有在图27中示出，与三个数字输入信号比特D0、D1和D2相对应地提供了包括D触发器D-FF0、D-FF1和D-FF2、开关电路和电流源的三个电流开关单元CS0、CS1和CS2。图27示出了D触发器D-FF0、D-FF1和D-FF2，但是将电流开关单元CS0、CS1和CS2的剩余开关电路和电流源以和图24或25不同的形式示出为实现D/A转换操作与负载侧电阻器梯形网络的DAC核心电路100。
参考图27，将数字输入信号比特D0、D1和D2输入到数模转换器DAC。这三个数字输入信号比特D0、D1和D2是外部信号比特。通常，如图27中所示，这三个数据比特在时间轴上有偏移。
将这三个数字输入信号比特中的每一个比特D0、D1和D2输入到D触发器D-FF0、D-FF1和D-FF2中对应的一个，进行锁存，并重新定时到外部时钟信号CLK的上升沿(由Δ指示的定时)以消除在时间轴上的偏移，并作为与重新定时的数字输入信号D0R(最低有效位侧)、D1R和D2R(最高有效位侧)中对应的一个而输出。
此后，重新定时的数字输入信号D0R、D1R和D2R同时驱动在DAC核心电路100中提供的开关电路的开关S0、S1和S2，以使电流从电流源流到负载(在图26中示出的示例中的负载电阻器网络)。从而，依照重新定时的数字输入信号比特D0R、D1R和D2R的值，对电流进行加权。最终，如图27中所述，产生并输出与数字输入信号比特D0、D1和D2相对应的八个等级(＝23)的模拟输出信号Vout(电压)。
交织方法是增加数模转换器DAC的转换速度的技术，例如在非专利参考文献3(C.Krall et al，″Time-Interleaved Digital-to-AnalogConverters for UWB Signal Generation″contained in the proceedings ofIEEE International Conference on Ultra-Wideband 2007)中对此进行了解释。图28是示出了在非专利参考文献3中描述的常规的交织数模转换器DAC的布置示例的方框图。提供具有相同转换速度性能的两个数模转换器DAC，作为执行交织操作的子数模(sub-digital-to-analog)转换器SDAC。
具有图28中示出的电路布置的数模转换器DAC包括第一子数模转换器(SDAC1)101、第二子数模转换器(SDAC2)102、时钟(CLK)103、第一移相器104、第二移相器105和混合器106。
在具有图28中示出的电路布置的数模转换器DAC中，第一移相器104和第二移相器105基于来自时钟(CLK)103的时钟信号产生不同相位的时钟信号。因此，具有相同的转换速度性能的第一子数模转换器(SDAC1)101和第二子数模转换器(SDAC2)102执行交织操作。
混合器106将从第一子数模转换器(SDAC1)101和第二子数模转换器(SDAC2)102输出的模拟输出信号进行合并。这能够产生与第一子数模转换器(SDAC1)101和第二子数模转换器(SDAC2)102中每一个的转换速度的两倍相对应的模拟输出信号。
例如，假定第一子数模转换器(SDAC1)101和第二子数模转换器(SDAC2)102中的每一个能够以14GS/s的转换速度操作。在这种情况下，当使用使第一子数模转换器(SDAC1)101和第二子数模转换器(SDAC2)102执行交织操作的交织方法时，可以获得与28GS/s相对应的模拟输出信号。
相关技术参考文献
非专利参考文献
非专利参考文献1：Behzad Razavi；″PRINCIPLES OF DATACONVERSION SYSTEM DESIGN″，IEEE Press，第五章，Section 5.2，pp.84-95
非专利参考文献2：B.Jalali and S.J.Pearton；″InP HBTs：Growth，Processing and Applications″，Artech House Publishers，第九章，Section 9.5，pp.340-343
非专利参考文献3：C.Krall，C.Vogel，K.Witrisal；″Time-InterleavedDigital-to-Analog Converters for UWB Signal Generation″，proceedings ofIEEE International Conference on Ultra-Wideband 2007，pp.366-371，2007年9月24日发布
发明内容
本发明所解决的问题
在图24和25中示出的常规的数模转换器DAC中，限制转换速度性能的因素之一是数模转换器DAC中包括的常规电流开关单元(具有对数字输入信号进行锁存和重新定时的功能以及控制是否使电流流到负载侧的开关功能的电路)的电路布置。即，在常规的电路开关单元中，对数字输入信号进行锁存并重新定时的D触发器D-FF的重新定时精确度的恶化是对转换速度性能造成限制的重大因素。例如，如果在数模转换器DAC中包括的电流开关单元CS0、CS1、CS2、...和CSN-1(即，执行D/A转换操作的DAC核心电路中的开关S0、S1、S2、...和SN-1)的开关驱动定时彼此不一致，就会在模拟输出信号中产生例如毛刺(glitch)的大的波形失真，导致数模转换器DAC的性能恶化。
为此原因，使开关驱动定时一致的重新定时是数模转换器DAC的重要功能，并且精确的定时设计是必须的。
为了实现电流开关单元CS0、CS1、CS2、...和CSN-1中的重新定时功能，如图24和25中示出的数模转换器DAC所指示，需要提供外部时钟信号CLK。例如，为了获得数模转换器DAC的28GS/s的转换操作，28GHz的时钟信号CLK是必需的。
从图26B和27的波形图中明显可以看出，时钟信号CLK具有电流开关单元中的最高频率分量。此外，由于需要同时向数模转换器DAC的电流开关单元CS0、CS1、CS2、...、和CSN-1中包括的多个D触发器D-FF(即，图24和25中的D触发器D-FF0、D-FF1、D-FF2、...、和D-FFN-1)分发和提供时钟信号CLK，数模转换器DAC的IC中的时钟信号线的布线长度(布线延伸长度)增加。
结果，时钟信号CLK容易受到时钟信号线的寄生分量(寄生电容等)所导致的频段限制的影响。因此，难以同时以高质量向多个D触发器D-FF提供高频时钟信号CLK。数模转换器DAC需要的转换速度越高，电流开关单元的重新定时精确度的恶化变得越明显。
当使用图28中示出的交织数模转换器DAC时，放宽了对执行交织操作的多个子数模转换器SDAC本身的转换速度性能的要求。这可以是对上述问题的一个解决方案。
然而，这种交织数模转换器DAC需要多个(例如两个)具有相同的转换速度性能的子数模转换器SDAC。此外，要求具有良好线性度的混合器对来自子数模转换器SDAC的模拟输出信号进行合并。这导致电路规模和功耗的极大增加(电路布置和功耗增加到不使用交织方法的数模转换器DAC的电路布置和功耗的一倍以上，例如两倍)。应用到需要在低功耗下工作的光收发机被视为较困难。
在交织数模转换器DAC中，最终的模拟输出信号的质量(线性度)由于子数模转换器SDAC之间的特性差异或者混合器的非线性特性而发生恶化。
已作出本发明来解决上述问题，并且其目标在于提供一种电流开关单元和数模转换器，能够以比外部提供的时钟信号的频率更高的频率执行高速转换操作。
解决问题的方式
为了实现上述目标，根据本发明的电流开关单元包括电流源、对电流源和负载之间的连接状态进行切换以使得可以切换是否从电流源向负载提供电流的开关电路，以及第一锁存电路和第二锁存电路，基于第一时钟信号和作为第一时钟信号的反相信号的第二时钟信号分别对数字输入信号进行锁存和重新定时，并向开关电路输出通过将数字输入信号划分为两个信号所获得的第一半速率信号和第二半速率信号，该开关电路包括插入在电流源和负载之间并由第一半速率信号驱动的第一开关，与第一开关并联地插入在电流源和负载之间并由第二半速率信号驱动的第二开关，以及选择开关，选择开关依照频率与第一时钟信号的频率相同但是相位与第一时钟信号的相位不同的信号来选择性地将包括第一锁存电路的电路和包括第二开关的电路之一连接在电流源和负载之间。
根据本发明的数模转换器包括至少一个与N比特(N是不小于1的整数)数字输入信号中的比特相对应地提供的电流开关单元，以及负载，每一个电流开关单元包括电流源、切换电流源和负载之间的连接状态以切换是否从电流源向负载提供电流的开关电路，以及第一锁存电路和第二锁存电路，基于第一时钟信号和作为第一时钟信号的反相信号的第二时钟信号分别对与电流开关单元相对应的比特的数字输入信号进行锁存和重新定时，并向开关电路输出通过将数字输入信号划分为两个信号所获得的第一半速率信号和第二半速率信号，以及开关电路包括插入在电流源和负载之间并由第一半速率信号驱动的第一开关，与第一开关并联地插入在电流源和负载之间并由第二半速率信号驱动的第二开关，以及选择开关，选择开关依照频率与第一时钟信号的频率相同但是相位与第一时钟信号的相位不同的信号来选择性地将包括第一锁存电路的电路和包括第二开关的电路之一连接在电流源和负载之间，其中，负载将从电流源经由电流开关单元提供的电流进行相加，以对数字输入信号进行D/A(数模)转换。
发明效果
根据本发明的电流开关单元和数模转换器可以产生以下效果。
根据本发明的电流开关单元和数模转换器实现了将数字输入信号划分成两个半速率信号的操作，这两个半速率信号用作两个重新定时的数字输入信号，每一个均具有原始操作频率(即，所期望的信号速率)的1/2的频率。因此，能够获得外部提供的时钟频率的两倍的D/A(数模)转换速度。也就是说，根据本发明的数模转换器可以保证作为限制转换速度性能的一个因素的重新定时精确度，并从而实现了更快的D/A转换操作，因为与常规的数模转换器相比，放宽了对时钟信号系统的速度/频带要求。
注意到，在根据本发明的电流开关单元和数模转换器中，对数字输入信号进行锁存并输出重新定时的信号的D触发器D-FF将数字输入信号划分为半速率信号。由于这个原因，还放宽了针对从D触发器D-FF到开关电路的数字信号布线系统的频带要求。从数模转换器的电路布局的角度看，这可以增加数字信号布线中的自由度。
在电流开关单元中基于选择信号对所划分并输出的半速率信号进行复用。只要精确给出选择信号的提供定时，半速率信号之间的轻微偏斜(时间轴上的偏移)是允许的。在这方面，由于电流开关单元本身不是大规模的并且可以在电路布局上小的区域内实现，可以相对容易地调整向电流开关单元提供的选择信号的定时。
另一方面，在根据本发明的电流开关单元和数模转换器中，与常规的电流开关单元和数模转换器相比，电流开关单元中的D触发器D-FF的数目和开关的数目有所增加。然而，如交织数模转换器相比，极大地抑制了D触发器D-FF的数目和开关的数目的增加。因此，可以将数模转换器制造成紧凑型的，并且还可以抑制功耗的增加。
在根据本发明的电流开关单元和数模转换器中，不会发生交织数模转换器中由于子数模转换器之间的特性差异或者混合器的非线性特性而有问题地造成的模拟输出信号的质量(线性度)恶化。
如上所述，根据本发明的电流开关单元和使用该电流开关单元的数模转换器可以将转换速度增加为常规数模转换器的转换速度的几乎两倍，同时抑制了功耗的增加并维持了高质量。
附图说明
图1是示出根据本发明的第一实施例的数模转换器的电路布置示例的方框图；
图2是示出根据本发明的第一实施例的数模转换器的另一电路布置示例的方框图；
图3A是示出图1和2中所示的数模转换器中包括的电流开关单元的电路布置的方框图；
图3B是示出图3A中所示的电流开关单元的各个部分的信号波形的时序图；
图4是示出根据本发明的第一实施例的数模转换器的又一电路布置示例的方框图；
图5是示出根据本发明的第一实施例的数模转换器的再一电路布置示例的方框图；
图6A是示出图4和5中所示的数模转换器中包括的电流开关单元的电路布置的方框图；
图6B是示出图6A中所示的电流开关单元的各个部分的信号波形的时序图；
图7是用于通过采用3比特结构作为示例来解释根据本发明的第一实施例的整个数模转换器的操作的示意图；
图8是示出以差分电路形成根据本发明的第一实施例的数模转换器中包括的电流开关单元的框图布置示例的方框图；
图9是示出在根据本发明的第一实施例的数模转换器的电流开关单元中包括的D触发器和开关电路之间插入的波形成形缓冲电路的电路布置示例的电路图；
图10A是示出图9中所示的波形成形缓冲电路的输入信号波形的时序图；
图10B是示出图9中所示的波形成形缓冲电路的输出信号波形的时序图；
图11是示出以差分电路形成根据本发明的第一实施例的数模转换器中包括的电流开关单元的另一框图布置示例的方框图；
图12是示出电流舵(电流相加)数模转换器的电路布置示例的方框图，其中，将数字输入信号比特中的一些(例如M个)高位比特转换成温度计代码并输入到D触发器；
图13是示出电流舵(电流相加)数模转换器的电路布置示例的方框图，其中，将所有的数字输入信号比特转换成温度计代码并输入到D触发器；
图14是示出根据本发明的第一实施例的数模转换器的转换速度性能的仿真结果的图；
图15是示出根据本发明的第二实施例的数模转换器的电路布置示例的方框图；
图16是示出根据本发明的第二实施例的数模转换器的另一电路布置示例的方框图；
图17A是示出图15和16中所示的数模转换器中包括的电流开关单元的电路布置的方框图；
图17B是示出图17A中所示的电流开关单元的各个部分的信号波形的时序图；
图18是示出根据本发明的第二实施例的数模转换器的又一电路布置示例的方框图；
图19是示出根据本发明的第二实施例的数模转换器的再一电路布置示例的方框图；
图20A是示出图18和19中所示的数模转换器中包括的电流开关单元的电路布置的方框图；
图20B是示出图20A中所示的电流开关单元的各个部分的信号波形的时序图；
图21是示出以差分电路形成根据本发明的第三实施例的电流开关单元的框图布置示例的方框图；
图22是示出以差分电路形成根据本发明的第三实施例的电流开关单元的另一框图布置示例的方框图；
图23是用于解释图22中示出的差分电流开关单元中使用的差分半速率信号和选择信号之间的信号电平关系的示意图；
图24是示出常规电流舵(电流相加)数模转换器的电路布置示例的方框图；
图25是示出常规电流舵(电流相加)数模转换器的另一电路布置示例的方框图；
图26A是示出图24和25中所示的数模转换器中包括的电流开关单元的电路布置的方框图；
图26B是示出图26A中所示的电流开关单元的各个部分的信号波形的时序图；
图27是用于通过采用3比特结构作为示例来解释整个常规电流舵(电流相加)数模转换器的操作的示意图；
图28是示出常规的交织数模转换器的布置示例的方框图；
图29是示出对根据本发明的第一实施例的数模转换器的电路布置的修改的方框图；以及
图30是示出对根据本发明的第一实施例的数模转换器的电路布置的另一修改的方框图。
具体实施方式
现在将参考附图对根据本发明的电流开关单元和数模转换器DAC的实施例进行详细描述。
(本发明的特征)
在解释本发明的实施例之前，首先将对本发明的特征的轮廓进行描述。本发明实现了能够加速电流舵(电流相加)数模转换器DAC(数模转换器)的操作的电路布置，并具有实现能够对由该加速所导致的模拟输出信号中的线性度恶化或毛刺(波形失真)进行抑制的特征。
也就是说，在根据本发明的电流开关单元和数模转换器DAC中，使用具有等于1/2所需操作频率的时钟信号(第一时钟信号)CLK和作为时钟信号CLK的反相信号的反相时钟信号(第二时钟信号)CLKB，通过上升沿触发或下降沿触发对每一个数字输入信号比特进行重新定时和采样。
接下来，利用重新定时的数字输入信号、具有与时钟信号CLK的频率相同的频率和在任何一个方向上的相移的选择信号(第三时钟信号)SW以及作为选择信号的反相信号的反相选择信号(第四时钟信号)SWB，驱动与重新定时的数字输入信号的每一个比特相对应地布置的开关电路(两两串联的总共四个开关)，该重新定时的数字输入信号是通过将输入信号转换为两个半速率信号(通过对其进行划分、重新定时和采样)而获得的。
把要驱动的开关电路(四个开关)连接到电流源和负载电阻器网络(电阻器梯形网络)或单个负载电阻器。这实现了这样一个布置：在驱动开关电路时，该布置因此对半速率信号的重新定时的数字输入信号进行复用，并输出与全速率(即时钟信号CLK的频率的两倍速率)的D/A(数模)转换的模拟输出信号等效的模拟输出信号。
注意，在以下的描述中，在包括在开关电路中的四个开关中，将由两个半速率信号(或差分半速率信号)的重新定时的数字输入信号(或者差分的重新定时的数字输入信号)驱动的两个开关称为第一和第二开关，而将由选择信号SW和反相选择信号SWB分别驱动的两个剩余的开关称为第三和第四开关。
原则上，第一和第三开关串联连接，第二和第四开关串联连接。可以将任何开关连接到反相位侧。在一些电路布置中，可以将第一开关的一个端子和第四开关的一个对应端子并联连接，并且可以将第二开关的一个端子和第三开关的一个对应端子并联连接，可以将第一和第二开关连接到负载，第三和第四开关可以旁路该负载。
注意到，在根据本发明的电流开关单元和数模转换器DAC的布置中，时钟信号CLK(以及反相时钟信号CLKB、选择信号SW和反相选择信号SWB)的速度可以仅为1/2，即，原始要求的操作频率(全速率)的一半速率，该时钟信号CLK是电流开关单元和数模转换器DAC中具有最高频率的信号。因为这个原因，可以保证用于数模转换器DAC的电流开关单元之间的驱动定时调整的余量，使得可以轻易地使驱动定时一致，并且可以抑制由驱动定时偏移所导致的任何输出信号的恶化。
此外，与执行双倍速率操作的交织数模转换器DAC相比，使用根据本发明的电流开关单元的数模转换器DAC具有小规模电路布置和低功耗。
(第一实施例)
首先将描述根据本发明的第一实施例的电流开关单元和数模转换器DAC的电路布置。根据第一实施例的电路布置具有在电流开关单元的布置方面的大特征，该电流开关单元具有重新定时数字输入信号的重新定时功能以及依照重新定时的数字输入信号控制要向负载提供的电流的开关功能。应用该电流开关单元使得可以实现能够进行高速D/A(数模)转换操作的数模转换器DAC。
稍后将解释根据本发明的电流开关单元的细节。首先，将参考图1和图2描述根据本发明的第一实施例的数模转换器DAC的框图布置，该数模转换器DAC是使用电流开关单元形成的。
图1是示出根据本发明的第一实施例的数模转换器DAC的电路布置示例的方框图。在该示例中，数模转换器DAC包括与N个数字输入信号比特相对应的N个电流开关单元CS0、CS1、CS2、...、和CSN-1(即，每一个电流开关单元是包括用于重新定时的D触发器、用于切换到负载的电流的开关电路以及向负载提供电流的电流源的电路)。依照N比特二进制代码的数字输入信号比特，使用二进制加权负载电阻器网络(电阻器梯形网络)对N个具有相同电流值的电流进行加权和相加，从而将其转换成模拟输出信号Vout并输出，该负载电阻器网络包括形成为梯形的、具有电阻值为R和2R的多个电阻器，如同上文描述的在图24中示出的电流舵(电流相加)数模转换器DAC。
然而，和图24不同，图1中包括N个电流开关单元CS0、CS1、CS2、...、和CSN-1的数模转换器DAC在每一个电流开关单元CS1、CS2、...、和CSN-1中包括两个D触发器D-FF(D-FF：具有锁存功能的电路)。从而，数模转换器DAC包括2×N个D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B，该2×N个D触发器临时地锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...、和DN-1(最高有效位侧)，并输出通过以下方式获得的信号：对每一个数字输入信号比特D0、D1、D2、...、和DN-1进行划分，并依照外部提供的时钟信号CLK和该时钟信号CLK的反相信号(反相时钟信号CLKB)或者外部提供的时钟信号CLK和由该时钟信号CLK的单平衡转换(单相→差分转换)产生的反相时钟信号CLKB对该信号进行重新定时和采样。
此外，在图1中的数模转换器DAC中，在对应于数字输入信号比特D0、D1、D2、...、和DN-1而准备的N个电流开关单元CS0、CS1、CS2、...、和CSN-1的每一个中布置一个电流源。将电流开关单元CS0、CS1、CS2、...、和CSN-1的电流源配置为使具有相同电流值(I)的电流流到二进制加权负载电阻器网络(电阻器梯形网络)，该负载电阻器网络包括以梯形形成的、具有电阻值为R和2R的多个电阻器。
与图24不同，每一个电流开关单元CS0、CS1、CS2、...、和CSN-1包括D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B中对应的两个，以使得可以将每一个比特划分成两个信号并输出这两个信号。因此，每一个电流开关单元包括包括总共四个开关的开关电路，其中，第一和第三开关串联连接，第二和第四开关串联连接。基于数字输入信号比特的值对第一和第二开关进行开/关控制，以及基于外部提供的选择信号SW和该选择信号SW的反相信号(反相选择信号SWB)、或者基于外部提供的选择信号SW和由该选择信号SW的单平衡转换(单相→差分转换)产生的反相选择信号SWB对第三和第四开关进行开/关控制。
因此，数模转换器DAC包括N个开关电路，每一个开关电路包括与相应的比特相对应的四个串联/并联连接的开关。数模转换器DAC包括总共4×N个开关S01、S02、S03、S04、S11、S12、S13、S14、S21、S22、S23、S24、...、S(N-1)1、S(N-1)2、S(N-1)3和S(N-1)4。
经由N个开关电路中的电流开关单元CS0、CS1、CS2、...、和CSN-1中对应的一个电流开关单元的开关电路中包括的四个开关(即，4×N个开关)，把在电流开关单元CS0、CS1、CS2、...、和CSN-1中分别布置的N个电流源中的每一个电流源连接到负载电阻器网络(电阻器梯形网络)。结果，数模转换器DAC被配置为：确定是否依照数字输入信号比特D0、D1、D2、...、和DN-1中对应的一个的值，向负载电阻器网络(电阻器梯形网络)提供电流。注意，符号VCC表示被配置为驱动数模转换器DAC的电源。
另一方面，图2是示出根据本发明的第一实施例的数模转换器DAC的另一电路布置示例的方框图。在该示例中，数模转换器DAC包括与N个数字输入信号比特相对应的N个电流开关单元CS0、CS1、CS2、...、和CSN-1(亦即，每一个电流开关单元是包括用于重新定时的D触发器、用于将电流切换到负载的开关电路以及向负载提供电流的电流源的电路)。N个电流开关单元CS0、CS1、CS2、...和CSN-1中的电流源提供对电流值进行二进制加权而获得的N个电流，使得与上述图25中示出的电流舵(电流相加)数模转换器DAC那样，依照N比特二进制代码的数字输入信号比特，使用单个负载电阻器将N个二进制加权的电流相加，并因此将其转换为模拟输出信号Vout并输出。
然而，和图25不同的是，图2中包括N个电流开关单元CS0、CS1、CS2、...、和CSN-1的数模转换器DAC在每一个电流开关单元CS1、CS2、...、和CSN-1中包括两个D触发器D-FF(D-FF：具有锁存功能的电路)。从而，数模转换器DAC包括2×N个D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B，这些D触发器临时性锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...、和DN-1(最高有效位侧)，并输出通过以下方式获得的信号：对每一个数字输入信号比特D0、D1、D2、...、和DN-1进行划分，并依照外部提供的时钟信号CLK和该时钟信号CLK的反相信号(反相时钟信号CLKB)或者外部提供的时钟信号CLK和由该时钟信号CLK的单平衡转换(单相→差分转换)而产生的反相时钟信号CLKB对该信号进行重新定时和采样。
此外，在图2中的数模转换器DAC中，在对应于数字输入信号比特D0、D1、D2、...、和DN-1准备的N个电流开关单元CS0、CS1、CS2、...、和CSN-1的每一个中布置一个电流源。将电流开关单元CS0、CS1、CS2、...、和CSN-1的电流源配置为使依照对应的数字输入信号比特的位置的二进制加权为电流值I(最低有效位侧)、2I、22I、...、和2N-1I(最高有效位侧)的电流流到具有电阻值为R的单个负载电阻器。
与图25不同，每一个电流开关单元CS0、CS1、CS2、...、和CSN-1包括D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B中对应的两个，以使得可以将各个比特划分成两个信号并输出这两个信号。因此，每一个电流开关单元包括包括总共四个开关的开关电路，其中，第一和第三开关串联连接，第二和第四开关串联连接。基于数字输入信号比特的值对第一和第二开关进行开/关控制，以及基于外部提供的选择信号SW和该选择信号SW的反相信号(反相选择信号SWB)，或者基于外部提供的选择信号SW和由该选择信号SW的单平衡转换(单相→差分转换)产生的反相选择信号SWB，对第三和第四开关进行开/关控制。
因此，数模转换器DAC包括N个开关电路，每一个开关电路包括与相应的比特相对应的四个串联/并联连接的开关。数模转换器DAC包括总共4×N个开关S01、S02、S03、S04、S11、S12、S13、S14、S21、S22、S23、S24、...、S(N-1)1、S(N-1)2、S(N-1)3和S(N-1)4。
电流开关单元CS0、CS1、CS2、...、和CSN-1中布置的N个电流源中的每一个经由N个开关电路中的电流开关单元CS0、CS1、CS2、...、和CSN-1中对应的一个电流开关单元的开关电路中包括的四个开关(即，4×N个开关)而连接到公共的单个负载电阻器。结果，数模转换器DAC被配置为：依照数字输入信号比特D0、D1、D2、...、和DN-1中的对应一个的值，确定是否向单个负载电阻器提供电流。注意到，符号VCC表示被配置为驱动数模转换器DAC的电源。
作为根据图1和2中示出的本发明的第一实施例的数模转换器DAC的N个电流开关单元CS0、CS1、CS2、...、和CSN-1的电路布置和操作的示例，将参考图3A和3B来描述与数字输入信号比特D0、D1、D2、...、和DN-1中的第M个比特相对应的电流开关单元CSM。
图3A和3B是用于解释根据本发明的第一实施例的数模转换器DAC中包括的电流开关单元CSM的操作的示意图。具体地，图3A示出了N个电流开关单元CS0、CS1、CS2、...和CSN-1中的第M个电流开关单元CSM的电路布置。图3B示出了图3A中所示的第M个电流开关单元CSM的各个部分的信号波形。注意到，作为示例，图3A示出了负载电阻器网络(电阻器梯形网络)如图1中所示地包括形成为梯形的、具有电阻值为R和2R的多个电阻器的情况，提供该负载电阻器网络作为连接到电流开关单元CSM的负载。即使当如图2中所示地使用单个负载电阻器时，操作也与下面将要描述的操作相同，除了将从电流源流到负载电阻器的电流改变为第M个加权的电流值。
如图3A中示出的，第M个电流开关单元CSM包括电流源1、开关电路2、第一锁存电路31以及第二锁存电路32。在本实施例中，使用D触发器D-FFMA来作为第一锁存电路31的示例，并使用D触发器D-FFMB来作为第二锁存电路32的示例。
D触发器D-FFMA和D触发器D-FFMB接收N个数字输入信号比特(N是1或者更大的整数)中的第M个数字输入信号比特DM。
D触发器D-FFMA在时钟信号CLK的上升沿处对数字输入信号DM进行锁存和重新定时，并向开关电路2输出重新定时的数字输入信号DMR-A以作为第一半速率信号。D触发器D-FFMB在反相时钟信号CLKB的上升沿处对数字输入信号DM进行锁存和重新定时，并向开关电路2输出重新定时的数字输入信号DMR-B以作为第二半速率信号。可以从包括在数模转换器DAC中的IC外部提供时钟信号CLK和反相时钟信号CLKB。备选地，可以仅从IC外部提供时钟信号CLK，并可以通过IC内部对时钟信号CLK的单平衡转换产生反相时钟信号CLKB。
开关电路2具有切换电流源1和负载电阻器网络(负载)4的连接状态、从而切换是否从电流源1向负载4提供电流的能力。开关电路2包括串联连接的开关SM1和开关SM3，以及串联连接的开关SM2和开关SM4。将开关SM1和SM3以及开关SM2和SM4并联地插入到电流源1和负载电阻器网络4之间。在图3A中，将开关SM1和SM2连接到负载电阻器网络4，将开关SM3和SM4连接到电流源1。
开关SM1被连接到D触发器D-FFMA，并由从D触发器D-FFMA输出的重新定时的数字输入信号DMR-A驱动。开关SM2被连接到D触发器D-FFMB，并由从D触发器D-FFMB输出的重新定时的数字输入信号DMR-B驱动。
由选择信号SW来驱动开关SM3，选择信号SW具有与时钟信号CLK的频率相同的频率，但具有与时钟信号CLK的相位不同的相位。由作为选择信号SW的反相信号的反相选择信号SWB来驱动开关SM4。开关SM3和SM4用作选择开关，该选择开关依照选择信号SW和反相选择信号SWB选择性地将包括开关SM1的电路和包括开关SM2的电路之一连接在电流源1和负载电阻器网络4之间。
作为特有的特征，包括在根据本发明的第一实施例的数模转换器DAC中的每一个电流开关单元CS0、CS1、CS2、...、和CSN-1包括：包括两个D触发器D-FF(第M个电流开关单元CSM中是D触发器D-FFMA和D-FFMB)的开关电路，以及具有2并联/2串联布置的总共四个开关(在第M个电流开关单元CSM中是开关SM1至SM4)，像例如图3A中示出第M个电流开关单元CSM，但是不同于图26A中示出的常规的数模转换器DAC中包括的电流开关单元CS0、CS1、CS2、...、和CSN-1。
根据电流开关单元的特有的特征，使用频率为常规数模转换器DAC中所要求的时钟频率的1/2的时钟信号CLK和作为该时钟信号CLK的反相信号的反相时钟信号CLKB，使两个D触发器D-FFMA和D-FFMB将第M个数字输入信号比特DM划分成由两个半速率信号(信号速率为所期望的信号速率的1/2的信号)形成的两个重新定时的数字输入信号DMR-A和DMR-B。
根据电流开关单元的特有的特征，使用频率与时钟信号CLK的频率相同并且相位在任意一个方向上偏移例如90°的选择信号SW、作为选择信号SW的反相信号的反相选择信号SWB、两个重新定时的数字输入信号DMR-A和DMR-B以及包括具有2并联/2串联布置的总共四个开关SM1至SM4的开关电路，确定是否从电流源向负载电阻器网络(电阻器梯形网络)提供电流，以使得通过对作为两个半速率信号的两个重新定时的数字输入信号进行复用并以两倍于时钟信号CLK的频率的转换频率执行操作，可以产生与全速率信号相对应的电流。
即，如图3A所示，输入到第M个电流开关单元CSM的第M个数字输入信号比特DM具有图3B中示出的信号波形。与图26A不同，如图3A和3B中所示，两个D触发器D-FFMA和D-FFMB对数字输入信号比特进行采样并将其划分为两个信号，并且在频率为常规数模转换器DAC中所需的时钟频率的1/2的时钟信号CLK的上升沿(图3B中由Δ指示的定时)和反相时钟信号CLKB的上升沿(＝时钟信号CLK的下降沿：在图3B中由○指示的定时)同时对这两个信号进行重新定时。
结果，D触发器D-FFMA和D-FFMB通过对数字输入信号比特DM的信息进行划分，产生两个半速率信号作为重新定时的数字输入信号DMR-A和DMR-B。
如图3B中所示，D触发器D-FFMA在时钟信号CLK和反相时钟信号CLKB的两个上升沿中的时钟信号CLK的上升沿处对第M个数字输入信号比特DM进行采样和重新定时，并输出作为重新定时的数字输入信号DMR-A。如图3B中所示，D触发器D-FFMB也在反相时钟信号CLKB的上升沿处对第M个数字输入信号比特DM进行采样和重新定时，并输出作为重新定时的数字输入信号DMR-B。
被重新定时为与时钟信号CLK的上升沿和反相时钟信号CLKB的上升沿分别一致并且从两个D触发器D-FFMA和D-FFMB输出的两个重新定时的数字输入信号DMR-A和DMR-B用作驱动第M个电流开关单元的开关电路中所包括的四个开关SM1至SM4中位于较高级侧上的两个开关SM1和SM2的两个半速率信号，并确定在该较高级侧上的两个开关SM1和SM2的开/关状态。即，在图3A中，两个开关SM1和SM2形成了要由两个半速率信号分别驱动的第一和第二开关。
当重新定时的数字输入信号DMR-A为“高”时，基于较低级侧上的开关SM3的开/关状态确定是否将电流IM从电流源流向负载电阻器网络(电阻器梯形网络)。另一方面，当重新定时的数字输入信号DMR-B为“高”时，基于在较低级侧上的开关SM4的开/关状态确定是否将电流IM从电流源流向负载电阻器网络(电阻器梯形网络)。
如图3B中所示，在这种状态下，向位于第M个电流开关单元CSM的开关电路中包括的四个开关SM1至SM4中较低级侧的两个开关SM3和SM4输入频率与时钟信号CLK的频率相同并且相位在任何一个方向上偏移的选择信号SW以及作为选择信号SW的反相信号的反相选择信号SWB，从而确定较低级侧上的两个开关SM3和SM4的开/关状态。即，在图3A中，两个开关形成要由选择信号SW和反相选择信号SWB分别驱动的第三和第四开关。
因此，当选择信号SW为“高”时，基于在较高级侧上的开关SM1的开/关状态确定是否将电流信号IM流向负载电阻器网络(电阻器梯形网络)。当反相选择信号SWB为“高”时，基于在较高级侧上的开关SM2的开/关状态确定是否将电流信号IM流向负载电阻器网络(电阻器梯形网络)。
注意到，如上所述，选择信号SW的频率与时钟信号CLK的频率相同，但是相位关于时钟信号CLK有范围从0°到180°的特定角度(例如理想地是90°)的相位偏移。可以基于例如数模转换器DAC中的开关电路的相位余量，通过选择任意值来设置选择信号SW关于时钟信号CLK的相位偏移。
例如，假定选择信号SW具有关于时钟信号CLK的90°的相位偏移。在图3B的示例中，在例如作为时钟信号CLK的下降沿之一的时间t＝t3处，选择信号SW是“高”。由于四个开关SM1到SM4中较高级侧的开关SM1接通，并且重新定时的数字输入信号DMR-A是“高”，在较低级侧的与较高级侧的开关SM1串联连接的开关SM3也接通。结果，电流信号IM流到负载电阻器网络(电阻器梯形网络)。
另一方面，在例如作为时钟信号CLK的上升沿之一的时间t＝t4处，重新定时的数字输入信号DMR-A是“高”，并且在较低级侧的开关SM3是接通的。然而，由于选择信号SW是“低”，在较高级侧处的与较低级侧处的开关SM3串联连接的开关SM1是断开的。
此外，由于在选择信号SW的反相信号侧的反相选择信号SWB是“高”，四个开关SM1到SM4中的较高级侧的开关SM2是接通的。然而，由于重新定时的数字输入信号DMR-B是“低”，在较低级侧的与较高级侧上的开关SM2串联连接的开关SM4是断开的。因此，如图3B中所示，在时间t＝t4处，电流信号IM不流到负载电阻器网络(电阻器梯形网络)。
利用上述操作，使用频率为原始要求的操作频率的1/2的时钟信号CLK和反相时钟信号CLKB，由两个D触发器D-FF(与第M个数字输入信号比特DM相对应的第M个电流开关单元CSM中的D触发器D-FFMA和D-FFMB)产生被划分为两个重新定时的数字输入信号DMR-A和DMR-B的两个半速率信号。
在这之后，在每一个包括总共四个开关(针对第M个数字输入信号比特DM的开关SM1到SM4)的开关电路(包括在针对第M个数字输入信号比特DM的第M个电流开关单元CSM中的开关电路)中，将两个产生的半速率信号复用为全速率信号(具有原始要求的操作频率的信号)，并转换为与第M个数字输入信号比特DM相对应的一个电流信号IM(流到负载电阻器网络)，上述四个开关具有2并联/2串联的布置。
即，与图26A中示出的常规的数模转换器DAC的电流开关单元CSM相比，根据图3A中示出的本发明第一实施例的数模转换器DAC的电流开关单元CSM可以使用具有1/2频率的时钟信号CLK来产生具有与常规数模转换器DAC中的速率相同的速率的电流信号IM(流到负载电阻器网络)。
下面将对根据图3A中示出的本发明第一实施例的数模转换器DAC的电流开关单元CSM的上述操作进行总结。
(1)将电流开关单元CSM针对每一个数字输入信号比特进行布置。例如，针对第M个数字输入信号比特DM，电流开关单元CSM包括：具有锁存功能的两个D触发器D-FFMA和D-FFMB，要用于通过边沿触发(例如，数字输入信号比特DM的上升沿触发)进行重新定时和采样的时钟信号CLK和反相时钟信号CLKB，频率与时钟信号CLK的频率相同并且相位在任意一个方向上相对于时钟信号CLK和反相选择信号SWB以从0°到180°的范围内的特定角度(例如理想地是90°)偏移的选择信号SW，包括两两地串联/并联连接的四个开关SM1至SM4的开关电路，以及连接到开关电路的电流源(注意到，虽然电流源的数目是一个，然而如第二实施例中将要描述的，可以是两个或者多个)，并且电流开关单元连接到负载电阻器网络(电阻器梯形网络)或者单个负载电阻器。
(2)时钟信号CLK的频率是原始要求的操作频率(全速率)的1/2，即半速率频率。
(3)通过边沿触发(例如，时钟信号CLK和反相时钟信号CLKB的上升沿触发)将第M个数字输入信号比特DM划分为两个重新定时的数字输入信号DMR-A和DMR-B。
(4)由两个重新定时的数字输入信号DMR-A和DMR-B、选择信号SW和反相选择信号SWB来分别驱动开关电路中两两串联/并联连接的四个开关SM1至SM4。
(5)当
{(DMR-A)HIGH以及(SW)HIGH}
或者{(DMR-B)HIGH以及(SWB)HIGH}
成立时，
向负载电阻器网络(电阻器梯形网络)或单个负载电阻器提供来自电流源的电流信号IM或者加权的电流2MI。
(6)最终在边沿定时(例如，频率与时钟信号CLK的频率相同的选择信号SW和反相选择信号SWB的上升沿)处对电流信号IM或加权的电流2MI进行开关控制，以使得可以输出与全速率的D/A(数模)转换的模拟输出信号等效的模拟输出信号，该全速率与时钟信号CLK的频率的两倍速率相对应。
注意到，在图3A的上述描述中，作为两个数据信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)(亦即，两个半速率信号)驱动开关电路中包括的四个开关SM1至SM4中较高级侧上的两个开关SM1和SM2，并且选择信号SW和反相选择信号SWB驱动较低级侧上的两个开关SM3和SM4。
然而，本发明不限于此。如图4、5、6A和6B中所示，甚至当例如作为两个数据信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)(亦即，两个半速率信号)驱动在较低级侧上用作第一和第二开关的两个开关SM3和SM4，以及选择信号SW和反相选择信号SWB驱动在较高级侧担当第三和第四开关的两个开关SM1和SM2时，也可以实现相同的操作。
图4是示出根据本发明的第一实施例的数模转换器DAC的又一电路布置示例的方框图。图4示意了对图1中示出的数模转换器DAC的修改。如上所述，与图1中示出的数模转换器DAC不同，在图4中示出的模数转换器DAC中，作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)驱动在较低级侧上的两个开关SM3和SM4，以及选择信号SW和反相选择信号SWB驱动在较高级侧上的两个开关SM1和SM2。
图5是示出根据本发明的第一实施例的数模转换器DAC的再一电路布置示例的方框图。图5示意了对图2中示出的数模转换器DAC的修改。如上所述，与图2中示出的数模转换器DAC不同，在图5中示出的模数转换器DAC中，作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)驱动在较低级侧上的两个开关SM3和SM4，以及选择信号SW和反相选择信号SWB驱动在较高级侧上的两个开关SM1和SM2。
图6A和6B是用于解释根据在图4或5中示出的本发明的第一实施例的其他布置示例的数模转换器DAC中包括的电流开关单元的操作的示意图。图6A和6B示出了对图3A和3B中示出的电流开关单元的修改。图6A示出了N个电流开关单元CS0、CS1、CS2、...和CSN-1中的第M个电流开关单元CSM的电路布置。图6B示出了图6A中所示的第M个电流开关单元CSM的各个部分的信号波形。
注意到，图6B中的信号波形与图3B中的信号波形相同，因此省略重复性的描述。如上所述，与图3A中示出的电流开关单元不同，在图6A中示出的电流开关单元CSM中，作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B驱动在较低级侧上用作第一和第二开关的两个开关SM3和SM4，而选择信号SW和反相选择信号SWB驱动在较高级侧上用作第三和第四开关的两个开关SM1和SM2。
在图3A或6A中示出的电流开关单元CSM的电路中，可以由晶体管电路形成开关电路中包括的四个开关SM1和SM4中的每一个。在这种情况下，可以使用双极型晶体管或者FET(场效应晶体管)来作为开关电路中的四个开关SM1和SM4中每一个开关的开关元件。
接下来，将参考图7的示意图更加详细地描述根据图1或2或图4或5中示出的本发明的第一实施例的数模转换器DAC的D/A(数模)转换操作的概述，该数模转换器DAC是使用上述图3A或6A中示出的电流开关单元形成的。图7是用于通过采用3比特结构作为示例来解释根据本发明的第一实施例的整个数模转换器DAC的操作的示意图。图7指示了：如图27的示意图中一样，产生与三个数字输入信号比特D0(最低有效位侧)、D1和D2(最高有效位侧)相对应的模拟输出信号Vout。
注意到，虽然图7中没有示出，与三个数字输入信号比特D0、D1和D2相对应地提供了三个电流开关单元CS0、CS1和CS2，包括每组包括两个D触发器(D-FF0A&D-FF0B、D-FF1A&D-FF1B或者D-FF2A&D-FF2B)的D触发器D-FF组、每个包括四个开关(S01至S04，S11至S14或者S21至S24)的开关电路以及电流源。图7示意了每组包括两个D触发器(D-FF0A&D-FF0B、D-FF1A&D-FF1B或者D-FF2A&D-FF2B)的D触发器D-FF组，但是将电流开关单元CS0、CS1和CS2中每个包括四个开关(S01至S04，S11至S14或者S21至S24)的剩余开关电路以及电流源以与图1、2、4或5中不同的形式示出为实现D/A转换操作以及负载侧电阻器梯形网络的DAC核心电路10。
参考图7，将数字输入信号比特D0、D1和D2输入到数模转换器DAC。这三个数字输入信号比特D0、D1和D2是外部信号比特。通常，如图7中所示，这三个数据比特在时间轴上有一定偏移。
三个数字输入信号比特D0、D1和D2中的各个比特被D触发器D-FF组中对应的两个D触发器(D-FF0A&D-FF0B、D-FF1A&D-FF1B或者D-FF2A&D-FF2B)重新定时为频率为原始要求的操作频率(即，常规的数模转换器DAC中所需的时钟频率)的1/2的时钟信号CLK的上升沿(图7中由Δ表示的定时)和反相时钟信号CLKB的上升沿(＝时钟信号CLK的下降沿：图7中以○表示的定时)，以消除时间轴上的偏移，并且同时被划分为两个半速率信号。
结果，包括两个D触发器的每一个D触发器D-FF组输出对应的两个重新定时的数字输入信号D0R-A&D0R-B(最低有效位侧)、D1R-A&D1R-B以及D2R-A&D2R-B(最高有效位侧)，作为通过对三个数字输入信号比特D0、D1和D2中对应的一个进行划分而获得的两个半速率信号，并将重新定时的数字输入信号输入到DAC核心电路10中的开关电路，该开关电路被提供有选择信号SW和反相选择信号SWB。
在此之后，以上参考图3A和3B描述的每一个电流开关单元CS0、CS1和CS2执行操作，以使得DAC核心电路10中提供的开关电路中对应的四个开关S01至S04、S11至S14和S21至S24由对应的两个重新定时的数字输入信号(两个半速率信号)D0R-A&D0R-B、D1R-A&D1R-B和D2R-A&D2R-B以及选择信号SW和反相选择信号SWB进行驱动，从而使电流源提供的电流流到负载(图7中示出的示例中的负载电阻器网络)。从而，将半速率信号复用为全速率信号。此外，执行所期望的电流相加处理(二进制加权的电流产生)，以依照重新定时的数字输入信号比特D0R-A&D0R-B、D1R-A&D1R-B和D2R-A&D2R-B的值对电流进行加权。最后，如图7中所示，产生并输出与数字输入信号比特D0、D1和D2相对应的八个等级(＝23)的模拟输出信号Vout(电压)。
如上所述，通过频率为常规数模转换器DAC的频率的1/2的时钟信号CLK，根据本发明第一实施例的数模转换器DAC能够实现与常规数模转换器DAC的数模转换操作速度相同的D/A(数模)转换操作速度。
将图8中示出的电路布置应用到图3A中示出的电流开关单元中使得可以实现差分电路，即，接收差分数字输入信号并输出差分模拟输出信号的差分数模转换器DAC。图8是示出以差分电路形成根据本发明第一实施例的数模转换器DAC中包括的电流开关单元的方框布置示例的方框图。在该示例中，将电流开关单元中的开关电路形成为两个差分开关电路，每一个差分开关电路由两个差分半速率信号驱动，这两个差分半速率信号是通过将差分数字输入信号之一划分为两个信号并利用时钟信号CLK和反相的时钟信号CLKB对其进行重新定时而获得的。两个差分开关电路中的每一个由包括晶体管对的差分放大器电路形成。
如图8中所示，形成差分电路的电流开关单元CSM包括用于差分输入/输出的两个D触发器D-FFMA和D-FFMB，这两个D触发器通过时钟信号CLK和反相时钟信号CLKB分别对作为差分数字输入信号中的正相位信号的正相位侧数字输入信号DM和作为负相位信号的负相位侧数字输入信号DMB进行锁存，将该信号划分为两对差分半速率信号(重新定时的数字输入信号(第一差分半速率信号)DMR-A及其反相的重新定时的数字输入信号(第一差分半速率信号)DMR-AB以及重新定时的数字输入信号(第二差分半速率信号)DMR-B及其反相的重新定时的数字输入信号(第二差分半速率信号)DMR-BB)，并对这些信号进行重新定时和输出。
对于包括两两串联连接/并联连接的四个开关SM1至SM4的开关电路，将要由两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)驱动的第一和第二开关形成为两个差分开关电路。由包括晶体管对QM1-1和QM1-2的正相位侧差分放大器电路SMA以及包括晶体管对QM2-1和QM2-2的负相位侧差分放大器电路SMB形成这两个差分开关电路。另一方面，要由选择信号SW和反相选择信号SWB驱动的第三和第四开关分别由晶体管QM3和QM4形成。将第三和第四开关中包括的晶体管QM3和QM4的集电极连接到第一和第二开关中包括的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB的晶体管对QM1-1、QM1-2、QM2-1和QM2-2的发射极侧，从而将开关串联连接。
负载侧也包括两个负载组，即，与正相位信号对应的电流所流至的正相位侧负载电阻器网络(电阻器梯形网络)LMA和与负相位信号对应的电流所流至的负相位侧负载电阻器网络(电阻器梯形网络)LMB。被配置为是正相位电流信号IM和负相位电流信号IMB流到正相位侧负载电阻器网络(电阻器梯形网络)LMA和负相位侧负载电阻器网络(电阻器梯形网络)LMB的电流源连接到开关电路的四个开关SM1至SM4中较低级侧上的开关SM3和SM4中包括的晶体管QM3和QM4。
注意，将正相位侧负载电阻器网络(电阻器梯形网络)LMA连接到晶体管QM1-1和QM2-1，晶体管QM1-1和QM2-1要由开关电路的四个开关SM1至SM4中在较高级侧上的开关SM1和SM2中包括的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB的正相位侧重新定时的数字输入信号DMR-A和DMR-B来驱动。另一方面，将负相位侧负载电阻器网络(电阻器梯形网络)LMB连接到晶体管QM1-2和QM2-2，晶体管QM1-1和QM2-2要由在较高级侧上的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB的负相位侧重新定时的数字输入信号DMR-AB和DMR-BB来驱动。
下面将要描述图8中示出的差分电流开关单元CSM的操作。由针对差分输入/输出的两个D触发器D-FFMA和D-FFMB将输入到差分电流开关单元的第M个差分数字输入信号比特DM及其反相信号DMB重新定时到频率为常规数模转换器DAC中所需的时钟频率的1/2的时钟信号CLK的上升沿以及反相时钟信号CLKB的上升沿(＝时钟信号CLK的下降沿)，并同时对DM和DMB进行划分。
结果，通过将差分数字输入信号比特DM及其反相信号DMB的各个信息划分为两个信号，针对差分输入/输出的两个D触发器D-FFMA和D-FFMB产生总共四个半速率信号，亦即，两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB，以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)。
重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB是驱动在正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB中包括的晶体管对QM1-1和QM1-2以及晶体管对QM2-1和QM2-2的两对差分半速率信号，正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB用作开关电路中包括的四个开关SM1至SM4中在较高级侧上的开关SM1和SM2。
在这种状态下，向位于第M个电流开关单元CSM的开关电路中包括的四个开关SM1至SM4中较低级侧的两个开关SM3和SM4输入频率与时钟信号CLK的频率相同并且相位在任何一个方向上偏移的选择信号SW以及作为选择信号SW的反相信号的反相选择信号SWB，从而确定较低级侧上的两个开关SM3和SM4(亦即，晶体管QM3和QM4)的开/关状态。
结果，当选择信号SW和反相选择信号SWB使晶体管QM3和QM4导通时，与正相位侧数字输入信号DM相对应的正相位电流信号IM流到正相位侧负载电阻器网络(电阻器梯形网络)LMA，以及与负相位侧数字输入信号DMB相对应的负相位电流信号IMB流到负相位侧负载电阻器网络(电阻器梯形网络)LMB。
因此，将图8中示出的差分电流开关单元CSM应用到图1或2中示出的数模转换器DAC的所有电流开关单元CS0、CS1、CS2、...、和CSN-1能够实现针对所有数字输入信号比特执行差分操作的差分数模转换器DAC。
在图8中示出的电路布置中，可以将四个开关SM1至SM4中较高和较低的开关以及驱动这些开关的信号彼此替换，使得两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB，以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB(0≤M≤N-1))驱动被布置为较低级侧上的两个开关SM3和SM4的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB，以及选择信号SW和反相选择信号SWB驱动被布置为较高级侧上的两个开关SM1和SM2的晶体管QM3和QM4。
将开关电路中所包括的四个开关SM1至SM4中较高和较低的开关以及驱动该开关的信号彼此进行替换的差分电流开关单元应用到图1或2或者图4或5中示出的数模转换器DAC的所有电流开关单元CS0、CS1、CS2、...、和CSN-1(当应用到图4或5中的开关电路时，替换图8中示出的差分电流开关单元CSM的开关电路中包括的四个开关SM1至SM4中较高级侧和较低级侧的开关)，这使得可以实现针对所有数字输入信号比特执行差分操作并进一步提高模拟输出信号的线性度(质量)的差分数模转换器DAC。
注意，在图8中示出的差分电流开关单元CSM的电路中，使用双极型晶体管作为开关电路中包括的四个开关SM1至SM4的每一个开关元件。然而，本发明不限于双极型晶体管。任何其他能够实现电流开关功能的元件都是可用的。例如，可以使用FET(场效应晶体管)来实现上述相同功能。
在根据第一实施例的电流开关单元或者根据第一实施例的数模转换器DAC中，在D触发器D-FFMA和D-FFMB(0≤M≤N-1)与开关电路(开关SM1至SM4)之间连接两个波形成形缓冲电路。这使得可以提高开关驱动数据波形(即，作为半速率信号的重新定时的数字输入信号DMR-A和DMR-B)的质量，并抑制由开关驱动波形造成的模拟输出信号Vout的信号波形的退化(数据区贯穿(data field through)等)。
例如，当应用图8中示出的差分电流开关单元CSM的电路布置作为电流开关单元时，将图9中示出的包括多级波形成形电路(例如，差分放大器电路)的波形成形缓冲电路5引入到差分电流开关单元CSM中。这使得能够正确地移除在D触发器D-FF的输出波形中存在的时钟噪声等，并有效地提高了模拟输出信号Vout的信号波形的质量，如图10A和10B所示。
图9是示出在根据本发明第一实施例的数模转换器DAC的电流开关单元CSM中包括的开关电路的每一个D触发器D-FFMA和D-FFMB与开关SM1至SM4之间插入的波形成形缓冲电路的电路布置示例的电路图。图9示意了当使用差分电流开关单元CSM作为电流开关单元时，波形成形缓冲电路的详细电路布置的示例。
图9中示出的波形成形缓冲电路5包括多级(在图9中是两级)波形成形电路(差分放大器电路)。第一级的波形成形电路(差分放大器电路)包括晶体管对QBM1-1和QBM1-2以及电流源I1。第二级的波形成形电路(差分放大器电路)包括晶体管对QBM3-1和QBM3-2以及电流源I3。第一级的波形成形电路和第二级的波形成形电路经由两个射随器相连接，这两个射随器分别包括晶体管QBM2-1和QBM2-2以及电流源I2-1和I2-2。
在图9中示出的波形成形缓冲电路5中，将从电流开关单元CSM的D触发器D-FF输出的差分重新定时数字输入信号DMR-A-in和DMR-AB-in输入到第一级的波形成形电路(差分放大器电路)中包括的晶体管QBM1-1和QBM1-2，并使其经历波形成形。在此之后，经由射随器中的晶体管QBM2-1和QBM2-2将信号输入到第二级的波形成形电路(差分放大器电路)中包括的晶体管对QBM3-1和QBM3-2。然后，由第二级的波形成形电路(差分放大器电路)对信号进行进一步的波形成形，并输出以作为已经经历过波形成形的差分重新定时数字输出信号DMR-A-out和DMR-AB-out。
图10A和10B是示出图9中所示的波形成形缓冲电路5的输入信号波形和输出信号波形的时序图。更特别地，图10A示出了差分重新定时数字输入信号DMR-A-in和DMR-AB-in中正相位侧重新定时的数字输入信号DMR-A-in的信号波形。图10B示出了差分重新定时数字输出信号DMR-A-out和DMR-AB-out中正相位侧重新定时的数字输出信号DMR-A-out的信号波形。从图10A和10B中可以明显看出，使用图9中所示的波形成形缓冲电路5能够移除输入信号波形中包括的噪声分量，并获得已经充分经历波形成形的输出信号波形。
注意，在电流开关单元的D触发器D-FF和开关电路之间插入如图9中所示的波形成形缓冲电路5不限于图8中示出的差分电流开关单元。理所当然，应用于图3A或6A中示出的单相位电流开关单元也能够获得和上述相同的效果。
当使用图8中示出的差分电流开关单元作为电流开关单元时，可以具有图11中示出的电路布置。图11是示出以差分电路形成根据本发明第一实施例的数模转换器DAC中包括的电流开关单元的另一方框布置示例的方框图。与图8中示出的差分电流开关单元不同，将退化电阻器连接到差分电流开关单元CSM中的每一个晶体管的发射极。
如图11中所示，将退化电阻器RM1-1和RM1-2以及退化电阻器RM2-1和RM2-2分别连接到正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB中包括的晶体管对QM1-1和QM1-2以及晶体管对QM2-1和QM2-2的发射极，正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB用作差分电流开关单元CSM的开关电路的四个开关SM1至SM4中在较高级侧的开关SM1和SM2。将退化电阻器RM3和RM4分别连接到晶体管QM3和QM4的发射极，晶体管QM3和QM4用作较低级侧上的两个开关SM3和SM4。
当以上述方式将退化电阻器连接到差分电流开关单元CSM的开关电路的四个开关SM1至SM4中包括的晶体管的发射极时，可以获得对电流切换时出现在模拟输出波形中的过冲等进行抑制的效果。
注意到，把图11中所示的退化电阻器连接到电流开关单元CSM中的开关电路的开关SM1至SM4中包括的晶体管的发射极不限于图8中示出的差分电流开关单元。理所当然，应用于图3A或6A中示出的单相位电流开关单元也能够获得和上述相同的效果。
电流舵(电流相加)数模转换器DAC不需要总是具有图1或2中示出的电路布置，该电路布置将N比特二进制代码的数字输入信号比特D0(最低有效位侧)、D1、D2、...、和DN-1(最高有效位侧)直接输入到2×N个D触发器(具有锁存功能的电路)D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A以及D-FF(N-1)B。取而代之，数模转换器DAC可以采用将N比特二进制代码的一些(例如，M个高位比特)或者所有加权的数字输入信号比特D0、D1、D2、...、和DN-1解码为未加权比特的温度计代码，并将其输入到D触发器D-FF。
图12是示出电流舵(电流相加)数模转换器的电路布置的方框图，在该电路布置中，数模转换器将数字输入比特D0、D1、D2、...、和DN-1中的一些(例如M个)高位比特转换成温度计代码并输入到D触发器D-FF。这是对图24中示出的常规电流舵(电流相加)数模转换器DAC的修改。
如图12中所示，针对数字输入信号比特D0、D1、D2、...、和DN-1中的(N-M)个低位比特(未被转换为温度计代码)，数模转换器DAC包括对数字输入信号比特D0、D1、D2、...、和D(N-M)进行锁存和重新定时的(N-M)个D触发器D-FF0、D-FF1、...、和D-FF(N-M)，并包括(N-M)个开关，即，由从D触发器D-FF输出的重新定时的数字输入信号lai驱动的开关S0、S1、...、和S(N-M)，如同图24中的电路布置。
此外，如图12中所示，与图24中的电路布置不同，针对数字输入信号比特D0、D1、D2、...、和DN-1中的M个高位比特，数模转换器DAC包括将这些比特解码为未加权的温度计代码的解码器11。数模转换器DAC包括对解码器11所解码的2M比特的温度计代码输入信号进行锁存和重新定时的2M个D触发器D-FF(N-M)+1、D-FF(N-M)+2、...、以及
Figure BDA0000077850570000321
，并包括2M个开关电路，即，由2M个重新定时的温度计代码比特驱动的开关S(N-M)+1、S(N-M)+2、...、以及
Figure BDA0000077850570000322
。
针对(N-M)个低位比特和M个高位比特，使用例如第一实施例的图3A、6A或8中示出的电路布置来替换包括D触发器D-FFL(0≤L≤(N-M)+2M)、开关电路(即，开关SL)和电流源的每一个电流开关单元CSL的电路布置。使用频率为原始要求的操作频率的1/2的时钟信号CLK、反相时钟信号CLKB、选择信号SW和反相选择信号SWB来执行定时控制。同样在这种情况下，可以显而易见地获得与第一实施例中相同的效果。
图13是示出电流舵(电流相加)数模转换器的电路布置的方框图，在该电路布置中，数模转换器将所有数字输入信号比特D0、D1、D2、...、和DN-1转换成温度计代码并将其输入到D触发器D-FF。这是对图24中示出的常规电流舵(电流相加)数模转换器DAC的另一修改。
如图13中所示，与图24中的电路布置不同，针对所有的数字输入信号比特D0、D1、D2、...、和DN-1，数模转换器DAC包括将这些比特解码为未加权的温度计代码的解码器12。数模转换器DAC包括对解码器12所解码的(2N-1)比特的温度计代码输入信号进行锁存和重新定时的(2N-1)个D触发器D-FF0、D-FF1、D-FF2、...、以及
Figure BDA0000077850570000323
并包括(2N-1)个开关电路，即，要由(2N-1)个重新定时的温度计代码比特来驱动的开关S0、S1、S2、...、以及
Figure BDA0000077850570000324
如同图12中的解释那样，使用例如第一实施例的图3A、6A或8中示出的电路布置来替换包括D触发器D-FFL(0≤L≤2N-1)、开关电路(即，开关SL)和电流源的每一个电流开关单元CSL的电路布置。使用频率为原始要求的操作频率的1/2的时钟信号CLK、反相时钟信号CLKB、选择信号SW和反相选择信号SWB来执行定时控制。同样在这种情况下，可以显而易见地获得与第一实施例中相同的效果。
注意，如图12或13中所示出，在使用解码器11或12将N比特二进制代码中一些或者所有的数字输入信号比特D0、D1、D2、...、和DN-1转换为温度计代码并将其输入到包括D触发器D-FFL和开关电路(即，开关SL)的电流开关单元的电路布置中，D触发器D-FFL的数目、开关电路(即，开关SL)的数目以及电流源的数目增大，这是因为使用了未加权的温度计代码。因此，在输出节点侧出现的电容性分量的数目也会增加。
因为这个原因，与图24或25中示出的相关技术的数模转换器DAC的电路布置(该电路布置将N比特二进制代码的数字输入信号比特D0、D1、D2、...、和DN-1直接输入到电流开关单元CS0、CS1、CS2、...、和CSN-1中)相比，D/A(数模)转换速度性能发生恶化。然而，由于D/A转换后在模拟输出信号中很少出现大的毛刺，该电路布置常常因为其优秀的线性度而被使用。
如上所述，当把图12或13中示出的数模转换器DAC的电流开关单元的电路部分替换为第一实施例的图3A、6A或8中示出的电流开关单元时，可以极大地改进在图24或25中示出的常规数模转换器DAC中存在问题的D/A(数模)转换性能。使用图3A、6A或8中示出的电流开关单元，该数模转换器DAC还可以产生与图1、2、4或5中示出的单相位数模转换器DAC或差分数模转换器DAC相比具有更令人满意的线性度的模拟输出信号。
(第一实施例的效果)
根据本发明的第一实施例的电流开关单元CS和数模转换器DAC，可以获得以下效果。
根据本发明的第一实施例的电流开关单元CS和数模转换器DAC使得能够使用频率为所期望的操作频率的1/2的时钟信号CLK和反相时钟信号CLKB，进行将数字输入信号划分成两个半速率信号以用作重新定时的数字输入信号的操作，其中每一个半速率信号的频率为所期望的频率的1/2。因此，能够获得外部提供的时钟频率的两倍的D/A(数模)转换速度。即，根据本发明的第一实施例的数模转换器DAC能够保证作为限制转换速度性能的一个因素的重新定时的精确度，并从而实现更快的D/A转换操作，这是因为与常规的数模转换器DAC相比，放宽了对时钟信号系统的速度/频带要求。
注意，在根据本发明的第一实施例的数模转换器DAC中，对数字输入信号进行锁存并输出重新定时的信号的D触发器D-FF将数字输入信号划分为两个半速率信号。因为这个原因，还放宽了对从D触发器D-FF至开关电路的数字信号布线系统的频带要求。从数模转换器DAC的电路布局的角度看，这允许增加数字信号布线中的自由度。
在电流开关单元CS中基于选择信号对所划分并输出的半速率信号进行复用。只要精确给出选择信号的提供定时，半速率信号之间的轻微偏斜(时间轴上的偏移)是允许的。在这方面，由于电流开关单元CS本身不是大规模的并且可以在电路布局上小的区域内实现，可以相对容易地调整提供给开关电路提供的选择信号的定时。
另一方面，在根据本发明的第一实施例的电流开关单元CS和数模转换器DAC中，与常规的电流开关单元CS和数模转换器DAC相比，电流开关单元CS中的D触发器D-FF的数目和开关电路(即，开关)的数目有所增加。然而，与交织数模转换器DAC相比，极大地抑制了D触发器D-FF的数目和开关的数目的增加。因此，可以将数模转换器DAC制造成紧凑型的，并且还可以抑制功耗的增加。如果D/A转换速度是相同的，根据本发明的第一实施例的电流开关单元CS和数模转换器DAC能够将功耗抑制为常规量的75％。
在根据本发明的第一实施例的电流开关单元CS和数模转换器DAC中，不会发生在交织数模转换器DAC中由于子数模转换器SDAC之间的特性差异或者混合器的非线性特性而有问题地造成的模拟输出信号的质量(线性度)恶化。
将要更详细地描述根据本发明的第一实施例的电流开关单元CS和数模转换器DAC的效果。图14是示出根据本发明的第一实施例的数模转换器DAC的转换速度性能的仿真结果的图。将根据基于图1的框图布置的本发明的第一实施例的数模转换器DAC的转换速度性能的仿真结果与基于图24的框图布置的常规数模转换器DAC的转换速度性能的仿真结果进行比较。
使用作为通用电路仿真的SPICE(专用于集成电路的仿真程序)来获得图14中示出的仿真结果。假定常规数模转换器DAC和本发明的数模转换器DAC都具有6比特数字输入信号的6比特分辨率，并且都使用在高速操作中表现良好的实际晶体管模型来设计。
在将5-GHz正弦波作为来自数模转换器DAC的模拟输出信号而获得的条件下进行仿真。如图14中所示，在该条件下的D/A(数模)转换速度和SNDR(信号与噪声和失真比)之间的关系。SNDR表示信号与信号频带(DC到Nyquist频率(＝转换频率的1/2))中的噪声和失真之和的比率。SNDR是对模数转换器(ADC)或数模转换器DAC的动态特性的一般评估指数。
如图14中所示，根据该仿真，在常规数模转换器DAC中，SNDR直到转换速度40GS/s还保持在25dB或者更大。当转换速度到达50GS/s时，时钟信号提供变得困难，并且D/A转换操作本身是不可能的。
另一方面，在根据本发明的第一实施例的数模转换器DAC中，与常规数模转换器DAC相比，对时钟信号的频段要求放宽了。因为这个原因，可以实现更快的操作。直到转换速度60GS/s，SNDR还可以保持在25dB或者更大。即使在转换速度80GS/s的更快操作中，虽然存在失真的影响，也仍然保证了20dB或者更大的SNDR。
即，与常规数模转换器DAC相比，根据本发明的第一实施例的数模转换器DAC几乎可以使转换速度加倍。
如上所述，根据本发明的第一实施例的电流开关单元CS和使用该电流开关单元CS的数模转换器DAC可以将转换速度增加为常规数模转换器DAC的转换速度的几乎两倍，同时抑制了功耗的增加。
(第二实施例)
接下来将描述根据本发明的第二实施例的电流开关单元和数模转换器DAC的电路布置。和在上述第一实施例中一样，根据第二实施例的电路布置也具有在电流开关单元的布置方面的大特征，该电流开关单元具有重新定时数字输入信号的重新定时功能以及依照重新定时的数字输入信号控制要向负载提供的电流的开关功能。应用该电流开关单元可实现能够进行高速D/A(数模)转换操作的数模转换器DAC。然而，与根据第一实施例的电流开关单元不同，在第二实施例中，每一个电流开关单元包括两个电流源(在要提供的电流值方面是相等的)作为提供电流的电流源。
稍后将解释根据本发明的电流开关单元的细节。首先，将参考图15和图16描述根据本发明的第二实施例的数模转换器DAC的框图布置，该数模转换器是使用电流开关单元形成的。
图15是示出根据本发明的第二实施例的数模转换器DAC的电路布置示例的方框图。在该示例中，数模转换器DAC包括与N个数字输入信号比特相对应的N个电流开关单元CS0、CS1、CS2、...、和CSN-1(即，每一个电流开关单元是包括用于重新定时的D触发器、用于将电流切换到负载的开关电路以及向负载提供电流的电流源的电路)。依照N比特二进制代码的数字输入信号比特，使用二进制加权负载电阻器网络(电阻器梯形网络)对N个具有相同电流值的电流进行加权并相加，并从而将其转换成模拟输出信号Vout并输出，上述电阻器网络包括以梯形形成的、具有电阻值为R和2R的多个电阻器，如同第一实施例的图1中示出的电流舵(电流相加)数模转换器DAC。
与图1中一样，图15中包括N个电流开关单元CS0、CS1、CS2、...、和CSN-1的数模转换器DAC在每一个电流开关单元CS1、CS2、...、和CSN-1中包括两个D触发器D-FF(D-FF：具有锁存功能的电路)。从而，数模转换器DAC包括2×N个D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B，这些D触发器临时地锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...、和DN-1(最高有效位侧)，并输出通过以下方式获得的信号：对每一个数字输入信号比特D0、D1、D2、..、和DN-1进行划分，并依照外部提供的时钟信号CLK和该时钟信号CLK的反相信号(反相时钟信号CLKB)或者外部提供的时钟信号CLK和由该时钟信号CLK的单平衡转换(单相→差分转换)产生的反相时钟信号CLKB对该信号进行重新定时和采样。
此外，与图1中不同，在图15中的数模转换器DAC中，在对应于数字输入信号比特D0、D1、D2、...、和DN-1准备的N个电流开关单元CS0、CS1、CS2、...、和CSN-1的每一个中布置电流值(I)相等的两个电流源。将电流开关单元CS0、CS1、CS2、...、和CSN-1的电流源配置为使具有相同电流值(I)的电流流到二进制加权负载电阻器网络(电阻器梯形网络)，该负载电阻器网络包括以梯形形成的、具有电阻值为R和2R的多个电阻器。
与图1中一样，电流开关单元CS0、CS1、CS2、...、和CSN-1中的每一个包括D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B中对应的两个，以将每一个比特划分成两个信号并输出这两个信号。因此，每一个电流开关单元包括开关电路，该开关电路包括总共四个开关，其中的第一和第三开关串联连接，第二和第四开关串联连接(此外，每两个串联连接的开关中的一个开关连接到负载，两个剩余的开关连接到两个电流源)。基于数字输入信号比特的值对第一和第二开关进行开/关控制，以及基于外部提供的选择信号SW和该选择信号SW的反相信号(反相选择信号SWB)，或者基于外部提供的选择信号SW和由该选择信号SW的单平衡转换(单相→差分转换)产生的反相选择信号SWB，对第三和第四开关进行开/关控制。
因此，数模转换器DAC包括N个开关电路，每一个开关电路包括与相应的比特相对应的四个串联/并联连接的开关。数模转换器DAC包括总共4×N个开关S01、S02、S03、S04、S11、S12、S13、S14、S21、S22、S23、S24、...、S(N-1)1、S(N-1)2、S(N-1)3和S(N-1)4。
电流开关单元CS0、CS1、CS2、...、和CSN-1中的每一个包括两个电流源，以及经由N个开关电路中的电流开关单元CS0、CS1、CS2、...、和CSN-1中对应的一个电流开关单元的开关电路中包括的四个开关(即，4×N个开关)中的两个串联连接的开关，将2×N个电流源中的每一个电流源连接到负载电阻器网络(电阻器梯形网络)。结果，数模转换器DAC被配置为：依照数字输入信号比特D0、D1、D2、...、和DN-1中对应一个的值，确定是否向负载电阻器网络(电阻器梯形网络)提供电流。注意，符号VCC表示被配置为驱动数模转换器DAC的电源。
另一方面，图16是示出根据本发明的第二实施例的数模转换器DAC的另一电路布置示例的方框图。在该示例中，N个电流开关单元CS0、CS1、CS2、...和CSN-1中两两布置的电流源(两个电流源提供相同的电流值)提供对电流值进行二进制加权而获得的N个电流，使得与第一实施例的图2中示出的电流舵(电流相加)数模转换器DAC那样，依照N比特二进制代码的数字输入信号比特使用单个负载电阻把N个二进制加权的电流相加，并因此将其转换为模拟输出信号Vout并输出。
与图2中一样，图16中包括N个电流开关单元CS0、CS1、CS2、...、和CSN-1的数模转换器DAC在电流开关单元CS1、CS2、...、和CSN-1的每一个中包括两个D触发器D-FF(D-FF：具有锁存功能的电路)。从而，数模转换器DAC包括2×N个D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B，这些D触发器临时地锁存N个数字输入信号比特D0(最低有效位侧)、D1、D2、...、和DN-1(最高有效位侧)，并输出通过以下方式获得的信号：对每一个数字输入信号比特D0、D1、D2、...、和DN-1进行划分，并依照外部提供的时钟信号CLK和该时钟信号CLK的反相信号(反相时钟信号CLKB)或者外部提供的时钟信号CLK和由该时钟信号CLK的单平衡转换(单相→差分转换)产生的反相时钟信号CLKB对该信号进行重新定时和采样。
此外，在图16中的数模转换器DAC中，和图15中一样，在对应于数字输入信号比特D0、D1、D2、...、和DN-1准备的N个电流开关单元CS0、CS1、CS2、...、和CSN-1的每一个中布置电流值(I)相等的两个电流源。与图15不同的是，将电流开关单元CS0、CS1、CS2、...、和CSN-1的每一个中两两布置的电流源配置为使依照数字输入信号比特D0、D1、D2、...、和DN-1二进制加权为电流值I(最低有效位侧)、2I、22I、...、和2N-1I(最高有效位侧)的电流流到具有电阻值为R的单个负载电阻器。
与图2或15中一样，电流开关单元CS0、CS1、CS2、...、和CSN-1中的每一个包括D触发器D-FF0A、D-FF0B、D-FF1A、D-FF1B、D-FF2A、D-FF2B、...、D-FF(N-1)A和D-FF(N-1)B中对应的两个，以将每一个比特划分成两个信号并输出这两个信号。因此，每一个电流开关单元包括开关电路，该开关电路包括总共四个开关，其中的第一和第三开关串联连接，第二和第四开关串联连接(此外，每两个串联连接的开关中的一个开关连接到负载，两个剩余的开关连接到两个电流源)。基于数字输入信号比特的值对第一和第二开关进行开/关控制，以及基于外部提供的选择信号SW和该选择信号SW的反相信号(反相选择信号SWB)，或者基于外部提供的选择信号SW和由该选择信号SW的单平衡转换(单相→差分转换)产生的反相选择信号SWB，对第三和第四开关进行开/关控制。
因此，数模转换器DAC包括N个开关电路，每一个开关电路包括与相应的比特相对应的四个串联/并联连接的开关。数模转换器DAC包括总共4×N个开关S01、S02、S03、S04、S11、S12、S13、S14、S21、S22、S23、S24、...、S(N-1)1、S(N-1)2、S(N-1)3和S(N-1)4。
电流开关单元CS0、CS1、CS2、...、和CSN-1中的每一个包括两个电流源，并且2×N个电流源中的每一个电流源经由N个开关电路中的电流开关单元CS0、CS1、CS2、...、和CSN-1中对应的一个电流开关单元的开关电路中包括的四个开关(即，4×N个开关)中两个串联连接的开关而连接到公共的单个负载电阻器。结果，数模转换器DAC被配置为：依照数字输入信号比特D0、D1、D2、...、和DN-1中的对应一个的值，确定是否向单个负载电阻器提供电流。注意，符号VCC表示被配置为驱动数模转换器DAC的电源。
作为根据图15和16中示出的本发明的第二实施例的数模转换器DAC的多(N)个电流开关单元CS0、CS1、CS2、...、和CSN-1的电路布置和操作的示例，将参考图17A和17B来描述与数字输入信号比特D0、D1、D2、...、和DN-1中的第M个比特相对应的电流开关单元CSM。
图17A和17B是用于解释根据本发明的第二实施例的数模转换器DAC中包括的电流开关单元的操作的示意图。具体地，图17A示出了N个电流开关单元CS0、CS1、CS2、...和CSN-1中的第M个电流开关单元CSM的电路布置。图17B示出了图17A中所示的第M个电流开关单元CSM的各个部分的信号波形。注意，作为示例，图17A示出了负载电阻器网络(电阻器梯形网络)如图15中所示地那样包括形成为梯形的、具有电阻值为R和2R的多个电阻器的情况，提供该负载电阻器网络作为连接到电流开关单元CSM的负载。即使当如图16中所示地使用单个负载电阻器时，操作也与下面将要描述的操作相同，除了从电流源流到负载电阻器的电流改变为第M个加权的电流值。
作为特有的特征，与图3A中一样，在根据本发明第二实施例的数模转换器DAC中包括的电流开关单元CS0、CS1、CS2、...、和CSN-1中的每一个包括：包括两个D触发器D-FF(第M个电流开关单元CSM中是D触发器D-FFMA和D-FFMB)以及具有2并联/2串联布置的总共四个开关(在第M个电流开关单元CSM中是开关SM1至SM4)的开关电路，例如像图17A中示出的第M个电流开关单元CSM那样。
然而，与图3A中不同，如图17A中所示，作为特有的特征，每一个电流开关单元包括经由总共四个开关中串联连接的开关SM1和SM3以及开关SM2和SM4，分别向单个负载电阻器独立地提供电流IMA和IMB的两个电流源，上述四个开关具有2并联/2串联布置。注意，这两个电流源提供相同的电流值(IMA＝IMB＝IM)。
与第一实施例的图3A和3B一样，根据电流开关单元的特有的特征，使用频率为常规数模转换器DAC中所要求的时钟频率的1/2的时钟信号CLK和作为该时钟信号CLK的反相信号的反相时钟信号CLKB，使两个D触发器D-FFMA和D-FFMB将第M个数字输入信号比特DM划分成由两个半速率信号(信号速率为所期望的信号速率的1/2的信号)形成的两个重新定时的数字信号输入DMR-A和DMR-B。
与第一实施例的图3A和3B一样，根据电流开关单元的特有的特征，使用频率与时钟信号CLK的频率相同并且相位在任意一个方向上偏移例如90°的选择信号SW、作为选择信号SW的反相信号的反相选择信号SWB、两个重新定时的数字输入信号DMR-A和DMR-B以及包括具有2并联/2串联布置的总共四个开关SM1至SM4的开关电路来确定是否从电流源向负载电阻器网络(电阻器梯形网络)提供电流，以使得通过对作为半速率信号的两个重新定时的数字输入信号进行复用而产生与全速率信号相对应的电流，并以两倍于时钟信号CLK的频率的转换频率执行操作。
在电流开关单元包括两个电流源IMA和IMB的第二实施例中，串联连接的开关SM1和SM3以及开关SM2和SM4中仅有一对被选择信号SW和反相选择信号SWB接通。因为这个原因，两个电流源IMA和IMB不会同时经由开关向负载电阻器网络(电阻器梯形网络)提供电流。
在图17A中示出的具有两个电流源IMA和IMB的电流开关单元中，如图17B中所示，由频率与时钟信号CLK的频率相同并且相位在任何一个方向上有偏移的选择信号SW以及作为该选择信号SW的反相信号的反相选择信号SWB，驱动两个电流源IMA和IMB所连接的开关电路中包括的四个开关SM1至SM4中位于较低级侧的两个开关SM3和SM4，从而确定在较低级侧上的两个开关SM3和SM4的开/关状态。即，在图17A中，两个开关SM3和SM4形成要由选择信号SW和反相选择信号SWB分别驱动的第三和第四开关。
因此，当选择信号SW为“高”时，基于较高级侧上的开关SM1的开/关状态确定是否将电流信号IMA从一个电流源流向负载电阻器网络(电阻器梯形网络)。当反相选择信号SWB为“高”时，基于较高级侧上的开关SM2的开/关状态确定是否将电流信号IMB从另一电流源流向负载电阻器网络(电阻器梯形网络)。
注意，与图3A中一样，位于开关电路中包括的四个开关SM1至SM4中较高级侧的两个开关SM1和SM2由两个重新定时的数字输入信号DMR-A和DMR-B(即，从两个D触发器D-FFMA和D-FFMB输出的两个半速率信号)驱动，从而确定较高级侧的两个开关SM1和SM2的开/关状态。即，在图17A中，两个开关SM1和SM2形成要由两个半速率信号分别驱动的第一和第二开关。
利用上述操作，使用频率为原始要求的操作频率的1/2的时钟信号CLK和反相时钟信号CLKB，由两个D触发器(与第M个数字输入信号比特DM相对应的第M个电流开关单元CSM中的D触发器D-FFMA和D-FFMB)产生被划分为两个重新定时的数字输入信号DMR-A和DMR-B的两个半速率信号。
在这之后，在包括总共四个开关(针对第M个数字输入信号比特DM的开关SM1到SM4)的每一个开关电路(包括在针对第M个数字输入信号比特DM的第M个电流开关单元CSM中的开关电路)中，通过基于选择信号SW和反相选择信号SWB进行驱动，使用来自两个电流源之一的电流IMA或IMB，将两个产生的半速率信号复用为全速率信号(具有原始要求的操作频率的信号)，并转换为与第M个数字输入信号比特DM相对应的一个电流信号IM(＝IMA＝IMB)(流到负载电阻器网络)，上述四个开关具有2并联/2串联的布置。
即，与图26A中示出的常规数模转换器DAC的电流开关单元CSM相比，图17A中示出的根据本发明的第二实施例的数模转换器DAC的电流开关单元CSM可以使用具有1/2频率的时钟信号CLK来产生与常规数模转换器DAC中的速率相同的速率的电流信号IM(流到负载电阻器网络)。
除了上述依照选择信号SW和反相选择信号SWB的状态选择性地使用两个电流源的操作，图17A中的电流开关单元CSM除了上述要点之外的操作细节与参考图3A和3B描述的操作细节相同，因此将省略对其的重复性描述。
如上所述，根据第二实施例的包括两个电流源的电流开关单元CSM的基本操作与图3A和3B示出的第一实施例中相同。如同第一实施例，可以对其进行总结如下。
(1)针对每一个数字输入信号比特布置电流开关单元。例如，针对第M个数字输入信号比特DM，电流开关单元CSM包括：具有锁存功能的两个D触发器D-FFMA和D-FFMB，要用来通过边沿触发(例如，数字输入信号比特DM的上升沿触发)进行重新定时和采样的时钟信号CLK和反相时钟信号CLKB，频率与时钟信号CLK的频率相同并且相位在任意一个方向上相对于时钟信号CLK和反相选择信号SWB以从0°到180°的范围内的特定角度(例如，理想地是90°)偏移的选择信号SW以及反相选择信号SWB，包括两两地串联/并联连接的四个开关SM1至SM4的开关电路，以及连接到开关电路的电流源(注意，电流源的数目可以是两个或者如第一实施例中描述的一个)，并且电流开关单元连接到负载电阻器网络(电阻器梯形网络)或者单个负载电阻器。
(2)时钟信号CLK的频率是原始要求的操作频率(全速率)的1/2，即半速率频率。
(3)通过边沿触发(例如，时钟信号CLK和反相时钟信号CLKB的上升沿触发)将第M个数字输入信号比特DM划分为两个重新定时的数字输入信号DMR-A和DMR-B。
(4)由两个重新定时的数字输入信号DMR-A和DMR-B、选择信号SW和反相选择信号SWB来分别驱动开关电路中两两串联/并联连接的四个开关SM1至SM4。
(5)当
{(DMR-A)HIGH AND(SW)HIGH}
或者{(DMR-B)HIGHAND(SWB)HIGH}
成立时，向负载电阻器网络(电阻器梯形网络)或单个负载电阻器提供来自电流源的电流信号IM或者加权的电流2MI。
(6)最终，在边沿定时(例如，频率与时钟信号CLK的频率相同的选择信号SW和反相选择信号SWB的上升沿)处对电流信号IM或加权的电流2MI进行开关控制，以输出与全速率的D/A(数模)转换的模拟输出信号等效的模拟输出信号，该全速率与时钟信号CLK的频率的两倍速率相对应。
注意，在图17A的上述描述中，作为两个数据信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)(即，两个半速率信号)驱动开关电路中包括的四个开关SM1至SM4中较高级侧上的两个开关SM1和SM2，并且选择信号SW和反相选择信号SWB驱动在较低级侧上的两个开关SM3和SM4。
然而，本发明不限于此。如图18、19、20A和20B中所示，甚至当例如作为两个数据信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)(即，两个半速率信号)驱动在较低级侧上用作第一和第二开关的两个开关SM3和SM4，以及选择信号SW和反相选择信号SWB驱动在较高级侧用作第三和第四开关的两个开关SM1和SM2时，也可以实现相同的操作。
图18是示出根据本发明的第二实施例的数模转换器DAC的又一电路布置示例的方框图。图18示意了对图15中示出的数模转换器DAC的修改。与第一实施例的图4中在每一个电流开关单元中包括一个电流源不同，在图18中示出的数模转换器DAC中，将两个电流源布置在每一个电流开关单元CS0、CS1、CS2、...、和CSN-1中。除此之外，数模转换器DAC与图4中相同。作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)驱动较低级侧上的两个开关SM3和SM4，并且选择信号SW和反相选择信号SWB驱动较高级侧上的两个开关SM1和SM2。
图19是示出根据本发明的第二实施例的数模转换器DAC的再一电路布置示例的方框图。图19示意了对图16中示出的数模转换器DAC的修改。与第一实施例的图5中在每一个电流开关单元中包括一个电流源不同，在图19中示出的数模转换器DAC中，将两个电流源布置在每一个电流开关单元CS0、CS1、CS2、...、和CSN-1中。除此之外，数模转换器DAC与图5中相同。作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B(0≤M≤N-1)驱动较低级侧上的两个开关SM3和SM4，并且选择信号SW和反相选择信号SWB驱动较高级侧上的两个开关SM1和SM2。
图20A和20B是用于解释根据图18或19中示出的本发明的第二实施例的其他布置示例的数模转换器DAC中包括的电流开关单元的操作的示意图。图20A和20B示出了对图17A和17B中示出的电流开关单元的修改。更具体地，图20A示出了N个电流开关单元CS0、CS1、CS2、...和CSN-1中的第M个电流开关单元CSM的电路布置。图20B示出了图20A中所示的第M个电流开关单元CSM的各个部分的信号波形。与第一实施例的图6中示出的包括一个电流源的电流开关单元不同，图20A中示出的电流开关单元CSM包括两个电流源。除此之外，电流开关单元与图6A中的相同。作为两个半速率信号的重新定时的数字输入信号DMR-A和DMR-B驱动较低级侧上用作第一和第二开关的两个开关SM3和SM4，以及选择信号SW和反相选择信号SWB驱动较高级侧上用作第三和第四开关的两个开关SM1和SM2。
在图17A或20A中示出的电流开关单元CSM的电路中，可以由晶体管电路形成开关电路中包括的四个开关SM1至SM4中的每一个开关。在这种情况下，可以使用双极型晶体管或者FET(场效应晶体管)作为开关电路中的四个开关SM1至SM4中每一个开关的开关元件。
在根据上述本发明的第二实施例的电流开关单元和数模转换器DAC中，每一个电流开关单元CSM(0≤M≤N-1)包括提供相同电流值(IMA＝IMB＝IM)的两个电流源。基于选择信号SW和反相选择信号SWB，选择性地使用这两个电流源。这能够提高电路布局的对称性，降低偶阶噪声，并实现更快的D/A转换操作。还能够获得具有更小的质量(线性度)恶化的模拟输出信号，并获得与第一实施例中所描述的效果相同的效果。
注意，在第二实施例中描述的电流开关单元和数模转换器DAC中，已经以单相位信号做出示范。然而，本发明不限于此，而是也可以应用于通过差分信号执行差分操作的差分电路。可以获得与上述相同的效果，并且能够进一步提高模拟输出信号的线性度(质量)。
(第三实施例)
关于根据本发明的第三实施例执行差分操作的电流开关单元的电路布置，接下来将要描述与第一实施例的图8或11不同的布置示例。
图21是示出以差分电路形成根据本发明的第三实施例的电流开关单元的方框布置示例的方框图。与图8中一样，将电流开关单元中的开关电路形成为两个差分开关电路，每一个差分开关电路由两个差分半速率信号驱动，这两个差分半速率信号是通过将差分数字输入信号之一划分为两个信号并由时钟信号CLK和反相时钟信号CLKB对其进行重新定时而获得的。两个差分开关电路中的每一个差分开关电路由包括晶体管对的差分放大器电路形成。
如图21中所示，与图8中一样，形成差分电路的电流开关单元CSM包括用于差分输入/输出的两个D触发器D-FFMA和D-FFMB，这两个触发器通过时钟信号CLK和反相时钟信号CLKB分别对作为差分数字输入信号中的正相位信号的正相位侧数字输入信号DM和作为负相位信号的负相位侧数字输入信号DMB进行锁存，将该信号划分为两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)，并对这些信号进行重新定时和输出。
与图8中不同，分别使用四个晶体管QM1-1、QM1-2、QM1-3和QM1-4以及四个晶体管QM2-3、QM2-4、QM2-1和QM2-2来形成与由选择信号SW和反相选择信号SWB驱动的第三和第四开关相对应的开关SM1和SM2，作为通过将晶体管QM1-1和QM2-3、晶体管QM1-2和QM2-4、晶体管QM1-3和QM2-1以及晶体管QM1-4和QM2-2的发射极连接而构成的四个晶体管对。将第三和第四开关中包括的四个晶体管对中的每一个晶体管对的一个集电极连接到电源。将另一个集电极连接到用作负载的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB中对应的一个。将四个晶体管对的发射极的节点连接到两个差分放大器电路的晶体管对QM3-1和QM3-2以及晶体管对QM4-1和QM4-2的集电极侧，上述两个差分放大器电路构成与由两个差分半速率信号驱动的第一和第二开关相对应的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB。
即，与图8不同，作为与两两串联/并联连接并包括在开关电路中的四个开关SM1至SM4中的第一和第二开关相对应的较低级侧的开关SM3和SM4，提供了正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB，正相位侧差分放大器电路SMA包括由一对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB)驱动的晶体管对QM3-1和QM3-2，负相位侧差分放大器电路SMB包括由另一对差分半速率信号(重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)驱动的晶体管对QM4-1和QM4-2。
另一方面，与图8不同，作为与包括在开关电路中的四个开关SM1至SM4中的第三和第四开关相对应的较高级侧的开关SM1和SM2，提供了由选择信号SW驱动的四个晶体管QM1-1、QM1-2、QM1-3和QM1-4以及由反相选择信号SWB驱动的四个晶体管QM2-3、QM2-4、QM2-1以及QM2-2。
假定选择信号SW使四个晶体管QM1-1、QM1-2、QM1-3和QM1-4导通。在这种情况下，当重新定时的数字输入信号DMR-A为“高”时，正相位电流信号IM流到正相位侧负载电阻器网络(电阻器梯形网络)LMA。当反相的重新定时的数字输入信号DMR-AB为“高”时，反相电流信号IMB流到反相位侧负载电阻器网络(电阻器梯形网络)LMB。
假定反相选择信号SWB使四个晶体管QM2-3、QM2-4、QM2-1以及QM2-2导通。在这种情况下，当重新定时的数字输入信号DMR-B为“高”时，正相电流信号IM流到正相位侧负载电阻器网络(电阻器梯形网络)LMA。当反相的重新定时的数字输入信号DMR-BB为“高”时，反相电流信号IMB流到反相位侧负载电阻器网络(电阻器梯形网络)LMB。
此外，与图8不同，电流开关单元包括不是一个而是两个电流源IMA和IMB，如同第二实施例中那样。将一个电流源IMA连接到正相位侧差分放大器电路SMA，该正相位侧差分放大器电路SMA形成包括在开关电路中的四个开关SM1至SM4中的开关SM3。将另一电流源IMB连接到形成开关SM4的负相位侧差分放大器电路SMB。
下面将要描述图21中示出的差分电流开关单元CSM的操作。如同第一实施例的图8中那样，由针对差分输入/输出的两个D触发器D-FFMA和D-FFMB将输入到差分电流开关单元CSM的第M个差分数字输入信号比特DM及其反相信号DMB重新定时到频率为常规数模转换器DAC中所需的时钟频率的1/2的时钟信号CLK的上升沿和反相时钟信号CLKB的上升沿(＝时钟信号CLK的下降沿)，并同时进行划分。
结果，通过将差分数字输入信号比特DM及其反相信号DMB中每一个的信息划分为两个信号，针对差分输入/输出的两个D触发器D-FFMA和D-FFMB产生总共四个半速率信号，即，两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB，以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)。
重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB(两对差分半速率信号)驱动在正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB中包括的晶体管对QM3-1和QM3-2以及晶体管对QM4-1和QM4-2，正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB用作开关电路中包括的四个开关SM1至SM4中在较低级侧上的开关SM3和SM4。
在这种情况下，将频率与时钟信号CLK的频率相同并且相位在任何一个方向上偏移的选择信号SW以及作为该选择信号SW的反相信号的反相选择信号SWB输入到四个晶体管QM1-1、QM1-2、QM1-3和QM1-4以及四个晶体管QM2-3、QM2-4、QM2-1和QM2-2(与第M个电流开关单元CSM的开关电路中包括的四个开关SM1至SM4中较高级侧的两个开关SM1和SM2相对应)，从而确定两个开关SM1和SM2(即，四个晶体管QM1-1、QM1-2、QM1-3和QM1-4以及四个晶体管QM2-3、QM2-4、QM2-1和QM2-2)的开/关状态。
结果，当选择信号SW和反相选择信号SWB使四个晶体管QM1-1QM1-2、QM1-3和QM1-4以及四个晶体管QM2-3、QM2-4、QM2-1和QM2-2导通时，与正相位侧数字输入信号DM相对应的正相位电流信号IM流到正相位侧负载电阻器网络(电阻器梯形网络)LMA，以及与负相位侧数字输入信号DMB相对应的负相位电流信号IMB流到负相位侧负载电阻器网络(电阻器梯形网络)LMB。
因此，将图21中示出的差分电流开关单元CSM应用到例如第二实施例的图15、16、17A、18等中示出的数模转换器DAC的所有电流开关单元，能够实现针对所有数字输入信号比特执行差分操作的差分数模转换器DAC。
注意，在图21中示出的差分电流开关单元CSM的电路中，使用双极型晶体管作为开关电路中包括的四个开关SM1至SM4的每一个开关元件。然而，本发明不限于双极型晶体管。能够实现电流开关功能的任何其他元件都是可用的。例如，可以使用FET(场效应晶体管)来实现与上述相同的功能。
接下来将参考图22描述执行差分操作的差分电流开关单元的电路布置的又一示例。
图22是示出以差分电路来形成根据本发明的第三实施例的电流开关单元的另一框图布置示例的方框图。与图8中一样，将电流开关单元中的开关电路形成为两个差分开关电路，每一个差分开关电路由两个差分半速率信号驱动，这两个差分半速率信号是通过将差分数字输入信号之一划分为两个信号并由时钟信号CLK和反相时钟信号CLKB对其进行重新定时而获得的。两个差分开关电路中的每一个差分开关电路由包括晶体管对的差分放大器电路形成。
如图22中所示，与图8中一样，形成差分电路的电流开关单元CSM包括用于差分输入/输出的两个D触发器D-FFMA和D-FFMB，这两个触发器通过时钟信号CLK和反相时钟信号CLKB分别对作为差分数字输入信号中的正相位信号的正相位侧数字输入信号DM和作为负相位信号的负相位侧数字输入信号DMB进行锁存，将该信号划分为两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)，并对这些信号进行重新定时和输出。
与图8不同，开关电路中包括的四个开关SM1至SM4不是串联连接的。相反，将第一和第四开关以及第二和第三开关并联布置。提供正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB作为与第一和第二开关相对应的差分开关电路，正相位侧差分放大器电路SMA包括由一对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB)驱动的晶体管对QM1-1和QM1-2，负相位侧差分放大器电路SMB包括由另一对差分半速率信号(重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)驱动的晶体管对QM2-1和QM2-2。提供由负相位选择信号SWB和选择信号SW分别驱动的晶体管QM3和QM4，作为与第三和第四开关相对应的开关。
在图12示出的电路布置中，由单个晶体管QM3和QM4分别形成开关电路的第三和第四开关。此外，将驱动用作第三和第四开关QM3和QM4的晶体管的选择信号和反相选择信号的信号电平设置为高于驱动与第一和第二开关相对应的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB的两个差分半速率信号的信号电平。
像这样设置信号电平，与第一和第三开关相对应的晶体管QM3和正相位侧差分放大器电路SMA以及与第二和第四开关相对应的晶体管QM4和负相位侧差分放大器电路SMB在图22的电路布置中不是串联连接，这与图8中不同。相反，将构成第三和第四开关的晶体管QM3和QM4的集电极连接到电源VCC，以旁路负载。此外，将构成第三和第四开关的晶体管QM3和QM4的发射极连接到正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB的晶体管对QM1-1和QM1-2以及晶体管对QM2-1和QM2-2的发射极侧，该正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB构成集电极连接到负载的第一和第二开关，该负载即正相位侧负载电阻器网络(电阻器梯形网络)LMA和负相位侧负载电阻器网络(电阻器梯形网络)LMB。
注意，与图8不同，电流开关单元包括不是一个而是两个电流源IMA和IMB，如同第二实施例中那样。一个电流源IMA连接到正相位侧差分放大器电路SMA以及晶体管QM3，该正相位侧差分放大器电路SMA形成开关电路中包括的四个开关SM1至SM4中的开关SM1，该晶体管QM3形成由反相选择信号SWB驱动的开关SM4。另一电流源IMB连接到负相位侧差分放大器电路SMB以及晶体管QM4，该负相位侧差分放大器电路SMB形成开关SM2，该晶体管QM4形成由选择信号SW驱动的开关SM3。形成开关SM3和SM4的晶体管是由选择信号SW和反相选择信号SWB分别驱动的晶体管QM4和QM3。
与图8不同，将正相位电流信号IM和负相位电流信号IMB所分别流到的正相位侧负载电阻器网络(电阻器梯形网络)LMA和负相位侧负载电阻器网络(电阻器梯形网络)LMB连接到构成开关SM1和SM2的正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB。当驱动构成开关SM3和SM4的晶体管QM4和QM3时，将正相位侧负载电阻器网络(电阻器梯形网络)LMA和负相位侧负载电阻器网络(电阻器梯形网络)LMB旁路，使电流不流动至LMA和LMB。
下面将要描述图22中示出的差分电流开关单元CSM的操作。与图21中一样，由针对差分输入/输出的两个D触发器D-FFMA和D-FFMB将输入到差分电流开关单元CSM的第M个差分数字输入信号比特DM及其反相信号DMB重新定时到频率为常规数模转换器DAC中所需的时钟频率的1/2的时钟信号CLK的上升沿和反相时钟信号CLKB的上升沿(＝时钟信号CLK的下降沿)，并同时进行划分。
结果，通过将差分数字输入信号比特DM及其反相信号DMB中每一个的信息划分为两个信号，针对差分输入/输出的两个D触发器D-FFMA和D-FFMB产生总共四个半速率信号，即，两对差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB，以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)。
重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB(两对差分半速率信号)驱动在正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB中包括的晶体管对QM1-1和QM1-2和晶体管对QM2-1和QM2-2，正相位侧差分放大器电路SMA和负相位侧差分放大器电路SMB用作开关电路中包括的四个开关SM1至SM4中在较高级侧上的开关SM1和SM2。
在这种状态下，向与位于第M个电流开关单元CSM的开关电路中包括的四个开关SM1至SM4中较低级侧的两个开关SM3和SM4相对应的晶体管QM4和QM3输入频率与时钟信号CLK的频率相同并且相位在任何一个方向上偏移的选择信号SW以及作为选择信号SW的反相信号的反相选择信号SWB，从而确定两个开关SM3和SM4(即，晶体管QM4和QM3)的开/关状态。
然而，如图23中所示，以某个偏置(例如具有大约1/2逻辑幅度)将选择信号SW(以及反相选择信号SWB)的信号电平设置为高于差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)的信号电平。图23是用于解释在图22中示出的差分电流开关单元CSM中使用的差分半速率信号(重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB以及重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB)与选择信号SW(以及反相选择信号SWB)之间的信号电平关系的示意图。
例如，将描述选择信号SW为“高”(＝反相选择信号SWB为“低”)的情况。在此时，如图23中所示，向图22中接收选择信号SW的晶体管QM4的基极施加与其他晶体管相比最高的电压。因为这个原因，从其他电流源提供的电流信号IMB都与负相位侧差分放大器电路SMB中包括的晶体管对QM2-1和QM2-2的驱动状态(即，其他差分半速率信号对中包括的重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB的状态)无关地流向晶体管QM4一侧。
即，当选择信号SW变为“高”以使晶体管QM4时，将提供电流信号IMB的另一电流源从正相位侧负载电阻器网络(电阻器梯形网络)LMA和负相位侧负载电阻器网络(电阻器梯形网络)LMB完全断开。
另一方面，当选择信号SW为“高”时，向接收“低”的反相选择信号SWB的晶体管QM3的基极施加比半速率信号的“高”电平低的电压。因为这个原因，电流信号IMA依照正相位侧差分放大器电路SMA中包括的晶体管对QM1-1和QM1-2的驱动状态(即，一对差分半速率信号中包括的重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB的状态)，流到正相位侧负载电阻器网络(电阻器梯形网络)LMA或者负相位侧负载电阻器网络(电阻器梯形网络)LMB。
该操作可以总结如下。当选择信号SW为“高”(＝反相选择信号SWB为“低”)时，电流信号IMA或IMB依照正相位侧差分放大器电路SMA中包括的晶体管对QM1-1和QM1-2的驱动状态(即，一对差分半速率信号中包括的重新定时的数字输入信号DMR-A及其反相的重新定时的数字输入信号DMR-AB的状态)，流到正相位侧负载电阻器网络(电阻器梯形网络)LMA或者负相位侧负载电阻器网络(电阻器梯形网络)LMB。当选择信号SW为“低”(＝反相选择信号SWB为“高”)时，电流信号IMA或IMB依照负相位侧差分放大器电路SMB中包括的晶体管对QM2-1和QM2-2的驱动状态(即，另一对差分半速率信号中包括的重新定时的数字输入信号DMR-B及其反相的重新定时的数字输入信号DMR-BB的状态)，流到正相位侧负载电阻器网络(电阻器梯形网络)LMA或者负相位侧负载电阻器网络(电阻器梯形网络)LMB。
结果，当选择信号SW和反相选择信号SWB使晶体管对QM4和QM3截止时，与正相位侧数字输入信号DM相对应的正相电流信号IM流到正相位侧负载电阻器网络(电阻器梯形网络)LMA，以及与负相位侧数字输入信号DMB相对应的负相电流信号IMB流到负相位侧负载电阻器网络(电阻器梯形网络)LMB。
因此，将图22中示出的差分电流开关单元CSM应用到例如第二实施例的图15、16、17A、18等中示出的数模转换器DAC的所有电流开关单元，能够实现针对所有数字输入信号比特执行差分操作的差分数模转换器DAC。
注意，在图22中示出的差分电流开关单元CSM的电路中，使用双极型晶体管作为开关电路中包括的四个开关SM1至SM4的每一个开关元件。然而，本发明不限于双极型晶体管。能够实现电流开关功能的任何其他元件都是可用的。例如，可以使用FET(场效应晶体管)来实现与上述相同的功能。
甚至在如第三实施例的图21或22中所示的执行差分操作的差分电流开关单元CSM中，也可以将第一实施例的图9中示出的波形成形缓冲电路5插入到差分电流开关单元CSM的D触发器D-FF和开关电路之间。备选地，可以将图11中示出的退化电阻器连接到形成差分电流开关单元CSM中的开关电路中的每一个开关的晶体管的发射极。
此外，与第一实施例的图8中示出的电路布置一样，在根据具有图21中示出的电路布置的第三实施例的差分电流开关单元CSM中，可以将开关电路中包括的四个开关SM1至SM4中较高级侧的两个开关与较低级侧的两个开关彼此进行替换。
当把电流开关单元形成为如上述第三实施例中那样执行差分操作的差分电流开关单元时，可以实现相关领域中的D/A(数模)转换速度的大约两倍的D/A(数模)转换速度，并且与利用单相位信号操作的电路布置相比，可以进一步提高模拟输出信号的线性度(质量)。
注意，取决于环境，可以将第三实施例的图21或22中示出的差分电流开关单元应用为如第一实施例中描述的图3A或6A中利用单相位信号操作的电流开关单元，或者如第二实施例中描述的图17A或20A中利用单相位信号操作的电流开关单元。
在上述第一实施例中，第三开关SM3和第四开关SM4中的每一个开关用作选择开关，该选择开关将包括第一开关SM1的电路与包括第二开关SM2的电路之一连接在电流源1和负载电阻器网络4之间。然而，如图29和30中所示，该选择开关功能可以由一个转接开关6实现。
图29示意了使用电流开关单元来形成数模转换器DAC的示例，其中使用转接开关6来替换图3A中的该电流开关单元的开关SM3和SM4。将转接开关6的固定端子连接到电流源1。转接开关6依照选择信号SW，将可移动端子的连接目标改变到开关SM1或SM2。图30示意了使用电流开关单元来形成数模转换器DAC的示例，其中使用转接开关6来替换图6A中的该电流开关单元的开关SM1和SM2。将转接开关6的固定端子连接到负载电阻器网络4。转接开关6依照选择信号SW，将可移动端子的连接目标改变到开关SM3或SM4。转接开关6可以仅由选择信号SW来驱动。因此，反相选择信号SWB是不需要的。注意，转接开关6也可以应用到第二实施例。
参考标识和符号的解释
10：开关电路
11，12：解码器
100：开关电路
101：第一子数模转换器
102：第二子数模转换器
103：时钟
104：第一移相器
105：第二移相器
106：混合器
CLK：时钟信号
CS0，CS1，CS2，...，CSM，...，CSN-1：电流开关单元
D0，D1，D2，...，DM，...，DN-1：数字输入信号
D0R，D1R，D2R，...，DMR，...，D(N-1)R：重新定时的数字输入信号
DMR-A-in，DMR-AB-in：差分的重新定时的数字输入信号
DMR-A-out，DMR-AB-out：差分的重新定时的数字输出信号
D-FF0，D-FF1，D-FF2，...，D-FFM，...，D-FFN-1，...，
Figure BDA0000077850570000551
，...，
Figure BDA0000077850570000552
：D触发器
D-FF0A，D-FF0B，D-FF1A，D-FF1B，D-FF2A，D-FF2B，...，D-FFMA，D-FFMB，...，D-FF(N-1)A，D-FF(N-1)B：D触发器
DAC：数模转换器
I，2I，22I，...，2N-1I：电流值
IM：正相电流信号
IMB：负相电流信号
I1，I2-1，I2-2，I3：电流源
LMA：正相位侧负载电阻器网络(电阻器梯形网络)
LMB：负相位侧负载电阻器网络(电阻器梯形网络)
QBM1-1，QBM1-2：晶体管对
QBM2-1，QBM2-2：晶体管
QBM3-1，QBM3-2：晶体管对
QM1-1，QM1-2，QM1-3，QM1-4：晶体管
QM2-1，QM2-2，QM2-3，QM2-4：晶体管
QM3，QM4：晶体管
QM3-1，QM3-2：晶体管对
QM4-1，QM4-2：晶体管对
R，2R：电阻值
RM1-1，RM1-2，RM2-1，RM2-2，RM3，RM4：退化电阻器
S0，S1，S2，..，SM，..，SN-1，..，
Figure BDA0000077850570000561
，...，
Figure BDA0000077850570000562
开关
S01，S02，S03，S04，S11，S12，S13，S14，S21，S22，S23，S24，...，SM1，SM2，SM3，SM4，...，S(N-1)1，S(N-1)2，S(N-1)3，S(N-1)4：开关
SMA：正相位侧差分放大器电路
SMB：负相位侧差分放大器电路
VCC：电源
Vout：模拟输出信号

Claims (19)

1.一种电流开关单元，包括：
电流源；
开关电路，对所述电流源和负载之间的连接状态进行切换，以切换是否从所述电流源向所述负载提供电流；以及
第一锁存电路和第二锁存电路，基于第一时钟信号和作为第一时钟信号的反相信号的第二时钟信号，分别对数字输入信号进行锁存和重新定时，并向所述开关电路输出通过将所述数字输入信号划分为两个信号而获得的第一半速率信号和第二半速率信号，
所述开关电路包括：
第一开关，插入在所述电流源和所述负载之间，并由所述第一半速率信号来驱动；
第二开关，与所述第一开关并联地插入在所述电流源和所述负载之间，并由所述第二半速率信号来驱动；以及
选择开关，依照频率与所述第一时钟信号的频率相同但是相位与所述第一时钟信号的相位不同的信号，选择性地将包括所述第一锁存电路的电路和包括所述第二开关的电路之一连接在所述电流源和所述负载之间。
2.根据权利要求1所述的电流开关单元，其中，所述选择开关包括：
第三开关，连接到所述第一开关，并由频率与所述第一时钟信号的频率相同但是相位与所述第一时钟信号的相位不同的第三时钟信号来驱动；以及
第四开关，连接到所述第二开关，并由作为所述第三时钟信号的反相信号的第四时钟信号来驱动，以及
所述第一开关和所述第三开关，以及所述第二开关和所述第四开关被并联地插入到所述电流源和所述负载之间。
3.根据权利要求2所述的电流开关单元，其中，
所述第三开关与所述第一开关串联连接，以及
所述第四开关与所述第二开关串联连接。
4.根据权利要求3所述的电流开关单元，其中，
所述第一开关和所述第二开关连接到所述电流源和所述负载中的一个，以及
所述第三开关和所述第四开关连接到所述电流源和所述负载中的另一个。
5.根据权利要求4所述的电流开关单元，其中，
所述电流源包括提供具有相同值的电流的第一电流源和第二电流源，以及
所述第一电流源和所述第二电流源分别连接到所述第一开关、所述第二开关、所述第三开关和所述第四开关中与所述电流源相连的两个开关。
6.根据权利要求1所述的电流开关单元，还包括：两个波形成形缓冲电路，连接在所述开关电路与所述第一锁存电路和所述第二锁存电路之间，以对所述第一半速率信号和所述第二半速率信号的波形进行成形。
7.根据权利要求2所述的电流开关单元，其中，所述第一开关、所述第二开关、所述第三开关和所述第四开关中的每一个包括晶体管电路。
8.根据权利要求7所述的电流开关单元，其中，所述晶体管电路包括双极型晶体管和FET(场效应晶体管)之一。
9.根据权利要求7所述的电流开关单元，其中，所述晶体管电路包括：
双极型晶体管；以及
连接到所述双极型晶体管的发射极的退化电阻器。
10.根据权利要求2所述的电流开关单元，其中，
所述数字输入信号包括差分数字输入信号，所述差分数字输入信号包括正相位信号和负相位信号，
所述负载包括正相位侧负载和负相位侧负载，与所述正相位信号对应的电流流到所述正相位侧负载，与所述负相位信号对应的电流流到所述负相位侧负载，
所述第一锁存电路和所述第二锁存电路包括用于差分输入/输出的两个D触发器，并输出通过将所述差分数字输入信号的正相位信号和负相位信号中的每一个划分为两个信号而获得的第一差分半速率信号和第二差分半速率信号，以及
所述第一开关和所述第二开关包括由所述第一差分半速率信号和所述第二差分半速率信号分别驱动的两个差分开关电路。
11.根据权利要求10所述的电流开关单元，其中，所述两个差分开关电路中的每一个包括差分放大器电路，所述差分放大器电路包括晶体管对。
12.根据权利要求11所述的电流开关单元，其中，
所述第三开关和所述第四开关中的每一个包括一个晶体管，以及
形成所述第三开关和所述第四开关的所述晶体管的集电极分别连接到形成所述第一开关和所述第二开关的所述差分放大器电路的晶体管对的发射极侧。
13.根据权利要求11所述的电流开关单元，其中，
所述第三开关和所述第四开关中的每一个包括一个晶体管，
形成所述第三开关和所述第四开关的所述晶体管的集电极连接到电源，以及所述晶体管的发射极分别连接到形成所述第一开关和所述第二开关的所述差分放大器电路的晶体管对的发射极侧，以及
分别驱动所述第三开关和所述第四开关的第三时钟信号和第四时钟信号的信号电平高于分别驱动所述第一开关和所述第二开关的第一差分半速率信号和第二差分半速率信号的信号电平。
14.根据权利要求11所述的电流开关单元，其中，
所述第三开关和所述第四开关中的每一个包括两个晶体管对，所述两个晶体管对中的每一对包括发射极彼此连接的两个晶体管，
所述两个晶体管的集电极之一连接到电源，所述两个晶体管的另一个集电极连接到所述负载，以及
所述两个晶体管的发射极的节点连接到分别形成所述第一开关和所述第二开关的所述差分放大器电路的晶体管对的集电极侧。
15.一种数模转换器，包括：
至少一个电流开关单元，与N比特(N是不小于1的整数)数字输入信号中的比特相对应地提供；以及
负载，
所述电流开关单元中的每一个包括：
电流源；
开关电路，对所述电流源和所述负载之间的连接状态进行切换，以切换是否从所述电流源向所述负载提供电流；以及
第一锁存电路和第二锁存电路，基于第一时钟信号和作为第一时钟信号的反相信号的第二时钟信号，分别对与所述电流开关单元相对应的比特的数字输入信号进行锁存和重新定时，并向所述开关电路输出通过将所述数字输入信号划分为两个信号而获得的第一半速率信号和第二半速率信号，以及
所述开关电路包括：
第一开关，插入在所述电流源和所述负载之间，并由所述第一半速率信号驱动；
第二开关，与所述第一开关并联地插入在所述电流源和所述负载之间，并由所述第二半速率信号驱动；以及
选择开关，依照频率与所述第一时钟信号的频率相同但是相位与所述第一时钟信号的相位不同的信号，选择性地将包括所述第一锁存电路的电路和包括所述第二开关的电路之一连接在所述电流源和所述负载之间，
其中，所述负载将从所述电流源经由所述电流开关单元提供的电流相加，以对所述数字输入信号进行D/A(数模)转换。
16.根据权利要求15所述的数模转换器，其中，所述电流开关单元的个数是N。
17.根据权利要求15所述的数模转换器，其中
所述负载包括负载梯形网络，所述负载梯形网络通过以梯形形式连接多个电阻器而形成，用于执行与所述数字输入信号的每一个比特相对应的二进制加权，以及
所述电流开关单元中包括的所有所述电流源提供具有相同值的电流。
18.根据权利要求15所述的数模转换器，其中
所述负载包括单个负载电阻器，以及
所述电流开关单元中包括的所述电流源提供具有与所述数字输入信号的比特相对应地进行二进制加权的值的电流。
19.根据权利要求15所述的数模转换器，还包括：解码器，将所述数字输入信号的至少一些比特从二进制代码解码为未加权比特的温度计代码，
其中，至少与已解码的温度计代码的每一个比特相对应地提供所述电流开关单元。
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