CN110192345A

CN110192345A - 具有两种编码方案的数模转换器电路

Info

Publication number: CN110192345A
Application number: CN201780083874.XA
Authority: CN
Inventors: 帕特里克·万德纳麦勒; 索菲亚·瓦蒂; 乔纳斯·桑姆森; 科恩·科内利森; 保罗·斯泰宁; 恩里科·罗韦拉托; 马克·科森恩; 约翰·莱茵
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2017-01-18
Filing date: 2017-01-18
Publication date: 2019-08-30
Anticipated expiration: 2037-01-18
Also published as: CN110192345B; WO2018133927A1

Abstract

本发明涉及一种数模转换器(digital‑to‑analog converter，简称DAC)电路(100)，包括：多个转换单元(103)，每个转换单元(103)包括一对子单元(110、120)，每个子单元(110)包括电流源(111)和开关(112)，所述开关(112)用于将所述对应的电流源(111)切换到所述子单元(110)的输出(113)；以及数字编码器(105)，用于生成用于控制所述转换单元(103)的所述一对子单元(110、120)的所述开关(112、122)的数字编码输出信号(106)，所述数字编码器(105)用于根据第一编码方案(101)或根据第二编码方案(102)选择性地生成所述数字编码输出信号(106)。

Description

具有两种编码方案的数模转换器电路

技术领域

本发明涉及一种具有两种编码方案的数模转换器(digital-to-analogconverter，简称DAC)电路，特别是射频DAC电路。本发明还涉及数字发射机，特别是包括这种DAC电路的全数字RF发射机。本发明特别涉及一种动态平衡数字发射机中的线性度和功效的方法。

背景技术

射频数模转换器(Radio Frequency Digital to Analog Converter，简称RF-DAC)是数字发射机中最重要的构建块之一。RF-DAC使用转换单元实现，所述转换单元可以是电阻、电容或者更常用的是开关和电流源(称为电流控制RF-DAC)。这些转换单元根据应用需求进行任意加权，并且其数量随着系统比特数或分辨率的增加而增加。所述RF-DAC在一个硬件配置中实现和使用，该硬件配置被调谐为高功效，缺点是降低线性度；或者被调谐为高线性，缺点是增加功耗。

发明内容

本发明的目的在于提供一种用于数模转换器(digital-to-analog converter，简称DAC)(特别是RF-DAC)的硬件设计，在高线性度和低功耗要求之间提供灵活性。

此目的可以通过独立权利要求的特征来实现。进一步的实现方式在从属权利要求、具体说明和附图中显而易见。

本发明的基本思想是使用一种数字编码器产生数字编码输出，能够通过控制所述开关使其可以根据所述RF-DAC的编码方案实现来开启或关闭以支持两种编码方案，例如全差分和伪差分编码方案。这样，可以根据动态变化的线性度和功耗需求，在相同的单个硬件实现中任意选择所述第一RF-DAC(例如，全差分RF-DAC)或所述第二RF-DAC(例如，伪差分RF-DAC)。所公开的方法解决了全差分和伪差分RF-DAC的互斥硬件实现的限制。

全差分RF-DAC总是使所有所述转换单元保持开启，而伪差分RF-DAC能够在不需要其对所述输出的贡献时关闭某些转换单元。这两种编码方案旨在在功率和线性度之间保持平衡。所述伪差分方案具有线性度较低的缺点，但功耗较小，与之相比，所述全差分方案具有线性度较高的优点，但功耗较大。

按单个硬件共享安排实现全差分和伪差分RF-DAC的原因之一是两者之间的功率和线性度平衡。在所述全差分RF-DAC中，输出更线性，但与所述伪差分RF-DAC相比，所述RF-DAC相当耗电。在伪差分RF-DAC中节省的功率取决于所使用的输入信号，并且被发现等于满幅输入信号的PAPR(峰均功率比)。

本发明解决了上述实现限制，提出了一种DAC电路和一种在单个硬件共享实现中同时实现所述全差分和伪差分RF-DAC的方法。由于两种实现方式的硬件要求相同，因此很快就会明白，本文的思想是在所述RF-DAC之前修改所述数字编码过程，使所述RF-DAC能够同时适应所述全差分和伪差分类型。

这种RF-DAC的硬件共享实现是可取的，因为它能够根据所述应用需要动态改变对线性度的要求，而不改变任何硬件。

为了简化和便于理解，以下描述中只考虑电流控制RF-DAC。因此，除非另有说明，任何对RF-DAC或其转换单元的引用都是指电流控制结构。当然，下面描述的概念还可以应用到实现RF-DAC的任何其它硬件平台上。

为详细描述本发明，将使用以下术语、缩写和符号：

RF：射频

DAC：数模转换器

PAPR：峰均功率比

INL：积分非线性

ACLR：邻信道泄漏比

LTE：长期演进

根据第一方面，本发明涉及一种数模转换器(digital-to-analog converter，简称DAC)电路，包括：多个转换单元，每个转换单元包括一对子单元，每个子单元包括电流源和开关，所述开关用于将所述对应的电流源切换到所述子单元的输出；以及数字编码器，用于生成用于控制所述转换单元的所述一对子单元的所述开关的数字编码输出信号，所述数字编码器用于根据第一编码方案或根据第二编码方案选择性地生成所述数字编码输出信号。

这种DAC电路可以灵活地在一种硬件实现中实现两种不同的编码方案。例如，第一编码方案可用于提供高线性DAC，而第二编码方案可用于节省功耗。

在根据第一方面的所述DAC电路的第一种可能实现方式中，所述第一编码方案为全差分编码方案，所述第二编码方案为伪差分编码方案。

其优点是：通过应用所述全差分编码方案，所述DAC可以提供高线性结果，而通过应用所述伪差分编码方案，DAC可以以高功效的方式工作。

在根据第一方面本身或第一方面的第一种实现方式的所述DAC电路的第二种可能实现方式中，每个转换单元用于在选择所述第二编码方案时采用包括高态、低态和零态的三值输出状态，其中，所述三值输出状态基于所述转换单元的所述开关的开关状态。

其优点是：通过使用这三种状态，所述伪差分编码方案可以有效实现，其中通过关闭两个子单元的开关可以产生零输出信号，从而降低功耗。

在根据第一方面的第二种实现方式的所述DAC电路的第三种可能实现方式中，每个转换单元用于在任意给定时间仅采用所述三个输出状态中的两个输出状态。

因此，对于所述第二种编码方案，例如所述伪差分编码方案，要仅表示正RF-DAC输出，将使用转换单元的高输出状态和零输出状态，要仅表示负RF-DAC输出，将使用转换单元的低输出状态和零输出状态。所述高态和低态在给定时间不允许同时存在。这样，就可以最小化所述RF-DAC的功耗浪费，因为正负转换单元贡献永远不会在所述RF-DAC输出相互抵消。

在根据第一方面的第二种或第三种实现方式中的任一种实现方式的所述DAC电路的第四种可能实现方式中，每个转换单元用于：当所述转换单元的第一子单元开启且所述转换单元的第二子单元关闭时，生成正输出信号；当所述第一子单元关闭且所述第二子单元开启时，生成负输出信号；当所述转换单元的两个子单元关闭时，生成零输出信号。

其优点是：对于所述第二编码方案，例如所述伪差分编码方案，如表示零RF-DAC输出，将使用转换单元的零输出状态，即两个转换单元都关闭。这导致功耗较低。

在根据第一方面本身或第一方面的前述实现方式中的任一种实现方式的所述DAC电路的第五种可能实现方式中，所述数字编码器用于在选择所述第一编码方案时，始终开启转换单元的一个且仅一个子单元。

其优点是：对于所述第一编码方案，例如所述全差分模式，如果开启所述n个子单元，将实现低(或-1)输出，如果开启p个子单元，将实现高(或+1)输出。所述全差分模式下不允许有其它输出或开关配置。因此，可以高精度地产生所述输出。

在根据第一方面的第五种实现方式的所述DAC电路的第六种可能实现方式中，每个转换单元用于在选择所述第一编码方案时采用包括高态和低态的差分输出状态，其中，所述差分输出状态基于所述转换单元的所述开关的所述开关状态。

其优点是：对于所述第一编码方案，例如所述全差分模式，由于所述差分模式中有偏置补偿，所述DAC电路可以高精度地工作。

在根据第一方面的第六种实现方式的所述DAC电路的第七种可能实现方式中，每个所述转换单元用于当所述转换单元的第一子单元开启且所述转换单元的第二子单元关闭时，生成正输出信号；当所述第一子单元关闭且所述第二子单元开启时，生成负输出信号。

其优点是：所述转换单元的这些状态可以简单地由所述编码器进行调整。

在根据第一方面本身或第一方面的前述实现方式中的任一种实现方式的所述DAC电路的第八种可能实现方式中，所述一对子单元的第一子单元包括用于生成第一电流的第一电流源；所述一对子单元的第二子单元包括用于生成第二电流的第二电流源；所述DAC电路处的总输出电流是通过将来自所述第一子单元的所有所述第一电流源的贡献相加并减去来自所述第二子单元的所有所述第二电流源的贡献而形成的。

其优点是：通过使用晶体管可以有效实现这种电流源。

在根据第一方面本身或或第一方面的前述实现方式中的任一种实现方式的所述DAC电路的第九种可能实现方式中，每个子单元包括形成所述开关的第一晶体管和形成所述电流源的第二晶体管。

其优点是：这种DAC电路可以通过使用公共晶体管逻辑有效地实现。

在根据第一方面本身或第一方面的前述实现方式中的任一种实现方式的所述DAC电路的第十种可能实现方式中，所述DAC电路包括控制器，用于控制所述数字编码器选择所述第一编码方案或所述第二编码方案。

其优点是：所述控制器可用于在所述第一编码方案和所述第二编码方案之间灵活切换。所述控制器也可用于灵活地实现其它编码方案。

在根据第一方面的第十种实现方式的所述DAC电路的第十一种可能实现方式中，所述控制器用于基于线性度和/或功率要求控制所述数字编码器。

其优点是：所述DAC电路可以根据具体要求作为高精度转换器或节能转换器运行。所述控制器可以即时切换所述DAC电路的不同工作模式。

在根据第一方面的第十种或第十一种实现方式中的任一种实现方式的所述DAC电路的第十二种可能实现方式中，所述控制器用于将所述转换单元的一部分设置为零，特别是在退避期间。

其优点是：当所述转换单元的部分或全部设置为零时，可以节省更多功率，例如在退避情况下。

在根据第一方面本身或第一方面的前述实现方式中的任一种实现方式的所述DAC电路的第十三种可能实现方式中，所述数字编码器用于根据第三编码方案选择性地生成所述数字编码输出信号，其中，每个转换单元用于同时采用高态、低态和零态。

其优点是：当所述编码器实现进一步的编码方案时，可以实现更高的灵活性以实现其它工作模式。因此，可以在伪差分模式和全差分模式的功耗之间实现平衡。

根据第二方面，本发明涉及一种数字发射机电路，包括：调制器电路，用于调制无线信号以提供数字输入信号；以及根据第一方面本身或第一方面的前述实现方式中的任一种实现方式的DAC电路，用于将所述数字输入信号转换为模拟输出信号。

这种数字发射机采用DAC，例如RF-DAC，在高线性度和低功耗之间提供平衡。所述数字发射机可以根据不同的编码方案灵活传输，在线性度和功耗之间提供平衡。

根据第三方面，本发明涉及一种通过包括数字编码器和多个转换单元的数模转换器(digital-to-analog converter，简称DAC)电路进行数模转换的方法，其中每个转换单元包括一对子单元，每个子单元包括电流源和开关，所述开关用于将所述对应的电流源切换到所述子单元的输出，所述方法包括：所述数字编码器生成用于控制所述转换单元的所述一对子单元的所述开关的数字编码输出信号，其中，所述数字编码输出信号是根据第一编码方式或根据第二编码方式选择性地生成的。

这种数模转换的方法能够在DAC的一种硬件实现方式中灵活地实现两种不同的编码方案。第一编码方案可用于提供高线性度，而第二编码方案可用于提供降低的功耗。

附图说明

本发明的具体实施方式将结合以下附图进行描述，其中：

图1示出了根据一种实现方式的数模转换器(digital-to-analog converter，简称DAC)电路100的基本结构的方框图；

图2a、2b和2c示出了图1的DAC电路100的电流单元103在不同输出状态下的电路图；

图3示出了根据一种实现形式的图1的整个DAC电路100的非线性输出阻抗模型300；

图4a和图4b示出了图表400a和图表400b，其示出了全差分(图4a)和伪差分RF-DAC(图4b)实现的积分非线性(integral non-linearity，简称INL)；

图5示出了正弦波的全差分502和伪差分501RF-DAC实现的输出频谱500；

图6示出了20MHz LTE信号的全差分602和伪差分601RF-DAC实现的输出频谱600。

具体实施方式

以下结合附图进行详细描述，所述附图是描述的一部分，并通过图解说明的方式示出可以实施本发明的具体方面。可以理解的是，在不脱离本发明范围的情况下，可以利用其它方面，并可以做出结构上或逻辑上的改变。因此，以下详细的描述并不当作限定，本发明的范围由所附权利要求书界定。

应理解，与所描述的方法有关的注解还适用于执行该方法的对应设备或系统，反之亦然。例如，如果描述了一个具体的方法步骤，对应的设备可以包括用于执行所描述的方法步骤的单元，即使此类单元未在图中详细阐述或说明。此外，应理解，除非另外具体指出，否则本文中描述的各种示例性方面的特征可彼此组合。

图1示出了根据一种实现方式的数模转换器(digital-to-analog converter，简称DAC)电路100的基本结构的方框图。

在图1中，示出了RF-DAC 100以及数字编码器105的简化内部结构。RF-DAC 100由转换单元103构成(图1中示出了多个转换单元中的一个103)，其中，每个单元103分为p子单元110和n个子单元120。子单元110、120的总体结构类似，虽然子单元110、120之间可能存在不匹配，但它们在下文中可以忽略。

电流源111、121是这里的基本转换元件，例如通过使用CMOS晶体管实现，并且可以通过开关112、122与输出113、123连接或断开，同样可以例如通过使用CMOS晶体管实现。在给定的RF-DAC实现方式中，源111、121的电流I与分配给所述转换单元103的任意权重成比例。开关112、122由数字编码器105的输出信号106开启或关闭。

请注意，电流源111、121和开关112、122的位置并不严格限定于图1中所示的示意图，但所述开关可以互换。同样重要的是，不需要单独实现p子单元110和n子单元120电流源，它们可以作为一个单一电流源结合在一起。对于所述全差分和伪差分RF-DAC，图1所示的转换单元103中使用的硬件原则上相同。唯一的区别在于所述数字编码(通过数字编码器105的输出信号106)和开关112、122的使用。

如图1所示，输出113、123是通过所有并联的p子单元110和所有并联的n子单元120与所示正负端的差分组合得到的。RF-DAC 100在两种配置(称为编码方案101、102)中实现和使用，例如如下所述的伪差分或全差分。

图1中所示的数模转换器(digital-to-analog converter，简称DAC)电路100包括数字编码器105和多个转换单元103。每个转换单元103包括一对子单元110、120。每个子单元(例如，子单元110)包括电流源111和开关112，其中开关112用于将对应的电流源111切换到子单元110的输出113。数字编码器105用于生成用于控制转换单元103的一对子单元110、120的开关112、122的数字编码输出信号106。数字编码器105用于根据第一编码方案101(例如全差分编码方案)或根据第二编码方案102(例如伪差分编码方案)选择性地生成数字编码输出信号106。

每个转换单元103在选择第二编码方式102时，可以采用包括高态、低态、零态的三种输出状态。所述三元输出状态基于转换单元103的开关112、122的开关状态201、202、203、204。每个转换单元103可用于在任意给定时间仅采用所述三个输出状态中的两个输出状态。

每个转换单元103可用于：当转换单元103的第一子单元110开启204且转换单元103的第二子单元120关闭201时，如图2a所示，生成正输出信号113、123；当第一子单元110关闭203且第二子单元120开启202时，如图2c所示，生成负输出信号113、123；当转换单元103的两个子单元110、120关闭203、201时，如图2b所示，生成零输出信号113、123。

数字编码器105可用于在选择所述第一编码方案101时，始终开启转换单元103的一个且仅一个子单元110、120。每个转换单元103可用于在选择第一编码方案101时采用包括高态和低态的差分输出状态，其中，所述差分输出状态基于转换单元103的开关112、122的开关状态201、202、203、204。

每个转换单元103可用于：当转换单元103的第一子单元110开启204且转换单元103的第二子单元120关闭201时，生成正输出信号113、123；当第一子单元110关闭203且第二子单元120开启202时，生成负输出信号113、123。

一对子单元110、120中的第一子单元110可以包括用于生成第一电流的第一电流源111。一对子单元110、120的第二子单元120可以包括用于生成第二电流的第二电流源121。所述DAC电路中的总输出电流可以通过将来自第一子单元110的所有第一电流源111的贡献相加并减去来自第二子单元120的所有第二电流源121的贡献而形成。

每个子单元110、120可包括形成开关112、122的第一晶体管和形成电流源111、121的第二晶体管。

DAC电路100可以包括控制器，用于控制数字编码器105选择第一编码方案101或第二编码方案102。所述控制器可用于基于线性度和/或功率要求控制数字编码器105。所述控制器可用于将所述转换单元103的一部分设置为零，特别是在退避期间。

数字编码器105可用于根据第三编码方案选择性地生成数字编码输出信号106，其中，每个转换单元103用于同时采用高态、低态和零态。

图2a、2b和2c示出了图1的DAC电路100的电流单元103在不同输出状态下的电路图。

所描述的电流单元103表示图1中所描述的不同状态下的电流单元103。

为了更好地理解全差分和伪差分RF-DAC之间的差异，考虑图1和图2中描述的电流单元103。对于所述全差分情况，如数字编码器105输出106所控制的，转换子单元110中的一个且仅一个将开启120。因此，如果将n个子单元120开启202，则将实现低(或-1)输出，如果将p个子单元110开启204，则将实现高(或+1)输出。所述全差分模式下不允许有其它输出或开关配置。

对于所述伪差分情况，增加另一开关配置。现在两个开关112、122都可以关闭203、201。因此，伪差分RF-DAC转换单元103具有三种输出可能性。如图2所示，这些可能性是：n个子单元120开启202时，实现低(或-1)输出；p个子单元110开启204时，实现高(或+1)输出；子单元110、120中的任何一个都没有开启时，即两个子单元110、120都关闭203、201，实现零输出。再次，开关112、122由数字编码器105输出106控制。

在本发明的范围内，所述伪差分编码在任意给定时间仅使用三个允许的转换单元103的两个输出状态。因此，如表示正RF-DAC输出113、123，则仅使用转换单元103的高输出状态和零输出状态，如表示负RF-DAC输出，则仅使用转换单元103的低输出状态和零输出状态。所述高态和低态在给定时间不允许同时存在。这样，就可以最小化所述RF-DAC的功耗浪费，因为正负转换单元贡献永远不会在所述RF-DAC输出113、123相互抵消。

在之前的描述中，简要提到了所述全差分和伪差分RF-DAC之间的线性度和功耗平衡。从上面的讨论中可以清楚地看出，所述伪差分RF-DAC中消耗的功率将小于所述全差分RF-DAC中消耗的功率，这是因为伪差分RF-DAC在不需要其直接贡献时能够在所述转换单元中产生零输出状态。这种能力在所述全差分RF-DAC中缺乏。如前所述，所节省的功率将与满福输入信号的输入的PAPR相同。

接下来，提供所述全差分和伪差分RF-DAC上的非线性度的详细分析。该分析是有相关性的，因为在任何实施技术中，实际电流源具有与它们相关的有限电导。这些电导是非线性行为的主要原因，在分别开启或关闭电流源电导时，这些电导可被模拟为开启和关闭电导。

图3示出了根据一种实现形式的图1的整个DAC电路100的非线性输出阻抗模型300。在该阻抗模型300中，考虑了所有所述转换单元。在阻抗模型300中，p个子单元110的贡献可以由(N-np)Goff的第一阻抗元件315、np ILSB的电流源314、np Gon的第二阻抗元件313和RL/2的第三阻抗元件311的并联电路来建模。n个子单元120的贡献可以由(N-nM)Goff的第一阻抗元件325、nM ILSB的电流源324、nM Gon的第二阻抗元件323和RL/2的第三阻抗元件321的并联电路来建模。

在图1的RF-DAC的简单非线性输出阻抗模型中，如图3所示，假设在给定的RF-DAC实现方式中，所有所述转换单元具有相同的单位权重。权重为K的单元将被建模为权重为1的K个单元，

其中：

RL＝负载电阻

GN＝转换单元的电导导通

Goff＝转换单元的电导截止

ILSB＝LSB电流

n＝转换单元总数

NP＝转换单元切换到高输出

NM＝转换单元切换到低输出

简单的网络分析假设电导不依赖于频率，则：

对于所述全差分情况，由于所有所述转换单元都被设置为高输出或低输出，可以简单地假设：

这会导致差分电流为：

这里很清楚的是，所述差分电流取决于所述截止和导通电导的平方倒数。即使所述电导未平方时，也被相乘以得出二阶电导依赖性。实际中的电导值很小，并且它们的平方或相乘将导致更小的值。因此，所述全差分RF-DAC受到非线性行为的影响很小。

对于伪差分RF-DAC的情况，在给定时间，转换单元将具有高输出或低输出以及零输出。所述高输出和低输出在给定时间不能同时存在。因此，假设RF-DAC输出为正值，则得到：

这会导致差分电流为：

n_m＝0

这里很清楚的是，所述差分电流取决于所述截止和导通电导的反比，不涉及平方。因此，所述伪差分相同符号的RF-DAC受到非线性行为的影响更严重。

图4a和图4b示出了图表400a和图表400b，其示出了全差分(图4a)和伪差分RF-DAC(图4b)实现的积分非线性(integral non-linearity，简称INL)。

非线性度对所述伪差分RF-DAC影响更严重的上述讨论可以通过两个RF-DAC的积分非线性(integral non-linearity，简称INL)仿真来验证。图4a和图4b示出了具有有限输出电阻以及归一化为ILSB的INL的全差分(图4a)和伪差分(图4b)RF-DAC。使用10比特RF-DAC进行仿真，其中根据以上描述实现了两种编码方案。

这里使用的非线性模型值是典型的所述RF-DAC的CMOS实现方式，给出如下：

R_L＝50Ω

G_OFF＝0 as R_OFF＝+inf

N＝2¹⁰＝1024

从图4a和图4b中可以清楚地看到，特别是通过观察竖轴标度，伪差分RF-DAC受到所述非线性的影响要严重得多。

为了验证所述伪差分相同符号的RF-DAC的正确操作，并将其与所述全差分DAC进行比较，进行了两组仿真。在这两组中，使用了10比特的RF-DAC，其非线性模型值与上述值相同。如上所述，所使用的数字编码器能够支持所述全差分和伪差分RF-DAC。

在第一种情况下，采用921.6MHz采样频率为9.501MHz的满幅正弦波作为输入。图5示出了全差分502和伪差分501RF-DAC的输出。图5示出了正弦波的全差分502和伪差分501RF-DAC实现的输出频谱500。

从图5中可以清楚地看出，与全差分RF-DAC输出502相比，伪差分RF-DAC输出501具有更高的奇数次谐波失真(在3、5、7倍正弦频率处)，因此确认了上述关于所述伪差分情况的更高非线性的讨论。

在第二种情况中，以20MHz带宽的LTE(长期演进)信号作为输入。图6示出了全差分602和伪差分601RF-DAC的输出。图6示出了20MHz LTE信号的全差分602和伪差分601RF-DAC实现的输出频谱600。

从图6中可以再次看到，伪差分RF-DAC 601具有比全差分RF-DAC 602更差的ACLR(邻道泄漏比)值，因此指向更非线性的行为。

图4至图6证实了上述讨论，即与所述全差分RF-DAC相比，伪差分RF-DAC的更非线性行为。

可以应用进一步的推广：此处描述的相同技术也可应用于基带DAC。RF-DAC并不总是以满幅信号馈送，但有时输入信号会被缩小以允许退避操作。即使在全差分模式下，也可以在退避期间将所述转换单元的一部分设置为常数0，以节省功率。除了伪差分和全差分，其它操作模式也是可能的，其中所有三个转换单元状态-1、0、+1都是同时允许的。这可以表示伪差分模式和全差分模式的功耗之间的平衡。

本发明还支持一种通过包括数字编码器和多个转换单元的数模转换器(digital-to-analog converter，简称DAC)电路进行数模转换的方法，其中每个转换单元包括一对子单元，每个子单元包括电流源和开关，所述开关用于将所述对应的电流源切换到所述子单元的输出。所述方法包括：所述数字编码器生成用于控制所述转换单元的所述一对子单元的所述开关的数字编码输出信号，其中，所述数字编码输出信号是根据第一编码方式或根据第二编码方式选择性地生成的。所述方法允许执行如上所述的DAC电路100、200的功能。

本发明还支持包含计算机可执行代码或计算机可执行指令的计算机程序产品，这些计算机可执行代码或计算机可执行指令在执行时使得至少一台计算机执行本文所述的执行及计算步骤，特别是上述方法的步骤。这种计算机程序产品可包括存储程序代码的可读非临时存储介质，以供计算机使用。所述程序代码可以执行上述方法。

尽管本发明的特定特征或方面可能已经仅结合几种实现方式中的一种进行公开，但此类特征或方面可以和其它实现方式中的一个或多个特征或方面相结合，只要对于任何给定或特定的应用是有需要或有利。而且，在一定程度上，术语“包括”、“有”、“具有”或这些词的其它变形在详细的说明书或权利要求书中使用，这类术语和所述术语“包含”是类似的，都是表示包括的含义。同样，术语“示例性地”，“例如”仅表示为示例，而不是最好或最佳的。可以使用术语“耦合”和“连接”及其派生词。应当理解，这些术语可以用于指示两个元件彼此协作或交互，而不管它们是直接物理接触还是电接触，或者它们彼此不直接接触。

尽管本文中已说明和描述特定方面，但所属领域的技术人员应了解，多种替代和/或等效实施方式可在不脱离本发明的范围的情况下所示和描述的特定方面。该申请旨在覆盖本文论述的特定方面的任何修改或变更。

尽管以上权利要求书中的元件是利用对应的标签按照特定顺序列举的，除非对权利要求的阐述另有暗示用于实施部分或所有这些元件的特定顺序，否则这些元件不必限于以所述特定顺序来实施。

通过以上启示，对于本领域技术人员来说，许多替代、修改和变化是显而易见的。当然，所属领域的技术人员容易认识到除本文所述的应用之外，还存在本发明的众多其它应用。虽然已参考一个或多个特定实施例描述了本发明，但所属领域的技术人员将认识到在不偏离本发明的范围的前提下，仍可对本发明作出许多改变。因此，应理解，只要是在所附权利要求书及其等效物的范围内，可以用不同于本文具体描述的方式来实践本发明。

Claims

1.一种数模转换器(digital-to-analog converter，简称DAC)电路(100)，其特征在于，包括：多个转换单元(103)，每个转换单元(103)包括一对子单元(110、120)，每个子单元(110)包括电流源(111)和开关(112)，所述开关(112)用于将所述对应的电流源(111)切换到所述子单元(110)的输出(113)；

数字编码器(105)，用于生成用于控制所述转换单元(103)的所述一对子单元(110、120)的所述开关(112、122)的数字编码输出信号(106)，

所述数字编码器(105)用于根据第一编码方案(101)或根据第二编码方案(102)选择性地生成所述数字编码输出信号(106)。

2.根据权利要求1所述的DAC电路(100)，其特征在于：

所述第一编码方案(101)为全差分编码方案，

所述第二编码方案(102)为伪差分编码方案。

3.根据权利要求1或2所述的DAC电路(100、200)，其特征在于：

每个转换单元(103)用于在选择所述第二编码方案(102)时采用包括高态、低态和零态的三值输出状态，其中，所述三值输出状态基于所述转换单元(103)的所述开关(112、122)的开关状态(201、202、203、204)。

4.根据权利要求3所述的DAC电路(100、200)，其特征在于：

每个转换单元(103)用于在任意给定时间仅采用所述三个输出状态中的两个输出状态。

5.根据权利要求3或4所述的DAC电路(100、200)，其特征在于，每个转换单元(103)用于：

当所述转换单元(103)的第一子单元(110)开启(204)且所述转换单元(103)的第二子单元(120)关闭(201)时，生成正输出信号(113、123)；

当所述第一子单元(110)关闭(203)且所述第二子单元(120)开启(202)时，生成负输出信号(113、123)，

当所述转换单元(103)的两个子单元(110、120)关闭(203、201)时，生成零输出信号(113、123)。

6.根据上述权利要求中任一项所述的DAC电路(100、200)，其特征在于：

所述数字编码器(105)用于在选择所述第一编码方案(101)时，始终开启转换单元(103)的一个且仅一个子单元(110)。

7.根据权利要求6所述的DAC电路(100、200)，其特征在于：

每个转换单元(103)用于在选择所述第一编码方案(101)时采用包括高态和低态的差分输出状态，其中，所述差分输出状态基于所述转换单元(103)的所述开关(112、122)的所述开关状态(201、202、203、204)。

8.根据权利要求7所述的DAC电路(100、200)，其特征在于：

每个转换单元(103)用于：

当所述第一子单元(110)关闭(203)且所述第二子单元(120)开启(202)时，生成负输出信号(113、123)。

9.根据上述权利要求中任一项所述的DAC电路(100、200)，其特征在于：

所述一对子单元(110、120)的第一子单元(110)包括用于生成第一电流的第一电流源(111)；所述一对子单元(110、120)的第二子单元(120)包括用于生成第二电流的第二电流源(121)，所述DAC电路处的总输出电流是通过将来自所述第一子单元(110)的所有所述第一电流源(111)的贡献相加并减去来自所述第二子单元(120)的所有所述第二电流源(121)的贡献而形成的。

10.根据上述权利要求中任一项所述的DAC电路(100、200)，其特征在于：

每个子单元(110、120)包括形成所述开关(112、122)的第一晶体管和形成所述电流源(111、121)的第二晶体管。

11.根据上述权利要求中任一项所述的DAC电路(100、200)，其特征在于，包括：

控制器，用于控制所述数字编码器(105)选择所述第一编码方案(101)或所述第二编码方案(102)。

12.根据权利要求11所述的DAC电路(100、200)，其特征在于：

所述控制器用于基于线性度和/或功率要求控制所述数字编码器(105)。

13.根据权利要求11或12所述的DAC电路(100、200)，其特征在于：

所述控制器用于将所述转换单元(103)的一部分设置为零，特别是在退避期间。

14.根据上述权利要求中任一项所述的DAC电路(100、200)，其特征在于：

所述数字编码器(105)用于根据第三编码方案选择性地生成所述数字编码输出信号(106)，其中，每个转换单元(103)用于同时采用高态、低态和零态。

15.一种数字发射机电路，其特征在于，包括：

调制器电路，用于对无线信号进行调制，以提供数字输入信号；

根据上述权利要求中任一项所述的DAC电路(100、200)，用于将所述数字输入信号转换为模拟输出信号(113、123)。