JP2016515366A - 低電力広帯域高分解能ｄａｃ用のインピーダンス減衰器の高調波ひずみを低減する技法 - Google Patents

低電力広帯域高分解能ｄａｃ用のインピーダンス減衰器の高調波ひずみを低減する技法 Download PDF

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Abstract

デジタル−アナログ変換器（ＤＡＣ）が、部分的には、デジタル信号に応答して１対の電流加算ノードに電流を供給する多数の入力ステージと、電流加算ノードとＤＡＣの出力との間に結合されたインピーダンス減衰器とを含む。インピーダンス減衰器は、機能の中でもとりわけ、プロセス、電圧、および温度の変動による出力負荷インピーダンスの変化に対処し、加算ノードから見たインピーダンスを負荷インピーダンスから分離するために、出力負荷のインピーダンスの範囲を増大させるように適合される。インピーダンス減衰器は、増幅器の高調波ひずみを制御するためのプログラム可能同相モード利得帯域幅を有する差動入力、差動出力増幅器をさらに含む。任意選択で、インピーダンス減衰器は、増幅器の高調波ひずみを制御するための１対のクロスカップル型コンデンサを含む。

Description

[0001]本開示は電子回路に関し、より詳細にはデジタル−アナログ変換器に関する。
[0002]デジタル−アナログ変換器（ＤＡＣ）は、デジタル信号をアナログ信号に変換する電子回路である。所与の適用分野に対するＤＡＣの適合性を決定するために、いくつかのパラメータが使用される。これらのパラメータの中には、ＤＡＣがデジタル−アナログ変換を実施する速度、解像度、ならびにＤＡＣの高調波ひずみがある。
[0003]セルラフォンなどのワイヤレス通信デバイスはしばしば、通信デバイス内に配設されたアナログ回路によるさらなる処理のためにデジタル信号をアナログ信号に変換するために高速な高分解能ＤＡＣを使用する。Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）規格などの先進ワイヤレス規格にとって、低雑音、低電力、広帯域、高分解能ＤＡＣはますます重要になっている。
[0004]本発明の一実施形態によるデジタル−アナログ変換器（ＤＡＣ）は、部分的には、ＤＡＣによって受信されたデジタル信号に応答して１対の電流加算ノードに電流を供給する多数の入力ステージと、電流加算ノードとＤＡＣの出力との間に結合されたインピーダンス減衰器とを含む。インピーダンス減衰器は、機能の中でもとりわけ、プロセス、電圧、および温度の変動による出力負荷インピーダンスの変化に対処し、電流加算ノードと入力ステージとの間に存在し得るインピーダンスから負荷インピーダンスを分離するために、出力負荷のインピーダンスの範囲を増大させるように適合される。いくつかの実施形態では、インピーダンス減衰器は、増幅器の高調波ひずみを制御するためのプログラム可能同相モード利得帯域幅を有する差動入力、差動出力増幅器を含む。別の実施形態では、インピーダンス減衰器は、増幅器の高調波ひずみを制御するための１対のクロスカップル型コンデンサを含む。
[0005]本発明の一実施形態によるＤＡＣは、部分的には、多数の入力ステージと、第１および第２のトランジスタと、増幅器とを含む。入力ステージは、ＤＡＣによって受信されたデジタル信号に応答して、ＤＡＣの第１および第２の電流加算ノードに電流を送達する。第１のトランジスタは、第１の電流加算ノードに結合された第１の端子と、ＤＡＣの第１の出力ノードに結合された第２の端子とを有する。第２のトランジスタは、第２の電流加算ノードに結合された第１の端子と、ＤＡＣの第２の出力ノードに結合された第２の端子とを有する。増幅器は、第１のトランジスタの第１の端子に結合された第１の差動入力端子と、第２のトランジスタの第１の端子に結合された第２の差動入力端子と、第１のトランジスタのゲート端子に結合された第１の差動出力端子と、第２のトランジスタのゲート端子に結合された第２の差動出力端子とを有する。増幅器は、第１および第２の電流加算ノードの各々のインピーダンスを、増幅器の利得によって定義される範囲内に維持するように適合される。
[0006]一実施形態では、ＤＡＣは第１および第２のコンデンサをさらに含む。第１のコンデンサは、第１のトランジスタのゲート端子と、第２の電流加算ノードとの間に結合される。第２のコンデンサは、第２のトランジスタのゲート端子と、第１の電流加算ノードとの間に結合される。第１および第２のコンデンサは、増幅器の高調波ひずみを低減する。
[0007]一実施形態では、増幅器は、増幅器の同相モード利得を変更するように適合された制御信号を受け取る第３の入力端子をさらに含む。一実施形態では、増幅器は、増幅器の同相モード入力電圧を定義する基準電圧をさらに受け取る。増幅器は、差動カスコード入力ステージ、差動ソースホロワ増幅ステージ、同相モードフィードバックループ、および周波数補償ブロックをさらに含む。一実施形態では、差動カスコードはフォールデッドカスコードである。
[0008]一実施形態では、周波数補償ブロックは、差動モードと同相モードの両方について増幅器の周波数応答を補償するのに使用される多数の可変コンデンサおよび抵抗器を含む。一実施形態では、同相モードフィードバックループは、基準電圧に従って増幅器の同相モード入力電圧を定義するように適合される。一実施形態では、同相モードフィードバックループは、基準電圧を受け取り、差動カスコード内に配設された１対の入力トランジスタと共に差動対を形成する入力トランジスタを含む。
[0009]一実施形態では、制御信号は、同相モードフィードバックループの入力トランジスタのチャネル幅−チャネル長比を選択することによって増幅器の高調波ひずみを変更する。一実施形態では、制御信号は、同相モードフィードバックループ内に配設された１つまたは複数の電流源の電流を変更することによって増幅器の高調波ひずみを変更する。一実施形態では、制御信号は、増幅器の周波数応答を補償するために周波数補償ブロック内に配設された１つまたは複数の可変コンデンサのキャパシタンスおよび／または１つまたは複数の可変抵抗器の抵抗を変更する。
[0010]本発明の一実施形態によるＤＡＣは、部分的には、多数の入力ステージと、第１および第２のトランジスタと、第１および第２の増幅器と、第１および第２のコンデンサとを含む。入力ステージは、ＤＡＣによって受信されるデジタル信号に応答して、ＤＡＣの第１および第２の電流加算ノードに電流を送達するように適合される。第１のトランジスタは、第１の電流加算ノードに結合された第１の端子と、ＤＡＣの第１の出力ノードに結合された第２の端子とを有する。第２のトランジスタは、第２の電流加算ノードに結合された第１の端子と、ＤＡＣの第２の出力ノードに結合された第２の端子とを有する。第１の増幅器は、第１のトランジスタの第１の端子に結合された第１の入力端子と、基準電圧を受け取る第２の入力端子と、第１のトランジスタのゲート端子に結合された出力端子とを有する。第２の増幅器は、第２のトランジスタの第１の端子に結合された第１の入力端子と、基準電圧を受け取る第２の入力端子と、第２のトランジスタのゲート端子に結合された出力端子とを有する。第１のコンデンサは、第１のトランジスタのゲート端子と、第２の電流加算ノードとの間に結合される。第２のコンデンサは、第２のトランジスタの前記ゲート端子と、第１の電流加算ノードとの間に結合される。
[0011]本発明の一実施形態による、デジタル信号をアナログ信号に変換する方法は、部分的には、デジタル信号に応答して、第１および第２の電流をそれぞれ第１および第２の電流加算ノードに送達することと、第１および第２の電流加算ノードを差動増幅器の第１および第２の入力端子に結合することとを含む。
[0012]方法は、差動増幅器を使用して、第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更することをさらに含む。第１の経路は、第１の電流加算ノードを、アナログ出力電圧を表す第１の差動電圧に結合するように適合される。第１の電流加算ノードの電圧の変化に応答して第１の経路の伝導率を変更することにより、第１の電流加算ノードのインピーダンスが、差動増幅器の利得によって定義される範囲内に維持される。
[0013]方法は、差動増幅器を使用して、第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更することをさらに含む。第２の経路は、第２の電流加算ノードを、アナログ出力電圧を表す第２の差動電圧に結合するように適合される。第２の電流加算ノードの電圧の変化に応答して第２の経路の伝導率を変更することにより、第２の電流加算ノードのインピーダンスが、差動増幅器の利得によって定義される範囲内に維持される。
[0014]本開示の態様が例として示される。添付の図では、同様の参照番号が同様の要素を示す。
[0015]本発明の様々な態様が実施され得るワイヤレス通信デバイスのブロック図。 [0016]本発明の例示的一実施形態による電流ステアリングＤＡＣの簡略化ブロック図。 [0017]本発明の例示的一実施形態による電流ステアリングＤＡＣの概略ブロック図。 [0018]本発明の別の例示的実施形態による電流ステアリングＤＡＣの概略ブロック図。 [0019]本発明の別の例示的実施形態による電流ステアリングＤＡＣの概略ブロック図。 [0020]本発明の例示的一実施形態によるＤＡＣ図５に配設された増幅器のトランジスタ略図。 [0021]本発明の例示的一実施形態による、図６の増幅器で使用される可変チャネル幅−チャネル長比を有するトランジスタの概略ブロック図。
[0022]次に、本出願の一部を形成する、添付の図面に関していくつかの例示的な実施形態について説明する。本開示の１つまたは複数の態様が実装され得る特定の実施形態が以下で説明するが、本開示の範囲から逸脱することなく、他の実施形態が使用され得、様々な修正が行われ得る。
[0023]本発明の一実施形態によるデジタル−アナログ変換器（ＤＡＣ）は、部分的には、ＤＡＣによって受信されるデジタル信号に応答して、１対の電流加算ノードに電流を供給する多数の入力ステージと、電流加算ノードとＤＡＣの出力との間に結合されたインピーダンス減衰器とを含む。インピーダンス減衰器は、機能の中でもとりわけ、プロセス、電圧、および温度の変動による出力負荷インピーダンスの変化に対処し、電流加算ノードと入力ステージとの間に存在し得るインピーダンスから負荷インピーダンスを分離するために、出力負荷のインピーダンスの範囲を増大させるように適合される。いくつかの実施形態では、インピーダンス減衰器は、増幅器の高調波ひずみを制御するためのプログラム可能同相モード利得帯域幅を有する差動入力、差動出力増幅器を含む。別の実施形態では、インピーダンス減衰器は、増幅器の高調波ひずみを制御するための１対のクロスカップル型コンデンサを含む。
[0024]図１は、本発明の一実施形態による、ワイヤレス通信システムで使用されるワイヤレス通信デバイス１５０（以下では代替としてデバイスと呼ぶ）のブロック図である。デバイス１５０は、セルラフォン、携帯情報端子（ＰＤＡ）、モデム、ハンドヘルドデバイス、ラップトップコンピュータなどであり得る。
[0025]デバイス１５０は、所与の時間にダウンリンク（ＤＬ）および／またはアップリンク（ＵＬ）上で１つまたは複数の基地局と通信し得る。ダウンリンク（または順方向リンク）とは、基地局からデバイスへの通信リンクを指す。アップリンク（または逆方向リンク）とは、デバイスから基地局への通信リンクを指す。
[0026]ワイヤレス通信システムは、利用可能なシステムリソース（たとえば、帯域幅および送信電力）を共有することによって複数のユーザとの通信をサポートすることのできる多元接続システムであり得る。そのようなシステムの例としては、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、および空間分割多元接続（ＳＤＭＡ）システムがある。
[0027]ワイヤレス通信デバイス１５０は、Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）システムなどのワイヤレス通信システムで使用され得る。ワイヤレス通信システム１５０は、高データレートまたは帯域幅で継続的に動作し得、したがってその中で使用されるＤＡＣについて向上した帯域幅を必要とする。向上した帯域幅は、広範囲の周波数およびデジタル予歪操作を処理することのできるシステムオンチップ上に実装された広帯域ＤＡＣを必要とし得る。予歪操作は、そのようなワイヤレスシステムでの低コスト非線形電力増幅器の使用を可能にし得る。
[0028]デバイス１５０が、部分的には、集合的に送信チャネルを形成する、変調器１０４と、ＤＡＣ１００と、フィルタ１０８と、増幅器１１０とを含むものとして示されている。変調器１０４は、着信デジタル信号１０２を変調し、変調した信号をＤＡＣ１００に供給するように適合される。以下でさらに説明するように、ＤＡＣ１００は組込み負荷（インピーダンス）減衰器を有する。変換された信号が、フィルタ１０８によってフィルタ処理され、増幅器１１０によって増幅される。増幅器１１０によって生成された、増幅された信号が、アンテナ１１４によって送信される前に、電力増幅器１１２を使用してさらに増幅され得る。
[0029]低電力ワイヤレスまたは消費者デバイスは、より低い電流で動作するＤＡＣを必要とし得る。そのような適用分野では、信号対雑音ひずみ比（ＳＮＤＲ）と、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）と、総合高調波ひずみ（ＴＨＤ）とを含む動的線形性性能メトリックが重要なシステムパラメータである。
[0030]図２は、Ｎが整数であるとして、本発明の例示的一実施形態による、低減された高調波ひずみを有するように適合されたＮビット電流ステアリングＤＡＣ１００のブロック図である。ＤＡＣ１００は、図１に示されるデバイス１５０で使用され得る。ＤＡＣ１００は、ｉが１からＮまで変化する整数であるとして、Ｎ個の入力ステージ１２０ｉと、インピーダンス減衰器１９０とを含む。各入力ステージ１２０ｉは、差動データビットＤｉおよびＤＢｉを受け取り、それに応答して差動電流Ｉｉ、ＩＢｉを生成し、ＤＡＣの加算ノードＢ、Ｂ’に差動電流を送達するように適合される。インピーダンス減衰器１９０は、加算ノードＢ、Ｂ’に送達された差動電流（Ｉｏ＋Ｉ１）および（Ｉｏ−Ｉ１）を受け取り、それに応答して、ＤＡＣ１００の出力電圧を表す、出力ノードＯ、Ｏ’の両端間の１対の差動電圧を生成する。
[0031]有利には、インピーダンス減衰器１９０は、出力負荷１７０が有し得るインピーダンスの範囲を増大させる。インピーダンス減衰器１９０は、プロセス、電圧、および温度の変動による出力負荷インピーダンスの変化に対処するようにさらに適合される。したがって、すべての入力ステージが同量の電流を生成し、同様のスイッチサイズを有する実施形態では、ＤＡＣ１００は、従来のＤＡＣよりもずっと小さい、プロセス、電圧、および温度にわたる帯域外雑音変動を有する。さらに、ＤＡＣの１つまたは複数のステージ内の電流をスケーリングするのにＲ−２Ｒ回路網などの抵抗回路網が使用される実施形態では、インピーダンス減衰器１９０は、ＤＡＣ１００のＳＦＤＲおよびＳＮＤＲが所望の値の範囲内となることを保証するように抵抗回路網の抵抗を選択する際に、より高い柔軟性を実現する。言い換えれば、本発明によるインピーダンス減衰器１９０は、そのような抵抗回路網の抵抗を負荷抵抗から分離する。さらに、いくつかの実施形態では、インピーダンス減衰器１９０は、増幅器の高調波ひずみを制御するためにプログラム可能同相モード利得帯域幅を有する差動入力、差動出力増幅器を含む。
[0032]図３は、本発明の一実施形態による、低減された高調波ひずみを有するように適合されたインピーダンス減衰器１９０の概略ブロック図である。インピーダンス減衰器１９０は、部分的には、トランジスタ１４０、１６０、およびシングルエンド増幅器１４６、１６６を含むものとして示されている。電流源１４８、１６８が、それぞれノードＢ、Ｂ’に電流Ｉｏｆｆｓｅｔを供給し、電流シンク１５０、１７０が、それぞれノードＯ、Ｏ’から電流Ｉｏｆｆｓｅｔを引き出す。電流源１４８、１６８、および電流シンク１５０、１７０は、トランジスタ１４０、１６０をその活性動作領域内に維持するように適合される。インピーダンス減衰器１９０はまた、部分的には、コンデンサ１４４および１４６を含むものとして示されている。図３には、トランジスタ１４０のゲート−ソース寄生キャパシタンスを表すコンデンサ１４２と、トランジスタ１６０のゲート−ソース寄生キャパシタンスを表すコンデンサ１６２も示されている。
[0033]減衰器１９０は、増幅器１４６、１６６の利得によって定義される比較的小さい範囲内にノードＢ、Ｂ’間の電圧差を維持するように適合される。たとえば、増幅器１４６、１６６が６０ｄＢのＤＣ利得を有し、出力ノードＯ、Ｏ’間の電圧差が１Ｖである場合、以下でさらに説明するように、ノードＢ、Ｂ’間の電圧差がほぼ１ｍｖに維持される。
[0034]たとえば、ＤＡＣの入力での変化に応答して、ＤＡＣ１００がより多くの電流をノードＢに向けると仮定する。これにより、ノードＢでの電圧が増大する。増幅器１４６の入力端子は比較的高いインピーダンスを有するので、ノードＢに送達される余分な電流が、トランジスタ１４０を流れるようにされ、それによって出力ノードＯでの電圧が増大する。増幅器１４６の利得のために、ノードＢでの電圧の増大がある場合、それによって増幅器１４６の出力、すなわちトランジスタ１４０のゲートでの電圧がさらに大量に減少する。したがって、ノードＢに送達される余分な電流によるノードＢでの電圧の増大が大きいほど、トランジスタ１４０はこの余分な電流をノードＯに渡すように、より導電性となる−したがってノードＢのインピーダンスを狭い範囲内に保つ。言い換えれば、増幅器１４６は、トランジスタ１４０と共に、増幅器１４６の利得によって定義される狭い範囲内にノードＢのインピーダンスを維持するように動作する。さらに、増幅器１４６の入力端子間の仮想グランドの存在により、ノードＢでの電圧は基準電圧Ｖｒｅｆ付近にとどまる。
[0035]同様に、ＤＡＣの入力での変化に応答して、より多くの電流がノードＢ’に向けられる場合、ノードＢ’での電圧は増大する。増幅器１６６の入力端子は比較的高いインピーダンスを有するので、ノードＢ’に送達される余分な電流が、トランジスタ１６０を流れるようにされ、それによって出力ノードＯ’での電圧が増大する。増幅器１６６の利得のために、ノードＢ’での電圧の増大がある場合、それによって増幅器１６６の出力、すなわちトランジスタ１６０のゲートでの電圧がさらに大量に減少する。したがって、ノードＢ’に送達される余分な電流によるノードＢ’での電圧の増大が大きいほど、トランジスタ１６０はこの余分な電流をノードＯ’に渡すように、より導電性となる−したがってノードＢ’のインピーダンスを狭い範囲内に保つ。言い換えれば、増幅器１６６は、トランジスタ１６０と共に、増幅器１６６の利得によって定義される狭い範囲内にノードＢ’のインピーダンスを維持するように動作する。さらに、増幅器１６６の入力端子間の仮想グランドの存在により、ノードＢ’での電圧は基準電圧Ｖｒｅｆ付近にとどまる。したがって、ノードＢとＢ’の両方の電圧がＶｒｅｆ付近にあるので、ノードＢ、Ｂ’の電圧の差も小さい範囲内に維持される（サング、これらの電圧／電流の数値例を提供してもらえませんか）。インピーダンス減衰器１９０は、米国特許第８１６９３５３号にさらに説明されている。
[0036]寄生キャパシタンス１４２および１４６は、ＤＡＣの出力電流の非線形性、すなわちトランジスタ１４６と１６０を流れる電流間の差を引き起こし得る。この非線形性を低減するために、本発明の一実施形態によれば、インピーダンス減衰器１９０が、コンデンサ１４４および１６４を含むように適合される。
[0037]図からわかるように、コンデンサ１４４は、トランジスタ１４０のゲート端子と、トランジスタ１６０のソース端子、すなわちノードＢ’との間に接続される。同様に、コンデンサ１６４は、トランジスタ１６０のゲート端子と、トランジスタ１４０のソース端子、すなわちノードＢとの間に接続される。前述のように、コンデンサ１４２および１６２は、それぞれトランジスタ１４０および１６０の寄生ゲート−ソースキャパシタンスである。コンデンサ１４２を介してノードＢから引き出された（またはノードＢに注入された）電流は、コンデンサ１６４を介して再びノードＢに注入される（またはノードＢから引き出される）。同様に、コンデンサ１３８を介してノードＢ’から引き出された（またはノードＢ’に注入された）電流は、コンデンサ１４４を介して再びノードＢ’に注入される（またはノードＢ’から引き出される）。したがって、クロスカップル型コンデンサ１４４および１６４は、それぞれコンデンサ１６２および１４２を通じて引き出され得る電流をオフセットするために電流を供給する。同様に、クロスカップル型コンデンサ１４４および１６４は、それぞれコンデンサ１６２および１６４を通じて供給され得る電流をオフセットするために電流を引き出す。したがって、寄生キャパシタンス１４２、１６２を介して注入され、または引き出され得る電流をオフセットすることにより、コンデンサ１６４、１４４は、インピーダンス減衰器１９０の高調波ひずみを低減する。
[0038]図４は、本発明の別の例示的実施形態による、低減された高調波ひずみを有するように適合されたインピーダンス減衰器１９０の概略ブロック図である。インピーダンス減衰器１９０は、部分的には、トランジスタ１４０、１６０と、差動入力差動出力増幅器１８０とを含むものとして示されている。電流源１４８、１６８は、それぞれノードＢ、Ｂ’に電流Ｉｏｆｆｓｅｔを供給し、電流シンク１５０および１７０は、それぞれノードＯ、Ｏ’から電流Ｉｏｆｆｓｅｔを引き出す。電流源１４８、１６８、および電流シンク１５０、１７０は、トランジスタ１４０、１６０をその活性動作領域内に維持するように適合される。インピーダンス減衰器１９０はまた、部分的には、コンデンサ１４４および１４６を含むものとして示されている。図４には、トランジスタ１４０の寄生ゲート−ソースキャパシタンスを表すコンデンサ１４２と、トランジスタ１６０の寄生ゲート−ソースキャパシタンスを表すコンデンサ１６２も示されている。
[0039]図４に示される減衰器１９０は、ノードＢ、Ｂ’の電圧の差、ならびにノードＢ、Ｂ’のインピーダンスを比較的小さい範囲内に維持するように適合される。たとえば、増幅器１８０が６０ｄＢのＤＣ利得を有し、出力ノードＯ、Ｏ’間の電圧差が１Ｖである場合、以下でさらに説明するように、ノードＢ、Ｂ’間の電圧差がほぼ１ｍｖに維持される。
[0040]たとえば、ＤＡＣの入力での変化に応答して、ＤＡＣ１００がより多くの電流をノードＢに向けると仮定する。これにより、当初はノードＢでの電圧が増大する。増幅器１８０の入力端子は比較的高いインピーダンスを有するので、ノードＢに送達される余分な電流が、トランジスタ１４０を流れるようにされ、それによって出力ノードＯでの電圧が増大する。増幅器１８０の利得のために、トランジスタ１４０のゲート端子での電圧が、ノードＢでの電圧の増大よりも大きい量だけ減少する。これにより、トランジスタ１４０は、ノードＢからノードＯに余分な電流を渡すように、より導電性となる。したがって、ノードＢに送達される余分な電流がある場合に、それによるノードＢでの電圧の増大が大きいほど、導電性トランジスタ１４０はこの余分な電流をより多くノードＯに渡すことになる−したがってノードＢのインピーダンスを狭い範囲内に保つ。したがって、ノードＢでの電圧が、比較的少量だけ変動するように適合される。同じ理由で、ノードＢ’での電圧も、比較的少量だけ変動するように適合される。したがって、インピーダンス減衰器１９０は、ノードＢ、Ｂ’のインピーダンスを、増幅器１８０のＤＣ利得によって定義される非常に狭い範囲内に維持する。さらに、増幅器１８０の入力端子間の仮想グランドの存在により、増幅器１８０は、ノードＢ、Ｂ’間の電圧差を非常に狭い範囲内に維持する。（サング、これらの電圧／電流の数値例を提供してもらえませんか）
[0041]寄生キャパシタンス１４２および１４６は、ＤＡＣの出力電流の非線形性、すなわちトランジスタ１４０と１６０を通じて出力ノードＯ、Ｏ’に流れる電流間の差を引き起こし得る。この非線形性を低減するために、本発明の一実施形態によれば、図４に示されるように、インピーダンス減衰器１９０は、コンデンサ１４４および１６４を含むように適合される。
[0042]図からわかるように、コンデンサ１４４は、トランジスタ１４０のゲート端子と、トランジスタ１６０のソース端子、すなわちノードＢ’との間に接続される。同様に、コンデンサ１６４は、トランジスタ１６０のゲート端子と、トランジスタ１４０のソース端子、すなわちノードＢとの間に接続される。コンデンサ１４２および１６２は、それぞれトランジスタ１４０および１６０の寄生ゲート−ソースキャパシタンスである。コンデンサ１４２を介してノードＢから引き出された（またはノードＢに注入された）電流は、コンデンサ１６４を介して再びノードＢに注入される（またはノードＢから引き出される）。同様に、コンデンサ１６２を介してノードＢ’から引き出された（またはノードＢ’に注入された）電流は、コンデンサ１４４を介して再びノードＢ’に注入される（またはノードＢ’から引き出される）。したがって、クロスカップル型コンデンサ１４４および１６４は、それぞれコンデンサ１６２および１４２を通じて引き出され得る電流をオフセットするために電流を供給する。同様に、クロスカップル型コンデンサ１４４および１６４は、それぞれコンデンサ１６２および１６４を通じて供給され得る電流をオフセットするために電流を引き出す。したがって、寄生キャパシタンス１４２、１６２を介して注入され、または引き出され得る電流をオフセットすることにより、コンデンサ１６４、１４４は、図４に示されるインピーダンス減衰器１９０の増幅器１８０の高調波ひずみを低減する。
[0043]図５は、本発明の別の例示的実施形態による、低減された高調波ひずみを有するように適合されたインピーダンス減衰器１９０の概略ブロック図である。インピーダンス減衰器１９０は、部分的には、トランジスタ１４０、１６０と、差動入力差動出力増幅器１８５とを含むものとして示されている。電流源１４８、１６８は、それぞれノードＢ、Ｂ’に電流Ｉｏｆｆｓｅｔを供給し、電流シンク１５０および１７０は、それぞれノードＯ、Ｏ’から電流Ｉｏｆｆｓｅｔを引き出す。電流源１４８、１６８、および電流シンク１５０、１７０は、トランジスタ１４０、１６０をその活性動作領域内に維持するように適合される。図５のインピーダンス減衰器１９０の増幅器１８５が、増幅器１８５の同相モード利得帯域幅積を変更することによって増幅器１８５の高調波ひずみを変更する制御信号ＣＴＲＬも受信することを除いて、図５のインピーダンス減衰器１９０は図４のインピーダンス減衰器１９０と同様である。言い換えれば、増幅器１８５の同相モード利得帯域幅積が、増幅器１８５の高調波ひずみを制御するために変更され得る。図５の減衰器１９０はまた、ノードＢ、Ｂ’のインピーダンス、ならびにノードＢ、Ｂ’の電圧差を、増幅器１８５の利得によって定義される比較的小さい範囲内に維持するように適合される。
[0044]図６は、本発明の例示的一実施形態による、図５の増幅器１８５のトランジスタ略図である。増幅器１８５は、フォールデッドカスコード増幅器２００と、差動出力バッファ３００と、周波数補償ブロック４００と、同相モードフィードバックループ５００とを含むものとして示されている。
[0045]トランジスタ２０２および３０２は、それぞれノードＢ、Ｂ’の電圧ＶｉｐおよびＶｉｎ（図５参照）を受け取る。トランジスタ２０２および３０２は、電流源２２０と共に、フォールデッドカスコード増幅器２００の差動入力対を形成する。トランジスタ２０２および３０２を流れ得る電流の総和が電流源２２０によって固定および設定されるので、差動電圧がトランジスタ２０２、３０２のゲート端子間に印加されるとき、これらの２つのトランジスタの一方を流れる電流が増大すると共に、これらのトランジスタの他方を流れる電流が減少する。たとえば電圧Ｖｉｐが電圧Ｖｉｎよりも高くなるように増大すると仮定する。したがって、トランジスタ２０２はより多くの電流を伝導し、一方でトランジスタ３０２はより少ない電流を伝導する。ノードＡからトランジスタ２１２のドレイン端子に向かって見たインピーダンスは、ノードＡからトランジスタ２１４のソース端子に向かって見たインピーダンスよりも高いので、トランジスタ２０２のゲート電圧の増大の結果として生成される小さい信号電流が、トランジスタ２１４を通じてノードＣに流れる。同様に、トランジスタ３０２を流れる小さい信号電流が、ノードＡ’からノードＣ’に流れる。ノードＣからトランジスタ２１４のドレイン端子へのインピーダンスは比較的高く、カスコードトランジスタ２１４によって設定される。同様に、ノードＣからトランジスタ２１６のドレイン端子へのインピーダンスも比較的高く、カスコードトランジスタ２１６によって設定される。同じ理由で、ノードＣ’でのインピーダンスも比較的高い。したがって、トランジスタ２１４、３１４を流れる差動電流の変化の結果、ノードＣ、Ｃ’間に比較的高い差動電圧が生じる。ノードＣ、Ｃ’間の電圧差と、ノードＢ、Ｂ’間の電圧差（すなわち、電圧ＶｉｐおよびＶｉｎ）との比が、フォールデッドカスコード増幅器２００の利得によって定義される。したがって、ノードＢ、Ｂ’の電圧間に小さい差がある場合、その結果としてノードＣ、Ｃ’の電圧間にかなり大きい差が生じる。（サング、これらの電圧／電流の数値例を提供してもらえませんか）ノードＣ、Ｃ’の電圧間の差の、ノードＢ、Ｂ’の電圧間の差に対する比が、カスコード増幅器２００の利得によって定義される。
[0046]トランジスタ２２０は、出力バッファ３００の電流源２２２と共に、ソースホロワ増幅器を形成する。したがって、増幅器１８５の出力電圧Ｖｏｎは、ノードＣの電圧に追従する。同様に、トランジスタ３２０は、出力バッファ３００の電流源３２２と共に、ソースホロワ増幅器を形成する。したがって、出力端子Ｏ’の出力電圧Ｖｏｐは、ノードＣ’の電圧に追従する。トランジスタ２２０、２３０の出力端子は、比較的低いインピーダンス値を有する。
[0047]可変抵抗器４０２、４１２は、可変コンデンサ４０４、４０６、４１６、４１８と共に、差動モードと同相モードの両方について増幅器１８５の周波数応答を補償するために使用される。以下でさらに説明するように、可変抵抗器４０２、４１２の抵抗、ならびに可変コンデンサ４０４、４０６、４１６、４１８のキャパシタンスは、増幅器１８５の周波数応答を補償するために信号Ｃｔｒｌを使用して変更され得る。
[0048]同相モードフィードバックループ５００が、トランジスタ５０２、５０６、５０４と、電流源５０８、５１０とを含むものとして示されている。同相モードフィードバックループ５００は、増幅器１８５の同相モード入力電圧を基準電圧Ｖｒｅｆ付近に設定するように適合される。同相モードの間、同じ電圧がトランジスタ２０２、３０２の入力端子に印加されると仮定される。したがって、フォールデッドカスコード増幅器２００の対称性のために、同相モードの間、ノードＡ、Ａ’での電圧は、ノードＣ、Ｃ’での電圧と同様に、同一であると仮定される。したがって、同相モードの間、トランジスタ５０２は、トランジスタ２０２、３０２と共に差動対を形成すると仮定され得る。
[0049]たとえば、増幅器１８５の同相モード入力電圧、すなわち入力電圧ＶｉｐおよびＶｉｎの平均が、電圧Ｖｒｅｆよりも高くなると仮定する。トランジスタ２０２、３０２、および５０２を流れる電流の総和が電流源５１０によって定義されるので、そのような同相モード入力電圧増大により、トランジスタ５０２を流れる電流が減少し、それによってノードＤでの電圧が増大する。トランジスタ２１２、３１２、および５０６が電流ミラーを形成するので、ノードＤでの電圧の増大により、ノードＡ、Ａ’の電圧が減少し、ノードＣ、Ｃ’の電圧、したがって電圧Ｖｏｐ、Ｖｏｎによって定義される同相モード出力電圧（すなわち、トランジスタ２２０および３２０のドレイン端子での電圧）が減少する。
[0050]図５および図６を同時に参照すると、増幅器１８５の同相モード出力電圧の減少により、トランジスタ１４０、１６０がより導電性となる。したがって、ノードＢ、Ｂ’での電圧、したがって増幅器１８５の同相モード入力電圧が、増幅器１８５の同相モード入力電圧の初期増大に逆らうように減少する。したがって、同相モードフィードバックループ５００は、増幅器１８５の同相モード入力電圧を、基準電圧Ｖｒｅｆの狭い範囲内に維持するように適合される。さらに、増幅器１８５の入力端子間に存在する仮想グランドが、増幅器１８５の差動モード入力電圧、すなわちノードＢ、Ｂ’の電圧の差を小さい範囲内に維持する（サング、これらの電圧／電流の数値例を提供してもらえませんか）。
[0051]本発明の一態様によれば、制御信号Ｃｔｒｌは、増幅器１８５の同相モード利得帯域幅積を変更し、それによって増幅器１８５の高調波ひずみを制御するように適合される。信号Ｃｔｒｌは、可変電流源５０８、５１０を流れる電流と、可変コンデンサ４０４、４０６、４１４、４１６のキャパシタンスと、可変抵抗器４０２、４１２の抵抗と、同相モードフィードバックループ５００内に配設されたトランジスタ５０２のチャネル幅（Ｗ）−チャネル長（Ｌ）比とを変更するために使用され得る。
[0052]可変電流源５０８および５１０を流れる電流、またはトランジスタ５０２のＷ／Ｌを変更することにより、増幅器１８５の同相モード利得帯域幅積が変更され得、それによって増幅器１８５の高調波ひずみが変更され得る。任意の選択された同相モード利得で周波数補償を実施するために、制御信号Ｃｔｒｌを使用して、可変抵抗器４０２、４１２の抵抗、ならびに可変コンデンサ４０４、４０６、４１４、および４１６のキャパシタンスも変更され得る。
[0053]図７は、例示的一実施形態による、図６のトランジスタ５０２を形成するために並列に接続されたトランジスタ５０２ｉの略図である（ｉは１からＮまで変化する整数である）。図６からもわかるように、トランジスタ５０２０は基準電圧Ｖｒｅｆを受け取り、電流源５１０とノードＤとの間に接続される。トランジスタ５０２０のＷ／Ｌを増大させるために、トランジスタ５０２ｉのうちの１つまたは複数が、関連するスイッチ５１０ｉをオンにすることによって選択される。たとえば、トランジスタ５０２１を選択し、それによって−より多くのトランジスタを並列にトランジスタ５０２０に追加することによって−そのＷ／Ｌをトランジスタ５０２のＷ／Ｌに追加するために、スイッチ５１０１が閉じられる。これにより、トランジスタ５０２１のゲート端子に電圧Ｖｒｅｆを印加することが可能となる。次いで、より高いＷ／Ｌを有するようにトランジスタ５０２０および５０２１が接続される。図示していないが、増幅器１８５の同相モード利得帯域幅積、したがって高調波ひずみを変更するために、電流源５０８および５１０を流れる電流も変更され得る。
[0054]本発明の上記の実施形態は例示的なものであり、限定的なものではない。本発明の実施形態は、ＤＡＣの分解能によって限定されない。本発明の実施形態は、インピーダンス減衰器内で使用され得る増幅器のタイプによって限定されない。本発明の実施形態は、ＤＡＣがその中に配設され得るデバイス、ワイヤレス、またはその他のタイプによって限定されない。他の追加、除去、または修正は、本開示に鑑みて明らかであり、添付の特許請求の範囲内に包含されるものとする。

Claims (47)

  1. デジタル−アナログ変換器（ＤＡＣ）によって受信されたデジタル信号に応答して、第１および第２の電流加算ノードに電流を送達する複数の入力ステージと、
    前記第１の電流加算ノードに結合された第１の端子と、前記ＤＡＣの第１の出力ノードに結合された第２の端子とを有する第１のトランジスタと、
    前記第２の電流加算ノードに結合された第１の端子と、前記ＤＡＣの第２の出力ノードに結合された第２の端子とを有する第２のトランジスタと、
    前記第１のトランジスタの前記第１の端子に結合された第１の差動入力端子と、前記第２のトランジスタの前記第１の端子に結合された第２の差動入力端子と、前記第１のトランジスタのゲート端子に結合された第１の差動出力端子と、前記第２のトランジスタのゲート端子に結合された第２の差動出力端子とを有する増幅器と、前記増幅器は、前記第１および第２の電流加算ノードの各々のインピーダンスを、前記増幅器の利得によって定義される範囲内に維持するように適合される、を備えるＤＡＣ。
  2. 前記第１のトランジスタの前記ゲート端子と、前記第２の電流加算ノードとの間に結合された第１のコンデンサと、
    前記第２のトランジスタの前記ゲート端子と、前記第１の電流加算ノードとの間に結合された第２のコンデンサと
    をさらに備える請求項１に記載のＤＡＣ。
  3. 前記増幅器が、前記増幅器の同相モード利得を変更するように適合された制御信号を受け取る第３の入力端子をさらに備える請求項１に記載のＤＡＣ。
  4. 前記増幅器が、前記増幅器の同相モード入力電圧を定義する基準電圧をさらに受け取る請求項３に記載のＤＡＣ。
  5. 前記増幅器が、
    差動カスコード入力ステージと、
    差動ソースホロワ増幅ステージと、
    同相モードフィードバックループと、
    周波数補償ブロックと
    をさらに備える請求項４に記載のＤＡＣ。
  6. 前記差動カスコードがフォールデッドカスコードである請求項５に記載のＤＡＣ。
  7. 前記周波数補償ブロックが、差動モードと同相モードの両方について前記増幅器の周波数応答を補償するのに使用される複数のコンデンサおよび抵抗器を含む請求項５に記載のＤＡＣ。
  8. 前記同相モードフィードバックループが、前記基準電圧に従って前記増幅器の同相モード入力電圧を定義するように適合される請求項７に記載のＤＡＣ。
  9. 前記同相モードフィードバックループが、前記基準電圧を受け取り、前記差動カスコード内に配設された入力トランジスタと共に差動対を形成する第１の入力トランジスタを含む請求項８に記載のＤＡＣ。
  10. 前記同相モードフィードバックループの前記第１のトランジスタのチャネル幅−チャネル長比が、前記増幅器の高調波ひずみを変更するために前記制御信号によって選択される請求項９に記載のＤＡＣ。
  11. 前記増幅器が、前記差動カスコード入力ステージと、前記同相モードフィードバックループの前記第１のトランジスタとに結合された第１の電流源をさらに備え、前記制御信号が、前記増幅器の高調波ひずみを変更するために、前記第１の電流源の電流を変更するようにさらに適合される請求項９に記載のＤＡＣ。
  12. 前記制御信号が、前記増幅器の高調波ひずみを変更するために、前記同相モードフィードバックループ内に配設された第２の電流源の電流を変更するようにさらに適合される請求項９に記載のＤＡＣ。
  13. 前記制御信号が、前記周波数補償ブロック内の前記コンデンサのうちの少なくとも１つのキャパシタンスを変更するようにさらに適合される請求項９に記載のＤＡＣ。
  14. デジタル−アナログ変換器（ＤＡＣ）によって受信されたデジタル信号に応答して、第１および第２の電流加算ノードに電流を送達する複数の入力ステージと、
    前記第１の電流加算ノードに結合された第１の端子と、ＤＡＣの第１の出力ノードに結合された第２の端子とを有する第１のトランジスタと、
    前記第２の電流加算ノードに結合された第１の端子と、ＤＡＣの第２の出力ノードに結合された第２の端子とを有する第２のトランジスタと、
    前記第１のトランジスタの前記第１の端子に結合された第１の入力端子と、基準電圧を受け取る第２の入力端子と、前記第１のトランジスタのゲート端子に結合された出力端子とを有する第１の増幅器と、
    前記第２のトランジスタの前記第１の端子に結合された第１の入力端子と、前記基準電圧を受け取る第２の入力端子と、前記第２のトランジスタのゲート端子に結合された出力端子とを有する第２の増幅器と、
    前記第１のトランジスタの前記ゲート端子と、前記第２の電流加算ノードとの間に結合された第１のコンデンサと、
    前記第２のトランジスタの前記ゲート端子と、前記第１の電流加算ノードとの間に結合された第２のコンデンサと
    を備えるＤＡＣ。
  15. デジタル信号をアナログ信号に変換する方法であって、
    前記デジタル信号に応答して、第１および第２の電流をそれぞれ第１および第２の電流加算ノードに送達することと、
    前記第１および第２の電流加算ノードをそれぞれ差動増幅器の第１および第２の入力端子に結合することと、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記差動増幅器を使用して、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更することと、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを第１の差動アナログ出力電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記差動増幅器を使用して、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更することと、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを第２の差動アナログ出力電圧に結合するように適合される、
    を備える方法。
  16. 前記増幅器の第１の差動出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合することと、
    前記増幅器の第２の差動出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合することと
    をさらに備える請求項１５に記載の方法。
  17. 前記差動増幅器に印加される制御信号を使用して、前記差動増幅器の高調波ひずみを変更するために、前記差動増幅器の同相モード利得を変更すること
    をさらに備える請求項１５に記載の方法。
  18. 前記差動増幅器に供給される基準電圧に従って、前記差動増幅器の同相モード入力電圧を定義すること
    をさらに備える請求項１７に記載の方法。
  19. 前記増幅器の前記差動入力端子間に差動カスコードを形成することと、
    前記増幅器の差動出力端子間に差動ソースホロワ増幅ステージを形成することと
    をさらに備える請求項１８に記載の方法。
  20. 前記差動カスコードがフォールデッドカスコードである請求項１９に記載の方法。
  21. 複数のコンデンサおよび抵抗器を使用して、前記差動増幅器の周波数応答を補償すること
    をさらに備える請求項１８に記載の方法。
  22. 前記差動増幅器内に配設された少なくとも１つのトランジスタのチャネル幅−チャネル長比を変更することによって前記差動増幅器の高調波ひずみを変更すること
    をさらに備える請求項１８に記載の方法。
  23. 前記差動増幅器内に配設された少なくとも１つの電流源を流れる電流を変更することによって前記差動増幅器の高調波ひずみを変更すること
    をさらに備える請求項１８に記載の方法。
  24. 前記複数のコンデンサのうちの少なくとも１つのキャパシタンスを変更することによって前記差動増幅器の高調波ひずみを変更すること
    をさらに備える請求項２１に記載の方法。
  25. デジタル信号をアナログ信号に変換するための方法であって、
    前記デジタル信号に応答して、第１および第２の電流を第１および第２の電流加算ノードに送達することと、
    前記第１の電流加算ノードを第１の増幅器の差動入力端子に結合することと、
    前記第２の電流加算ノードを第２の増幅器の差動入力端子に結合することと、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第１の増幅器を使用して、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更することと、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを第１の差動アナログ出力電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第２の増幅器を使用して、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更することと、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを第２の差動アナログ出力電圧に結合するように適合される、
    前記第１の増幅器の前記出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合することと、
    前記第２の増幅器の前記出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合することと
    を備える方法。
  26. プロセッサによって実行されたとき、前記プロセッサに、
    デジタル信号に応答して、第１および第２の電流をそれぞれ第１および第２の電流加算ノードに送達させ、
    前記第１および第２の電流加算ノードをそれぞれ差動増幅器の第１および第２の入力端子に結合させ、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記差動増幅器を使用して、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更させ、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを第１の差動アナログ出力電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記差動増幅器を使用して、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更させ、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを第２の差動アナログ出力電圧に結合するように適合される、命令を備える非一時的コンピュータ可読記憶媒体。
  27. 前記命令がさらに、前記プロセッサに、
    前記増幅器の第１の差動出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合させ、
    前記増幅器の第２の差動出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合させる
    請求項２６に記載の非一時的コンピュータ可読記憶媒体。
  28. 前記命令がさらに、前記プロセッサに、
    前記差動増幅器に印加される制御信号を使用して、前記差動増幅器の高調波ひずみを変更するために、前記差動増幅器の同相モード利得を変更させる請求項２６に記載の非一時的コンピュータ可読記憶媒体。
  29. 前記命令がさらに、前記プロセッサに、
    前記差動増幅器に供給される基準電圧に従って、前記差動増幅器の同相モード入力電圧を定義させる請求項２８に記載の非一時的コンピュータ可読記憶媒体。
  30. 前記命令がさらに、前記プロセッサに、
    前記増幅器の前記差動入力端子間に差動カスコードを形成させ、
    前記増幅器の差動出力端子間に差動ソースホロワ増幅ステージを形成させる請求項２９に記載の非一時的コンピュータ可読記憶媒体。
  31. 前記差動カスコードがフォールデッドカスコードである請求項２９に記載の非一時的コンピュータ可読記憶媒体。
  32. 前記命令がさらに、前記プロセッサに、
    複数のコンデンサおよび抵抗器を使用して、前記差動増幅器の周波数応答を補償させる請求項２９に記載の非一時的コンピュータ可読記憶媒体。
  33. 前記命令がさらに、前記プロセッサに、
    前記差動増幅器内に配設された少なくとも１つのトランジスタのチャネル幅−チャネル長比を変更することによって前記差動増幅器の高調波ひずみを変更させる請求項２９に記載の非一時的コンピュータ可読記憶媒体。
  34. 前記命令がさらに、前記プロセッサに、
    前記差動増幅器内に配設された少なくとも１つの電流源を流れる電流を変更することによって前記差動増幅器の高調波ひずみを変更させる請求項２９に記載の非一時的コンピュータ可読記憶媒体。
  35. 前記命令がさらに、前記プロセッサに、
    前記複数のコンデンサのうちの少なくとも１つのキャパシタンスを変更することによって前記差動増幅器の高調波ひずみを変更させる請求項３２に記載の非一時的コンピュータ可読記憶媒体。
  36. プロセッサによって実行されたとき、前記プロセッサに、
    前記デジタル信号に応答して、第１および第２の電流をそれぞれ第１および第２の電流加算ノードに送達させ、
    前記第１の電流加算ノードを第１の増幅器の差動入力端子に結合させ、
    前記第２の電流加算ノードを第２の増幅器の差動入力端子に結合させ、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第１の増幅器を使用して、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更させ、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを第１の差動アナログ出力電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第２の増幅器を使用して、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更させ、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを、アナログ電圧を表す第２の差動電圧に結合するように適合される、
    前記第１の増幅器の前記出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合させ、
    前記第２の増幅器の前記出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合させる
    命令を備える非一時的コンピュータ可読記憶媒体。
  37. デジタル信号に応答して、第１および第２の電流加算ノードにそれぞれ第１および第２の電流を送達するための手段と、
    前記第１および第２の電流加算ノードをそれぞれ差動増幅器の第１および第２の入力端子に結合するための手段と、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更するための手段と、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを第１の差動アナログ出力電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更するための手段と、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを第２の差動アナログ出力電圧に結合するように適合される、
    を備えるデジタル−アナログ変換器（ＤＡＣ）。
  38. 前記増幅器の第１の差動出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合するための手段と、
    前記増幅器の第２の差動出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合するための手段と
    をさらに備える請求項３７に記載のＤＡＣ。
  39. 前記差動増幅器に印加される制御信号を使用して、前記差動増幅器の高調波ひずみを変更するために、前記差動増幅器の同相モード利得を変更するための手段
    をさらに備える請求項３７に記載のＤＡＣ。
  40. 前記差動増幅器に供給される基準電圧に従って、前記差動増幅器の同相モード入力電圧を定義するための手段
    をさらに備える請求項３９に記載のＤＡＣ。
  41. 前記増幅器の前記差動入力端子間に差動カスコードを形成するための手段と、
    前記増幅器の差動出力端子間に差動ソースホロワ増幅ステージを形成するための手段と
    をさらに備える請求項４０に記載のＤＡＣ。
  42. 前記差動カスコードがフォールデッドカスコードである請求項４１に記載のＤＡＣ。
  43. 前記差動増幅器の周波数応答を補償するための手段
    をさらに備える請求項４０に記載のＤＡＣ。
  44. 前記差動増幅器内に配設された少なくとも１つのトランジスタのチャネル幅−チャネル長比を変更することによって前記差動増幅器の高調波ひずみを変更するための手段
    をさらに備える請求項４０に記載のＤＡＣ。
  45. 前記差動増幅器内に配設された少なくとも１つの電流源を流れる電流を変更することによって前記差動増幅器の高調波ひずみを変更するための手段
    をさらに備える請求項４０に記載のＤＡＣ。
  46. 少なくとも１つのコンデンサのキャパシタンスを変更することによって前記差動増幅器の高調波ひずみを変更するための手段
    をさらに備える請求項４３に記載のＤＡＣ。
  47. デジタル信号に応答して、第１および第２の電流を第１および第２の電流加算ノードに送達するための手段と、
    前記第１の電流加算ノードを第１の増幅器の差動入力端子に結合するための手段と、
    前記第２の電流加算ノードを第２の増幅器の差動入力端子に結合するための手段と、
    前記第１の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第１の電流加算ノードの電圧の変化に応答して第１の電流路の伝導率を変更するための手段と、ここにおいて、前記第１の電流路が、前記第１の電流加算ノードを、アナログ電圧を表す第１の差動電圧に結合するように適合される、
    前記第２の電流加算ノードのインピーダンスを事前定義された範囲内に維持するために、前記第２の電流加算ノードの電圧の変化に応答して第２の電流路の伝導率を変更するための手段と、ここにおいて、前記第２の電流路が、前記第２の電流加算ノードを、前記アナログ電圧を表す第２の差動電圧に結合するように適合される、
    第１の伝導率変更手段の出力と、前記第２の電流加算ノードとの間に第１のコンデンサを結合するための手段と、
    第２の伝導率変更手段の出力と、前記第１の電流加算ノードとの間に第２のコンデンサを結合するための手段と
    を備えるデジタル−アナログ変換器（ＤＡＣ）。
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