CN112233618A - 一种三级格雷码源驱动电路 - Google Patents

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Abstract

本申请公开了一种三级格雷码源驱动电路，包括：二进制转格雷码模块，用于将输入的二进制图像信号转换为格雷码图像信号，输出端连接逻辑控制电路；伽马校正电路，用于产生伽马校正电压，输出端连接两级格雷码电压选择器；逻辑控制电路和电平转换模块，产生电压选择器和插值电路的控制信号；两级格雷码电压选择器，对伽马校正电压进行细分，输出端连接第三级格雷码插值电路；第三级格雷码插值电路，利用格雷码控制偏置电流进行插值，产生源驱动电路的输出。与现有两级二进制源驱动电路相比，本申请具有动态功耗低、输出毛刺小、芯片面积小的优点。

Description

一种三级格雷码源驱动电路
技术领域
本发明涉及显示驱动电路技术领域，具体涉及一种采用三级架构和格雷码技术的10比特源驱动电路。
背景技术
显示屏离不开显示驱动电路，显示驱动电路的核心是源驱动电路，源驱动电路的性能直接决定了显示质量。在大尺寸OLED(Organic Light Emitting Diode，有机发光二极管)显示中需要高电压源驱动电路的支持，此外，由于屏幕分辨率高，源驱动电路的响应速度快，源驱动电路的动态功耗变成了一个不可忽视的问题。由于大尺寸OLED显示屏分辨率高，显示屏的每一列都有一个与之对应的源驱动电路，因此大尺寸OLED显示屏中源驱动电路通道数量太多导致芯片面积大的问题凸显出来。为实现图像的高质量显示，源驱动电路的输出精度至关重要，在高速源驱动电路中，由于开关噪声带来的大输出毛刺会对输出精度和动态功耗造成影响。
发明内容
本申请提出了一种三级格雷码源驱动电路，解决了现有技术源驱动电路中动态功耗大、输出毛刺大、芯片面积大的问题。
本申请实施例采用下述技术方案：
本申请实施例提供了一种采用三级架构和格雷码技术的10比特源驱动电路，包括：二进制转格雷码模块、伽马校正电路、逻辑控制电路、电平转换模块、两级格雷码电压选择器和第三级格雷码插值电路。
所述二进制转格雷码模块输入端接收二进制图像信号，并将二进制图像信号转换成格雷码图像信号，输出端连接所述逻辑控制电路中输入寄存器。
所述伽马校正电路产生伽马校正电压，对源驱动电路进行伽马校正，补偿人眼的非线性，输出端连接两级格雷码电压选择器的输入端；
所述逻辑控制电路将输入的10比特格雷码图像信号转换为格雷码电压选择器和格雷码插值电路的控制信号，输出端连接电平转换电路的输入端；
所述电平转换模块将低电压的控制信号转换为高电压控制信号从而对两级格雷码电压选择器和第三级的格雷码插值电路进行控制；
所述两级格雷码电压选择器为7比特，其中第一级电压选择器为4比特，第二级电压选择器为3比特，用于伽马校正电压的细分，输出端连接第三级格雷码插值电路；
所述第三级格雷码插值电路为3比特，对前两级电压选择器的输出电压做进一步的细分，产生源驱动电路的输出。
优选地，所述伽马校正电路包括：电平转换电路、三选一电路、红色电阻串、绿色电阻串、蓝色电阻串和缓冲器。。
优选地，所述逻辑控制电路包含移位寄存器、红色输入寄存器、绿色输入寄存器、蓝色输入寄存器、颜色选择器、2-4译码器和数据锁存器。
优选地，所述两级格雷码电压选择器包括第一级电压选择器、第二级电压选择器、8个电阻和2个电流源。
优选地，所述格雷码插值电路包括格雷码电流编程单元、插值电路单元和输出缓冲单元和相位补偿单元。
优选地，所述格雷码电流编程单元包括一个开关阵列和四个电流源。所述开关阵列的输入端接格雷码控制信号，输出端为格雷码偏置电流。所述电流源均连接到开关阵列中。
优选地，在本申请的任意一个实施例中，所述三级格雷码源驱动电路包含多个源驱动电路通道，多个源极驱动电路通道共用一个二进制转格雷码模块和伽马校正电路。例如，N个源极驱动电路通道共用一个二进制转格雷码模块和伽马校正电路，N是不小于1的整数。
本申请实施例采用的上述技术方案能够达到以下有益效果：与现有技术二进制源驱动电路相比，本申请具有动态功耗低、输出毛刺小、芯片面积小的优点。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请的三级格雷码源驱动电路结构示意图；
图2为本申请方案中的伽马校正电路结构示意图；
图3为本申请方案中的逻辑控制电路及二进制转格雷码模块结构示意图；
图4为本申请方案中的两级格雷码电压选择器结构示意图；
图5为本申请方案中的第三级格雷码插值电路结构示意图；
图6为本申请方案中的格雷码电流编程单元电路结构示意图；
图7为本申请方案中的三级格雷码源驱动电路与传统二进制源驱动电路输出波形对比图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下结合附图，详细说明本申请各实施例提供的技术方案。
图1为用于大尺寸OLED显示的10比特三级格雷码源驱动结构示意图。其主要包括：二进制转格雷码模块101、伽马校正电路102，每个通道中都包含逻辑控制电路103、电平转换模块104、两级格雷码电压选择器105、第三级格雷码插值电路106。
所述二进制转格雷码模块输入端接收二进制图像信号，并将二进制图像信号转换成格雷码图像信号，输出端连接所述逻辑控制电路中的输入寄存器。所述伽马校正电路产生伽马校正电压，对源驱动电路进行伽马校正，补偿人眼的非线性，输出端连接两级格雷码电压选择器的输入端。所述逻辑控制电路将输入的10比特格雷码图像信号转换为格雷码电压选择器和格雷码插值电路的控制信号，输出端连接电平转换电路的输入端。所述电平转换模块104将低电压的控制信号转换为高电压控制信号从而对两级格雷码电压选择器和第三级的格雷码插值电路进行控制。所述两级格雷码电压选择器为7比特，其中第一级电压选择器为4比特，第二级电压选择器为3比特，用于伽马校正电压的细分，输出端连接第三级格雷码插值电路。所述第三级格雷码插值电路为3比特，对前两级电压选择器的输出电压做进一步细分，产生源驱动电路的输出。
当所述三级格雷码源驱动电路包含多个源驱动电路通道，所有源驱动电路通道共用一个二进制转格雷码模块和伽马校正电路，这样可以减小芯片面积。共用一个伽马校正电路还可以减小通道之间的不一致性。
由于人眼对亮度呈现非线性的关系，因此需要进行伽马校正，伽马校正系数为2.2。将伽马校正电路集成在源驱动电路中可提高芯片的集成度，此时，源驱动电路变成了非线性的DAC(Digital to analog convertor，数字模拟转换器)。为实现高质量的显示，源驱动电路设计为10比特，此时，单个像素点可显示10亿种颜色。源极驱动电路采用三级结构，前两级DAC为7比特格雷码电压选择器，第三级DAC为3比特格雷码插值电路。7比特格雷码电压选择器可拆分为4比特第一级电压选择器和3比特第二级电压选择器。
图2为本申请所述的伽马校正电路结构示意图。伽马校正电路中包括：电平转换电路201、三选一电路202、红色电阻串203、绿色电阻串204、蓝色电阻串205和缓冲器206。所述伽马校正电路的输出端连接7比特两级格雷码电压选择器，并为其提供伽马校正电压信号。所述电平转换电路201的输入端接外部输入的控制信号，其输出端连接到三选一电路的控制端。所述红色电阻串、绿色电阻串、蓝色电阻串的输出端接三选一电路的信号输入端。所述缓冲器的输入端接三选一电路的输出端，其输出端为伽马校正电压信号。伽马校正电路产生17个伽马校正电压供后级的格雷码电压选择器使用。
图3为本申请所述的逻辑控制电路及二进制转格雷码模块结构示意图。输入的10比特二进制图像信号分为高4比特B[9:6]、中间3比特B[5:3]和低3比特B[2:0]，分别转换为格雷码。逻辑控制电路包含移位寄存器304、红色输入寄存器305、绿色输入寄存器306、蓝色输入寄存器307、颜色选择器308、2-4译码器309/310、数据锁存器311。
所述移位寄存器的输入端接外部的时钟信号和控制信号，其输出信号作为红色输入寄存器、绿色输入寄存器、蓝色输入寄存器的控制信号。所述红色输入寄存器、绿色输入寄存器、蓝色输入寄存器的输入端接二进制转格雷码模块的输出端，其输出端连接颜色选择器的输入端。所述颜色选择器的输出端高4比特信号连接2-4译码器的输入端，低6比特信号连接数据锁存器的输入端。所述2-4译码器的输出端连接数据锁存器的输入端。所述数据锁存器的输出端连接电平转换电路的输入端。
颜色选择器根据控制信号选择出10比特的红色、绿色或蓝色格雷码图像信号G[9:0]，其中高4比特的格雷码图像信号G[9:8]和G[7:6]分别经过2-4译码器并被数据锁存器锁存，低6比特格雷码图像信号G[5:0]不经过译码器直接锁存。
图4为本申请所述的7比特两级格雷码电压选择器结构示意图。7比特两级格雷码电压选择器包括第一级电压选择器(所述第一级电压选择器进一步包含第一级高电位电压选择器401、第一级低电位电压选择器402)、第二级电压选择器403、8个电阻和2个电流源。
所述第一级电压选择器的输入端连接伽马校正电路输出端，其控制端连接电平转换模块104的输出端，输出端连接在8个电阻构成的电阻串两端。所述第二级电压选择器的输入端连接8个电阻分压出的电压信号，其控制端连接电平转换电路的输出端，其输出端连接第三级格雷码插值电路的输出端。所述2个电流源连接在8个电阻构成的电阻串两端。
例如，为减少晶体管数量，仅使用NMOS作为开关。
由于MOS开关的导通电阻，V0′比理想第一级低电位电压选择器选出的电压大，V8′比理想第一级高电位电压选择器选出的电压小。为了使MOS开关导通电阻对输出精度的影响减到最小，减小串联的晶体管是一种有效措施。因此，第一级树状电压选择器的分支设置为4，代价是需要额外的译码电路。将译码电路移动到低压的逻辑控制模块中可以减小高压电路的复杂性，进而减小芯片面积。第一级电压选择器控制信号C[13:6]来自译码器输出信号经过了锁存器和电平转换电路。
电阻串放在第一级电压选择器和第二级电压选择器之间去做电压的细分，电阻串两端的电流源为电阻串提供偏置电流，可提高伽马校正电路中缓冲器的带载能力并且增加源驱动电路的响应速度。由于MOS开关上的电压降减小，源驱动电路的准确度得到提升。
3比特第二级电压选择器使用传统树状结构，对输入电压信号重新进行排序，即可实现第二级格雷码电压选择器。第一级电压选择器和第二级电压选择器中晶体管数量分别为40和28，电流源中晶体管数量为4，两级格雷码电压选择器开关数量为72，相比于7比特单级二进制电压选择器，开关数量大幅减少。由于电压选择器面积会占整个源驱动电路面积的近一半，所以电压选择器中开关数量的大幅减少会使源驱动电路的面积大幅减小。
使用格雷码代替二进制将会降低电压选择器中比特跳变的频率，信号翻转频率的降低会使电压选择器的输出毛刺减小。相比于二进制单级电压选择器，两级的格雷码电压选择器晶体管数量大幅减少，输出毛刺会进一步减小。由于毛刺的减小，三级格雷码源驱动电路的动态功耗也会随之降低。
图5为本申请所述的3比特第三级格雷码插值电路结构示意图。格雷码插值电路包括：格雷码电流编程单元501、插值电路单元502、输出缓冲单元503和相位补偿单元504。
所述格雷码电流编程单元为插值电路单元提供偏置电流。所述插值电路单元的输入端连接两级格雷码电压选择器的输出端，其控制端连接电平转换模块104的输出端，输出端连接甲乙类输出缓冲器的输入端。所述输出缓冲单元采用甲乙类输出缓冲器，其输出信号即为源驱动电路的输出。所述的相位补偿单元连接插值单元的输出端和输出缓冲单元的输出端，以提高插值电路稳定性。
图6为本申请所述的格雷码电流编程单元电路结构示意图。格雷码电流编程单元包括1个开关阵列601和4个电流源。
所述开关阵列的输入端接格雷码控制信号，输出端为格雷码偏置电流。
所述电流源均连接到开关阵列中。第一、第二、第三、第四电流源输出电流分别为I、2I、4I和7I。格雷码控制信号C[2:0]通过控制开关阵列中开关的通断，输出格雷码偏置电流IB1。格雷码偏置电流IB1为插值电路单元提供偏置电流。
源驱动输出电压VOUT受插值电路输入电压VH和VL电压差的控制，同时，源驱动输出电压VOUT的大小也受格雷码偏置电流IB1的控制。IB1的大小受输入格雷码的控制，因此，输出电压受输入格雷码控制信号的控制。由于格雷码插值电路中开关反转频率的降低，偏置电流IB1的毛刺减小。使用电流源拷贝偏置电流，IB1的毛刺会进一步减小。毛刺减小时插值电路的动态功耗也会降低，源驱动电路的总功耗也会相应降低。
在大尺寸OLED显示中源驱动电路的负载电容较大，为驱动大负载电容，输出缓冲单元503采用甲乙类输出缓冲放大器。甲乙类输出缓冲放大器在不增加建立时间的同时减小了插值电路的静态功耗。
为提高系统的稳定性，在第三级格雷码插值电路中加入了相位补偿单元504。
图7为本申请所述的格雷码源驱动电路与传统二进制源驱动电路输出波形对比图。初始时刻源驱动电路输出电压为V1，t1时刻源驱动电路输出电压发生变化，传统二进制源驱动电路在t2时刻输出电压变为V2，所需耗时t2-t1，且毛刺幅度较大。而本发明提出的格雷码源驱动电路毛刺幅度远小于传统二进制源驱动电路，输出电压从V1变到V2所需时间也小于t2-t1。类似的，放电过程中源驱动输出电压在t3时刻发生变化，传统二进制源驱动电路在t4时刻输出电压变为V1，所需耗时t4-t3，且毛刺幅度较大。而本发明提出的格雷码源驱动电路毛刺幅度远小于传统二进制源驱动电路，输出电压从V2变到V1所需时间也小于t4-t3。毛刺大幅减小会大幅降低源驱动电路的动态功耗，总功耗也会随之降低。总之，相比于传统二进制源驱动电路，本发明提出的三级格雷码源驱动电路具有输出毛刺小、动态功耗低的优点。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (7)

1.一种三级格雷码源驱动电路，其特征在于，包括：二进制转格雷码模块、伽马校正电路、逻辑控制电路、电平转换模块、两级格雷码电压选择器和第三级格雷码插值电路；
所述二进制转格雷码模块输入端接收二进制图像信号，并将二进制图像信号转换成格雷码图像信号，输出端连接所述逻辑控制电路中的输入寄存器；
所述伽马校正电路产生伽马校正电压，对源驱动电路进行伽马校正，补偿人眼的非线性，输出端连接两级格雷码电压选择器的输入端；
所述逻辑控制电路将输入的10比特格雷码图像信号转换为格雷码电压选择器和格雷码插值电路的控制信号，输出端连接电平转换电路的输入端；
所述电平转换模块将低电压的控制信号转换为高电压控制信号从而对两级格雷码电压选择器和第三级的格雷码插值电路进行控制；
所述两级格雷码电压选择器为7比特，其中第一级电压选择器为4比特，第二级电压选择器为3比特，用于伽马校正电压的细分，输出端连接第三级格雷码插值电路；
所述第三级格雷码插值电路为3比特，对前两级电压选择器的输出电压做进一步细分，产生源驱动电路的输出。
2.如权利要求1所述的三级格雷码源驱动电路，其特征在于，所述逻辑控制电路包括：移位寄存器、红色输入寄存器、绿色输入寄存器、蓝色输入寄存器、颜色选择器、2-4译码器和数据锁存器；
所述移位寄存器的输入端接外部的时钟信号和控制信号，其输出信号作为红色输入寄存器、绿色输入寄存器、蓝色输入寄存器的控制信号；
所述红色输入寄存器、绿色输入寄存器、蓝色输入寄存器的输入端接二进制转格雷码模块的输出端，其输出端连接颜色选择器的输入端；
所述颜色选择器的输出端高4比特信号连接2-4译码器的输入端，低6比特信号连接数据锁存器的输入端；
所述2-4译码器的输出端连接数据锁存器的输入端。所述数据锁存器的输出端连接电平转换电路的输入端。
3.如权利要求1所述的三级格雷码源驱动电路，其特征在于，所述伽马校正电路包括：电平转换电路、三选一电路、红色电阻串、绿色电阻串、蓝色电阻串和缓冲器；
所述伽马校正电路的输出端连接7比特两级格雷码电压选择器，并为其提供伽马校正电压信号；
所述电平转换电路的输入端接外部输入的控制信号，其输出端连接到三选一电路的控制端；
所述红色电阻串、绿色电阻串、蓝色电阻串的输出端接三选一电路的信号输入端；
所述缓冲器的输入端接三选一电路的输出端，其输出端为伽马校正电压信号。
4.如权利要求1所述的三级格雷码源驱动电路，其特征在于，所述两级格雷码电压选择器包括：第一级电压选择器、第二级电压选择器、8个电阻和2个电流源；
所述第一级电压选择器的输入端连接伽马校正电路输出端，其控制端连接所述电平转换模块的输出端，输出端连接在8个电阻构成的电阻串两端；
所述第二级电压选择器的输入端连接8个电阻分压出的电压信号，其控制端连接电平转换电路的输出端，其输出端连接第三级格雷码插值电路的输出端；
所述2个电流源连接在8个电阻构成的电阻串两端。
5.如权利要求1所述的三级格雷码源驱动电路，其特征在于，所述第三级格雷码插值电路包括：格雷码电流编程单元、插值电路单元、输出缓冲单元和相位补偿单元；
所述格雷码电流编程单元为插值电路单元提供偏置电流；
所述插值电路单元的输入端连接两级格雷码电压选择器的输出端，输出端连接输出缓冲器的输入端；
所述输出缓冲单元采用甲乙类输出缓冲器，其输出信号即为源驱动电路的输出；
所述的相位补偿单元连接插值单元的输出端和输出缓冲单元的输出端。
6.如权利要求5所述的三级格雷码源驱动电路，其特征在于，所述格雷码电流编程单元包括：一个开关阵列和四个电流源；
所述开关阵列的输入端接格雷码控制信号，输出端为格雷码偏置电流；
所述电流源均连接到开关阵列中。
7.如权利要求1～6任意一项所述的三级格雷码源驱动电路，其特征在于，所述三级格雷码源驱动电路包含多个源驱动电路通道，多个源驱动电路通道共用一个二进制转格雷码模块和伽马校正电路。
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