CN103907288A

CN103907288A - 数模转换器

Info

Publication number: CN103907288A
Application number: CN201280051384.9A
Authority: CN
Inventors: F·博雷; M·温根德; E·杜梅因
Original assignee: e2v Semiconductors SAS
Current assignee: Spy encourages Da Yituwei semiconductors limited company
Priority date: 2011-10-21
Filing date: 2012-10-08
Publication date: 2014-07-02
Anticipated expiration: 2032-10-08
Also published as: FR2981813A1; CN103907288B; FR2981813B1; US20140253356A1; JP5956588B2; WO2013056997A1; US9041577B2; JP2014531164A; EP2769473A1; EP2769473B1

Abstract

本发明涉及一种转化电流的数模转换器。该转换器包括：具有由数字寄存器（REG）控制的两个晶体管（T1，T2）的差分支路对，其中数字寄存器由时钟频率触发；和两个电阻负载（R1，R2），其接收差分支路的电流以产生差分电信号，此信号表示转换的模拟结果。转换器包括差分支路电流的两路开关：第一开关（Q1a，Q1b，Q2a，Q2b）在70%至95%时钟周期内使能差分支路电流到负载的传输并在剩余的时间内将这些电流转移出负载；第二开关（Q’1a，Q’1b，Q’2a，Q’2b）交替而且对称地在差分支路和负载之间制造直接连接，然后制造交叉连接。转换器提供具有高频谱纯度的信号并能在输出模拟信号频谱的四个奈奎斯特区，尤其是第二和第三区中以很好的功率水平工作。

Description

数模转换器

技术领域

本发明涉及转化电流的数模转换器。电流转换器包括多个具有完全一致值或加权值的电流源，优选是加权的以减小电路尺寸；待转换数字信号是二进制字，此字的位用于单独控制不同的源，以使能或阻止电流从每个源流向共有的负载；负载充当模拟加法器，因为在负载端出现的电压取决于注入电流的和，并且表示输入二进制字的模拟值。

背景技术

实践中，每个电流源提供一对差分支路，即一奇支路和一偶支路；每条支路分别包括一晶体管，集电极电流表示此支路的电流；两个晶体管分别由输入位和其互补位控制。结果，根据输入位的值，一个晶体管导通的同时另一个关断，反之亦然。奇支路的负载对于所有奇支路是共有的，偶支路的负载对于所有偶支路是共有的。

已经发现，在此种转换器带来的问题中，改变二进制字时晶体管的切换引入了显著的切换噪声。切换对于所有晶体管是同时的（在时钟的控制下）。然而，不同晶体管的响应时间是广泛分散的。另外，全局响应时间很大程度上取决于连续的两个待转换二进制字的差别。随着为数字数据元素计时的时钟的频率F上升，转换器的线性度和输出信号的频谱纯度会降低。

另外，输出信号的功率频谱受限于此切换所用的时钟频率。理论上，此频谱（作为频率的函数的输出信号功率）是具有多重叶片的正弦(x)/x形式的曲线，其在时钟频率附近具有非常高的衰减，并在1.5倍时钟频率上有峰值。因此，对于一些频率范围，很难获得具备足够强度的输出信号，尤其是在时钟频率附近，而且，在所需频率范围内，很难获得其强度与频率无关的输出信号。

已经有改进的提议，例如US2006/0022856，其中时钟的半周期被用于避免电流在输入处的二进制字被切换时流向负载。下一个半周期内，新的二进制字在转换器的输入稳固建立，流向负载的电流被再次使能。

例如，假设，由周期时钟CLK，CLKb触发，输入字被引入了缓冲寄存器（或“锁存器”），其中CLK表示半周期内时钟的活跃电平，CLKb表示下一个半周期内不活跃的互补电平，在CLK的下降沿用新二进制字装载寄存器，从而在此下降沿之后的CLKb=1的半周期内阻止电流流动，并在随后CLK=1的半周期内再次使能电流流动，而此时新二进制字正在稳定。更精确地说，电流流动的阻止在于，从电阻负载转移电流而不中断奇偶支路晶体管中的此电流。

此种转换器被称为RTZ转换器，即归零转换器，因为，在CLK=0的半周期CLKb内，模拟输出信号周期性地经过零点。

一方面，因为电流源的开关分散的抑制，输出信号的频谱纯度被改善了，另一方面，输出信号频谱分布地更好，并且在时钟频率附近没有低谷。但是，输出信号的功率更小了。

在时钟频率两个半周期内以互补方式运行的转换器也已被提出了。第一半周期内，奇差分支路的晶体管电流被送至奇负载而偶差分支路的电流被送至偶负载。下一个时钟半周期内，晶体管和负载之间的联接交叉，将奇支路的电流送至偶负载，反之亦然；这样，在时钟信号的两个连续半周期内，转换器输出信号传送两个连续的互补模拟值（一个表示二进制字，一个表示互补的字）。某种意义上说，这是模拟输出信号的补充调制，其在使用时解码。某种意义上说，输出信号的功率加倍了，而输出频谱也改变了，尤其是在某些频率加强了功率，所述频率位于时钟频率的一半与时钟频率（甚至更高频率）之间。

显然，这种切换模式与RTZ模式不符；前者中，每个时钟半周期内，来自源的电流必须送至负载；后者中，此半周期内电流必须从负载转移（至电源）。

发明内容

本发明的一个目的是，在超过两倍时钟频率的宽频率范围内，既获得输出信号的高频谱纯度又获得比现有技术所允许的更高的输出功率，其中时钟频率定义了数字输入信号的刷新速率。

为此目的，本发明提出，在比时钟半周期短的时间段内使用归零模式，并且将时钟周期的剩余部分分为两部分，在这两部分中，电流源与负载之间的联接交替为直接和交叉联接。

本发明因此提出了一种数模转换器，所述数模转换器至少具有电流源组；有两个晶体管的差分支路对，其中所述晶体管连接至每个电流源；由频率为F的时钟频率触发的、接收待转换数字数据元素的寄存器，所述寄存器控制所述支路的晶体管，以作为所述待转换数字数据元素的值的函数，从所述电流源切换电流单独至每对差分支路中的一个或另一个；以及一对电阻负载，所述电阻负载接收所述差分支路的电流，以产生差分输出电信号，所述信号的模拟值表示待转换数字数据元素；此转换器还具有开关电路，所述开关电路插入在所述差分支路和所述负载之间，以使能所述差分支路的到达所述负载的电流传送，或从所述负载转移这些电流，其特征在于：

-所述开关电路包括，建立按所述时钟频率周期性地转移、之后进行使能操作的装置，所述使能时间与所述时钟周期间的占空比在0.7到0.95的范围内，

-所述开关电路包括开关单元，所述开关单元允许所述差分支路和所述负载之间的直接联接或交叉联接，所述开关电路还包括控制所述开关单元的装置，以在所述使能时间的前半段将所述差分支路直接连接至所述负载的输入，并在所述使能时间的后半段按交叉方式连接，以在所述时间的两半之间倒转电输出信号的符号。

开关电路从而提供两个不同的功能，这两个功能优选由在差分支路和加法装置之间的两个叠加的单元提供。第一个功能（传送或转移的使能操作）由第一开关单元提供，第二个功能（直接或交叉联接）由第二开关单元提供。各单元可以一个接着一个地、从差分支路到加法装置按顺序或按反序放置，第一单元优选插入到差分支路和第二单元之间。

两单元开关电路优选为多对差分支路共有（但优选不为所有差分支路共有；就是说，转换器会具有多个开关电路，每个与一群差分支路对相连），一个群所共有的差分支路在与此群相连的开关电路的输入汇合。

开关电路具有与每个差分支路相连的晶体管对，以提供两个差分支路的电流的对称切换。完全一致的辅助电流源优选连接在开关电路和电源端之间，使得即使是连接至无电流流过的差分支路的开关电路晶体管对的那些电流源中也流过非零电流。

控制转移的信号的跃迁沿和时钟信号的跃迁沿之间的时间对准优选是可调的；控制差分支路和负载之间的交叉的信号，其跃迁沿之间的时间对准也是如此。

当电流源组包括其值的加权是根据二叉加权的电流源时，本发明尤其实用：加权导致各个差分支路的晶体管响应时间高度分散，但是本发明可以克服此分散的缺点。

附图说明

下面具体实施方式会公开本发明的其他特性和优点，其中涉及的附图为：

-图1图示了部分根据现有技术的数模转换器；

-图2图示了根据本发明的转换器的构成；

-图3图示了转换器操作的时序图；以及

-图4图示了根据另一实施方式的转换器的构成。

具体实施方式

图1以简化的形式图示了根据现有技术的归零转换器原理。

数字寄存器REG接收二进制字形式的、待转换的数字数据元素。对于每位，寄存器包括两个输出，分别是提供位的奇输出和提供其互补位的偶输出。转换器具有其个数等于待转换字的位数的平行的部分。图中只显示了对应于寄存器的两位的转换器的两部分。只有对应于输出位D及其互补位Db的一部分会被具体描述。不同部分的输出都是电流输出；对于每部分，存在着奇输出E1和偶输出E2；它们是互补的；如果对应的寄存器位被置为1，奇输出提供电流（即，送往差分支路的输入电流），如果寄存器位被置为0则不提供电流；偶输出则相反。

不同部分的输出电流根据待转换字每位所分配的权重被加权。从而，每部分的内置电流源具有相应加权的值。

来自奇输出的电流在加法器电路ADD相加；来自偶输出的电流也在此电路另外相加。加法可以简单地借助接收所有来自奇输出的电流的负载电阻和接收所有来自偶输出的电流的另一负载电阻进行。在这些电阻端上的电压之间的差V_out是差分模拟电压，其表示待转换二进制字的数字值。此差由加法器电路ADD的输出OUT提供。

对应于待转换字中一位的部分包括一对传统的差分支路，这对差分支路由抽取自电流源I₀的共有电流提供。奇支路包括晶体管T1，其由寄存器中的位1（就是说，寄存器奇输出上的位1）控制导通并由寄存器中的位0控制关断。偶支路包括晶体管T2，其由寄存器中的位0（从而寄存器偶输出上的位1）控制导通并由寄存器中的位1控制关断。

在非归零转换器中，这些晶体管的集电极电流被直接施加到加法器电路。

这里，图1中的转换器为归零转换器。它包括开关电路，此开关电路允许电流流向加法器电路，或相反地，转移电流至电源端。奇差分支路允许其电流（如果存在的话，也就是说，如果寄存器包含位1）流向第一两晶体管开关电路Q1a和Q1b；偶支路允许其电流，如果存在的话，流向与第一开关电路同时受控的第二两晶体管开关电路Q2a、Q2b。

整个转换器共同的开关电路的控制是电路SWC，其接收时钟电路HOR发送的、频率为F的对称周期时钟信号CLK。开关电路在CLK=1的半周期里处于第一状态，在CLK=0的半周期里处于第二状态。应当注意，CLKb是信号CLK的互补位。

与半周期CLK和CLKb同步的电路SWC控制了开关电路两种状态；在信号CLK的控制下，寄存器在每个时钟周期也装载新的数字数据元素；例如，信号CLK的下降沿触发新二进制字（存在于寄存器的输入）的载入寄存器的输出，以替换先前的二进制字。

此载入的稳定和离开差分支路的电流的稳定需要一定时间，此时间对转换器的所有部分不一定是一样的，因为电流值根据部分而不同：如果各部分都具有一样的电流权重，电流值间存在一定程度的偏差，但是最重要的是，如果各部分按照二叉方式加权，电流值固有地不同。

结果，在整个CLK=0的半周期内，开关电路被置于第一状态，其中晶体管Q1b和Q2b导通并且将电流从差分支路转移至电路电源V_CC。电路SWC的输出从而控制晶体管Q1b和Q2b。

相反的，在整个CLK=1的半周期内，开关电路通过关断晶体管Q1b和Q2b被置于第二状态，阻止电流的任何转移；晶体管Q1a和Q2a正常导通；它们可以被电路SWC的互补输出控制，但在所给的例子中，它们的基极被置于使其导通的固定电势V偏置。那么，取决于存在于寄存器REG中的位，电流从晶体管Q1a或晶体管Q2a流过。此电流从而被加法器ADD利用。

差分输出电压V_out的值在CLK=1的半周期表示输入的二进制字，在另一时钟半周期归零。

图2图示了根据本发明的修改。转换器一般结构，即寄存器每位具有一个部分的结构保留了下来；不同部分的电流优选按二叉方式加权。然而，不同于图1中的单独开关单元（具有两个开关电路），部分包括两个开关单元，在差分支路（由晶体管T1和T2的集电极表示）和加法器电路ADD间叠加（即，串联）。

与图1共有的元素具有相同的附图标记和相同的功能；它们不会再被描述。

第一开关单元包括，对于奇差分支路的晶体管Q1a和Q1b和对于偶支路的晶体管Q2a和Q2b。其具有与图1的相同的功能，即，使能从差分支路流向加法器电路的电流，或相反地转移此电流至电源V_CC。

加法器电路ADD可以简单地由两个完全相同的、由电源电压V_CC供电的负载电阻R1和R1构成。其包括两个输入E1（被称为奇输入）和E2（偶输入）。每个输入从所述部分的一对支路中的一个差分支路接收电流。

两单元开关电路优选为多对差分支路共有（但优选不为所有差分支路共有；就是说，转换器会具有多个开关电路，每个与一群差分支路相连）；一个群中的差分支路在与此群相连的开关电路的输入汇合，意味着，此群所有偶对的集电极连接到一起，所有奇支路的集电极连接到一起。

如图2所示，转换器其他部分的差分支路如此连接到第一部分的差分支路，使得开关电路为所有部分共有（或至少为几个部分组成的群共有）。奇差分支路实际上由几个部分组成的群的所有奇差分支路连接构成，而偶支路由此群的所有偶支路连接构成。加法器电路ADD实质上充当电流到电压的转换器，产生正比于支路电流的和的电压，其中所述支路具有同样的奇偶。这就是为什么简单的电阻负载R1和R2可足以构成加法器。转换器部分的其他群通过相同的输入E1和E2连接至相同的电阻负载。

差分输出OUT提供作为两个负载端的电压差的电压V_out。

使能操作和电流的转移由电路SWC控制，电路SWC在其两个输出提供两个互补的信号RSH和RSHb。信号RSH控制第一开关单元的晶体管Q1a和Q2a；信号RSHb控制此第一单元的晶体管Q1b和Q2b。电流的流动由高电平的RSH使能，使得晶体管Q1a和Q2a导通，同时，低电平的RSHb关断晶体管Q1b和Q2b。转移由高电平的RSHb控制，关断晶体管Q1a和Q2a，低电平的RSH使得晶体管Q1b和Q2b导通。不同于参照图1描述的控制系统，电路SWC输出上的RSH和RSHb的处于高电平的持续时间不等于半周期。相反，电流流动的使能信号（RSH=1）的持续时间和时钟周期CLK之间的占空比在0.7到0.95的范围内。

图3的时序图显示了不对称信号RSH与周期为T的对称时钟CLK的关系。

信号RSH和RSHb的跃迁沿与时钟信号的边沿如此对准，使得只有当在寄存器REG输出的逻辑电平稳定时，才使能输送到加法器电路的电流。优选地，信号RSH在CLK的下降沿经过高电平。但是，在0.05至0.3倍时钟周期的范围内的持续时间之后，信号RSH下降回电平0。

图2中的电路还图示了第二开关单元，其包括，对于奇差分支路的两个晶体管Q’1a和Q’1b和对于偶差分支路的晶体管Q’2a和Q’2b。当差分支路的电流没有被第一单元转移到电源时，电流通过此第二单元。

第二开关单元用以交替地切换奇差分支路的电流使其流向奇输入E1（称为“直接”连接）继而流向偶输入E2（称为“交叉”连接），相反的，用以交替地切换偶差分支路的电流使其流向偶输入E2（直接连接）继而流向奇输入E2（交叉连接）。

为此目的，晶体管Q’1a被连接在晶体管Q1a（第一开关电路的输出）和输入E1之间，晶体管Q’1b被连接在晶体管Q1a和输入E2之间，晶体管Q’2a被连接在晶体管Q2a和输入E2之间，最后，晶体管Q’2b被连接在晶体管Q2a和输入E1之间。

晶体管Q’1a和Q’2a接收同样的控制信号RF，而晶体管Q’1b和Q’2b接收互补信号RFb。信号RF和RFb是周期性的，其以时钟频率为周期。它们的相位与电路SWC提供的使能信号这样对准，以致在使能信号持续时间中间具有电平跃迁的变化，如图3时序图所示。所示的例子中，RF高电平（类似的，RFb高电平）的持续时间等于时钟半周期，因为这是RF和RFb最简单的实施方式，但是重点在于，使能持续时间（RSH在电平1）被分为两个相等的部分，第一部分中RF=1而第二部分中RF=0。

这样：

-在使能信号之外，差分支路的电流完全不流向加法器电路ADD；

-在使能信号的前半段，差分支路和加法器电路间的连接是直接的；

-在使能信号的具有与前半段相同的持续时间的后半段，连接是交叉连接。

转换器的输出OUT提供调制为时钟频率的电压信号，此调制是对称的，因为，由于交叉联接，此输出提供的模拟电压的电平交替地表示二进制字及其补码；电压表示所提供的二进制字的时间在0.35至0.47倍T的范围内，其中T是时钟周期；提供表示二进制字补码的电压的时间具有相同的值。

图3的时序图图示了控制信号的排序；时序图中的线如下：

-具有周期T的对称时钟信号CLK，（此例中）下降沿定义了改变寄存器REG输出状态的指令，以将新二进制字应用于差分支路；

-DATA：寄存器输出的状态，其具有在时钟信号下降沿之后的这些输出的电平建立时间；

-RSH，第一开关单元的控制信号；其周期为T；RSH的高峰值的持续时间在0.05T到0.3T的范围内；低峰值的持续时间在0.95T到0.7x T的范围内；RSH的上升沿优选与时钟信号CLK的下降沿一致，RSH高峰值持续足够长，使得寄存器的输出稳定。

-RF，第二开关电路的控制信号，其具有与时钟相同的周期T；高电平到低电平的跃迁位于RSH处于低电平的时段的中间；

-V_out，转换器输出的调制的模拟电压。

在转换器输入上的二进制字改变时，开关控制信号的此种配置抵消了寄存器输出上不良跃迁的风险。这提供了输出信号的高频谱纯度。另外，在时钟频率周围的频带，转换器输出上的模拟信号的高功率得以保存。

如果频域被分为四个奈奎斯特区，其分别为：

-0至F/2的频率，其中F是时钟频率CLK；

-F/2至F的频率；

-F至3F/2的频率；

-3F/2至2F的频率,

第二和第三区里提供了非常好的功率水平，而这是传统方案所不能的。甚至，在第四奈奎斯特区的许多部分里，具有可接受的功率水平是可能的。

转移电流至电源的持续时间，其选择取决于寄存器和差分支路晶体管T1和T2的开关性能。这是因为，必须等到差分支路新的导通状态稳固地建立，转移才能发生。已经发现，就算差分支路的电流源是二叉加权的（就来自不同的源的电流值的分散而言的不利情形），转移的持续时间可以在时钟周期T的5%到30%的范围内。

RSH和RF信号跃迁沿的对准优选是可调的，如果有多个群的话，对于每个群，上述跃迁沿优选是单独可调的。类似的，如果有多个群的话，转移的持续时间优选是对于每个群单独可调的。

优选地，将完全一致的辅助电流源连接至差分支路晶体管T1和T2的集电极，使得即使在连接至无电流流过的差分支路的开关电路晶体管对的集电极中也流过非零电流。这限制了晶体管T1和T2的集电极电势的变化（这些电势按照二进制字值的函数变化）。这样，避免开关电路中不同晶体管对的晶体管基极-发射极电压的极度不平衡是可能的。这些辅助源的电流值可以是与同一开关电路相连的差分支路的电流和的大约20%。

不同的实施方式中，用来将差分支路和加法器电路交叉联接和非交叉联接的第二开关单元并不是位于第一单元和加法器电路的电阻负载之间，而是位于差分支路和使能或转移电流的第一单元之间。

图4图示了此种变化的示范性实施方式。第二开关电路的晶体管对Q’1a，Q’1b直接连接至晶体管T1的集电极；晶体管对Q’2a，Q’2b连接至晶体管T2的集电极。

处于高电平的信号RF使得晶体管Q’1a和Q’2a导通，然后切换来自晶体管T1的电流流向第一开关单元的对Q1a和Q1b，并在重置周期外从那里流向输入E1；同时，它们切换来自晶体管T2的电流流向第一开关单元的对Q2a和Q2b，并在重置时刻外从那里流向输入E2。

处于高电平的信号RFb使得晶体管Q’1b和Q’2b导通，然后交叉联接：它们切换来自晶体管T1的电流通过晶体管对Q2a，Q2b流向输入E2，并且切换来自晶体管T2的电流通过对Q1a，Q1b流向输入E1。

图4的电路中，优选地提供了连接至晶体管T1和T2集电极的辅助电流源，如同图2。

在图2和图4的电路中，也可以在第一和第二开关电路之间的结点提供其他辅助电流源。图2的电路中，一方面，它们会连接至晶体管对Q1a，Q1b的发射极，另一方面，会连接至Q2a，Q2b的发射极。图4的电路中，如图所示，它们连接至对Q’1a，Q’1b和Q’2a，Q’2b的发射极。

依照本发明的电路，如上所述，意在允许使能单元和联接交叉单元的同时使用。然而，如果移除一个或多个开关单元的控制，它也允许依照现有技术模式的操作。操作模式可以根据所需信号频谱选择；依照本发明的、使用两个开关单元的模式对于在第二和第三、甚至第四奈奎斯特区具有分量的模拟频率的频谱最为有用。

为了最优化转换器的操作，时钟优选是差分的，并且通过差分二叉树分布于转换器的全部部分，其中差分二叉树就数据传送时间而言（不仅就支路的物理长度而言）是平衡的，而且此差分二叉树的结点具有去抖阻尼电阻。在每群开关器件之前不同的点上安装重复器（额外的晶体管）可以减小按此方法分布的时钟支路的电流负载。

Claims

1.一种数模转换器，所述数模转换器至少具有电流源组；有两个晶体管（T1,T2）的差分支路对，其中所述晶体管连接至每个电流源；由频率为F的时钟频率触发的、接收待转换数字数据元素的寄存器（REG），所述寄存器控制所述支路对的晶体管，以作为所述待转换数字数据元素的值的函数，从所述电流源切换电流单独至每对差分支路中的一个或另一个；以及两个电阻负载（R1,R2），所述电阻负载接收所述差分支路的电流，以产生差分输出电信号，所述信号的模拟值表示待转换数字数据元素；此转换器还具有开关电路，所述开关电路插入在所述差分支路和所述负载之间，以使能所述差分支路的向所述负载的电流传送，或从所述负载转移这些电流，其特征在于：

-所述开关电路包括开关单元，所述开关单元允许所述差分支路和所述负载之间的直接联接或交叉联接，所述开关电路还包括控制所述开关单元的装置，以在所述使能时间的前半段将所述差分支路直接连接至所述负载，并在所述使能时间的后半段按交叉方式连接，以在所述时间的两半之间倒转电输出信号的符号。

2.根据权利要求1所述的转换器，其特征在于，所述占空比是可调的。

3.根据权利要求1或2所述的转换器，其特征在于，控制转移的信号的跃迁沿和时钟信号的跃迁沿之间的时间对准是可调的。

4.根据权利要求1至3中任意一项所述的转换器，其特征在于，所述电流源组包括：电流源值的加权是根据二叉加权的电流源。

5.根据权利要求1至4中任意一项所述的转换器，其特征在于，所述开关电路具有与每个差分支路相连的晶体管对，以提供所述两个差分支路的电流的对称切换，而完全一致的辅助电流源在所述开关电路和电源端之间连接至所述的两个差分支路，使得连接至两个支路的晶体管对中流过非零电流。