JPH0344216A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH0344216A JPH0344216A JP18077489A JP18077489A JPH0344216A JP H0344216 A JPH0344216 A JP H0344216A JP 18077489 A JP18077489 A JP 18077489A JP 18077489 A JP18077489 A JP 18077489A JP H0344216 A JPH0344216 A JP H0344216A
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- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ディジタル信号をアナログ信号に変換するＤ
／Ａ変換器に関する。
／Ａ変換器に関する。
（従来の技術）
通信等の対象となる原情報は、アナログ量であることが
多い。一方、情報処理は、ディジタル技術によりなされ
ることが多い。このため、これらのインタフェース手段
であるＡ／Ｄ変換及びＤ／Ａ変換に関する技術は、重要
性を増しつつある。
多い。一方、情報処理は、ディジタル技術によりなされ
ることが多い。このため、これらのインタフェース手段
であるＡ／Ｄ変換及びＤ／Ａ変換に関する技術は、重要
性を増しつつある。
第５図は４ビツトの分解能をもつ従来のＤ／Ａ変換器の
構成を示す図である。
構成を示す図である。
同図において、Ｑｌｌ及びＱ１２、Ｑ２１及びＱ２２、
Ｑ３１及びＱ３２、Ｑ４１及びＱ４２は、それぞれ、差
動ペアトランジスタを示している。
Ｑ３１及びＱ３２、Ｑ４１及びＱ４２は、それぞれ、差
動ペアトランジスタを示している。
各差動ペアトランジスタの共通接続されたエミッタ端子
は、それぞれ、電流値について２進の重み付けのなされ
た電流源８１，４１，２Ｉ、Ｉを介し、負電源ＶＥＨに
接続されている。
は、それぞれ、電流値について２進の重み付けのなされ
た電流源８１，４１，２Ｉ、Ｉを介し、負電源ＶＥＨに
接続されている。
トランジスタＱｌｌ 、Ｑ２１ 、Ｑ３１ 、Ｑ４１の
共通接続されたコレクタ端子は、抵抗Ｒｏｕｔを介し、
グランドに接地されている。
共通接続されたコレクタ端子は、抵抗Ｒｏｕｔを介し、
グランドに接地されている。
トランジスタＱｌｌ 、Ｑ２１ 、Ｑ３１ 、Ｑ４１の
ベース端子には、それぞれ、ディジタル信号Ｄ １．Ｄ
２゜Ｄ３．Ｄ４が入力される。
ベース端子には、それぞれ、ディジタル信号Ｄ １．Ｄ
２゜Ｄ３．Ｄ４が入力される。
トランジスタＱ１２ 、Ｑ２２． Ｑ３２． Ｑ４２の
共通接続されたコレクタ端子は、グランドに接地されて
いる。
共通接続されたコレクタ端子は、グランドに接地されて
いる。
トランジスタＱ１２ 、Ｑ２２ 、Ｑ３２ 、Ｑ４２の
ベース端子には、それぞれ、ディジタル相補信号Ｕｔ。
ベース端子には、それぞれ、ディジタル相補信号Ｕｔ。
Ｄ ２．Ｄ ３．Ｄ ４が人力される。
そして、差動ペアトランジスタが電流スイッチとしては
たらき、ディジタル信号及びディジタル相補信号により
電流の流れる経路が切替えられ、抵抗Ｒｏｕｔの両端に
ディジタル信号に対応したアナログ電圧が出力される。
たらき、ディジタル信号及びディジタル相補信号により
電流の流れる経路が切替えられ、抵抗Ｒｏｕｔの両端に
ディジタル信号に対応したアナログ電圧が出力される。
しかしながら、このように構成されたＤ／Ａ変換器にお
いては、各ディジタル信号の切替わ力時のずれあるいは
スイッチを構成する各ビットのトランジスタの動作電流
の差によるスイッチング速度の違い等から、ジッタが発
生するという問題がある。
いては、各ディジタル信号の切替わ力時のずれあるいは
スイッチを構成する各ビットのトランジスタの動作電流
の差によるスイッチング速度の違い等から、ジッタが発
生するという問題がある。
そこで、第６図に示すように、このようなり／Ａ変換器
１の前段にマスタースレーブフリップフロップ（ＭＳＦ
Ｆ）２を置き、かつＤ／Ａ変換器１の電流源を構成する
トランジスタの動作時の電流密度を等しくすることが考
えられる。
１の前段にマスタースレーブフリップフロップ（ＭＳＦ
Ｆ）２を置き、かつＤ／Ａ変換器１の電流源を構成する
トランジスタの動作時の電流密度を等しくすることが考
えられる。
ところが、このようなり／Ａ変換器においては、ディジ
タル信号として例えば（０１１１）から（１０００）へ
と続けて人力されたとき、すべての電流スイッチの状態
が変わるため、大きなグリッチを発生するという問題が
ある。
タル信号として例えば（０１１１）から（１０００）へ
と続けて人力されたとき、すべての電流スイッチの状態
が変わるため、大きなグリッチを発生するという問題が
ある。
第７図はこうしたジッタ及びグリッチを抑えることので
きるセグメント型と呼ばれるＤ／Ａ変換器を示す図であ
る。
きるセグメント型と呼ばれるＤ／Ａ変換器を示す図であ
る。
同図において、３はディジタル信号を、温度計表示に変
換するセグメントデコーダ（ＳＤ）、４はマスタースレ
ーブフリップフロップ（ＭＳＦＦ）、５はＤ／Ａ変換部
を示している。
換するセグメントデコーダ（ＳＤ）、４はマスタースレ
ーブフリップフロップ（ＭＳＦＦ）、５はＤ／Ａ変換部
を示している。
Ｄ／Ａ変換部５は、第８図に示すように、電流源Ｉ及び
電流スイッチが同一サイズとされ他は第５図に示したＤ
／Ａ変換器と同一の構成とされている。
電流スイッチが同一サイズとされ他は第５図に示したＤ
／Ａ変換器と同一の構成とされている。
このような構成を有するセグメント型Ｄ／Ａ変換器によ
れば、例えば、上述したようにディジタル信号が（０１
１１）から（１０００）と続けてＤ／Ａ変換部５に人力
されたときでも、状態の変化する電流スイッチの数は１
個であるため、グリッチを低減することができる。
れば、例えば、上述したようにディジタル信号が（０１
１１）から（１０００）と続けてＤ／Ａ変換部５に人力
されたときでも、状態の変化する電流スイッチの数は１
個であるため、グリッチを低減することができる。
ところが、このようなセグメント型Ｄ／Ａ変換器は、デ
ータラッチ回路（フリップフロップ）、セグメントデコ
ーダ、電流源、電流スイッチ等を構成する素子を多数必
要とするため、チップ面積や消費電流が大きくなるとい
う欠点がある。
ータラッチ回路（フリップフロップ）、セグメントデコ
ーダ、電流源、電流スイッチ等を構成する素子を多数必
要とするため、チップ面積や消費電流が大きくなるとい
う欠点がある。
（発明が解決しようとする課題）
以上をまとめると次のようになる。
第５図に示した電流スイッチ型Ｄ／Ａ変換器は、ジッタ
やグリッジが発生するという課題がある。
やグリッジが発生するという課題がある。
第６図に示したＭＳＦＦを有する電流スイッチ型Ｄ／Ａ
変換器は、ジッタを小さくできるが、大きなグリッチが
発生するという課題がある。
変換器は、ジッタを小さくできるが、大きなグリッチが
発生するという課題がある。
第７図に示したセグメント型Ｄ／Ａ変換器は、ジッタ、
グリッチは小さくなるが、部品点数が非常に多いという
課題がある。
グリッチは小さくなるが、部品点数が非常に多いという
課題がある。
本発明はこのような課題を解決するためになされたもの
で、ジッタ及びグリッチを小さくし、かつ部品点数の少
ないＤ／Ａ変換器を提供することを目的としている。
で、ジッタ及びグリッチを小さくし、かつ部品点数の少
ないＤ／Ａ変換器を提供することを目的としている。
［発明の構成］
（課題を解決するための手段）
本発明は、ディジタル信号の値に応じたアナログ量の電
流を出力するＤ／Ａ変換器において、唯一の電流源と、
この電流源から流出される電流を、前記ディジタル信号
の各ビットに応じた電流に分流する分流手段と、前記デ
ィジタル信号に開明して、前記電流源から流出される電
流を、前記分流手段またはグランドに流出させる切替え
を行う第１の切替手段と、前記ディジタル信号の各ビッ
トに応じて、前記分流手段により分流された各電流を、
前記アナログ量の電流として出力させる切替えを行う第
２の切替手段とを具備するものである。
流を出力するＤ／Ａ変換器において、唯一の電流源と、
この電流源から流出される電流を、前記ディジタル信号
の各ビットに応じた電流に分流する分流手段と、前記デ
ィジタル信号に開明して、前記電流源から流出される電
流を、前記分流手段またはグランドに流出させる切替え
を行う第１の切替手段と、前記ディジタル信号の各ビッ
トに応じて、前記分流手段により分流された各電流を、
前記アナログ量の電流として出力させる切替えを行う第
２の切替手段とを具備するものである。
第２の発明は、請求項１記載のＤ／Ａ変換器にあって、
前記第２の切替手段により切替えを行った後、前記第１
の切替手段により切替えを行うものである。
前記第２の切替手段により切替えを行った後、前記第１
の切替手段により切替えを行うものである。
第３の発明は、ディジタル信号の値に応じたアナログ量
の電流を出力するＤ／Ａ変換器において、唯一の電流源
と、この電流源から流出される電流を、前記ディジタル
信号の各ビットに応じた電流に分流する２組の第１及び
第２の分流手段と、前記ディジタル信号に同期して、前
記電流源から流出される電流を、前記第１または第２の
分流手段に流出させる切替えを行う第１の切替手段と、
前記ディジタル信号の各ビットに応じて、前記第１及び
第２の分流手段により分流された各電流を、前記アナロ
グ量の電流として出力させる切替えを行う第２及び第３
の切替手段とを具備するものである。
の電流を出力するＤ／Ａ変換器において、唯一の電流源
と、この電流源から流出される電流を、前記ディジタル
信号の各ビットに応じた電流に分流する２組の第１及び
第２の分流手段と、前記ディジタル信号に同期して、前
記電流源から流出される電流を、前記第１または第２の
分流手段に流出させる切替えを行う第１の切替手段と、
前記ディジタル信号の各ビットに応じて、前記第１及び
第２の分流手段により分流された各電流を、前記アナロ
グ量の電流として出力させる切替えを行う第２及び第３
の切替手段とを具備するものである。
（作 用）
本発明では、第２の切替手段が分流手段側に切替えられ
たとき、この第２の切替手段側からみた分流手段の人力
インピーダンスは、Ｄ／Ａ変換の各サイクルにおいて等
しいので、ジッタの発生を防ぐことができる。また、グ
リッチはＤ／Ａ変換の各サイクルで発生するが、そのグ
リッチは基本的にＤ／Ａ変換値に比例したものであるか
らグリッチによる雑音は小さくなる。しかも、従来のＤ
／Ａ変換器に簡単な回路を付加することにより構成する
ことができるので、部品点数は少ない。
たとき、この第２の切替手段側からみた分流手段の人力
インピーダンスは、Ｄ／Ａ変換の各サイクルにおいて等
しいので、ジッタの発生を防ぐことができる。また、グ
リッチはＤ／Ａ変換の各サイクルで発生するが、そのグ
リッチは基本的にＤ／Ａ変換値に比例したものであるか
らグリッチによる雑音は小さくなる。しかも、従来のＤ
／Ａ変換器に簡単な回路を付加することにより構成する
ことができるので、部品点数は少ない。
（実施例）
以下、本発明の実施例の詳細を図面に基づいて説明する
。
。
第）図は本発明の一実施例に係る ４ビツトの分解能を
もつＤ／Ａ変換器の構成を示す図である。
もつＤ／Ａ変換器の構成を示す図である。
同図に示すように、差動ベアトランジスタＱｌ及びＱ２
の共通接続されたエミッタ端子は、電流？ｆｉ、Ｉ八を
介し、負電源ＶＥＨに接続されている。
の共通接続されたエミッタ端子は、電流？ｆｉ、Ｉ八を
介し、負電源ＶＥＨに接続されている。
トランジスタＱ１のベース端子には、クロック信号ＣＫ
が人力され、トランジスタＱ２のベース端子には、反転
クロック信号ＣＫが人力される。
が人力され、トランジスタＱ２のベース端子には、反転
クロック信号ＣＫが人力される。
トランジスタＱ２のコレクタ端子は、グランド電位に接
地されている。
地されている。
トランジスタＱｌのコレクタ端子は、分流回路１１を介
し、電流スイッチ１２〜１５から構成される電流スイッ
チ群１６に接続されている。
し、電流スイッチ１２〜１５から構成される電流スイッ
チ群１６に接続されている。
第２図は分流回路１１及び電流スイッチ群１６の構成を
示す図である。
示す図である。
同図に示すように、分流回路１１は、電流源■Ａの電流
を各ビットの比に応じて電源を分流するための抵抗器Ｒ
ｌ、Ｒ２，Ｒ３，Ｒ４から構成される。
を各ビットの比に応じて電源を分流するための抵抗器Ｒ
ｌ、Ｒ２，Ｒ３，Ｒ４から構成される。
本実施例の場合、４ビツトのＤ／Ａ変換器であるので、
抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗比がそれぞれｌ：
２： ４： Ｂとされ電流ＩＡを８： ４：
２：１に分流する。
抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗比がそれぞれｌ：
２： ４： Ｂとされ電流ＩＡを８： ４：
２：１に分流する。
また、電流スイッチ１２〜１５は、それぞれ、差動ベア
トランジスタＱｌｌ及びＱ１２、Ｑ２１及びＱ２２、
Ｑ３１及びＱ３２． Ｑ４１及びＱ４２から構成され
る。
トランジスタＱｌｌ及びＱ１２、Ｑ２１及びＱ２２、
Ｑ３１及びＱ３２． Ｑ４１及びＱ４２から構成され
る。
差動ベアトランジスタＱｌｌ及びＱ１２、Ｑ２１及びＱ
２２． Ｑ３１及びＱ３２． Ｑ４１及びＱ４２のエミ
ッタ面積は、それぞれ、３： ４： ２： １と
されている。
２２． Ｑ３１及びＱ３２． Ｑ４１及びＱ４２のエミ
ッタ面積は、それぞれ、３： ４： ２： １と
されている。
トランジスタＱ１１． Ｑ２Ｌ、 Ｑ３１． Ｑ４１の
共通接続されたコレクタ端子は、出力端子１７に接続さ
れている。この出力端子１７は、抵抗Ｒｏｕｔを介し、
グランドに接地されている。
共通接続されたコレクタ端子は、出力端子１７に接続さ
れている。この出力端子１７は、抵抗Ｒｏｕｔを介し、
グランドに接地されている。
トランジスタＱ１２．Ｑ２２、Ｑ３２． Ｑ４２の共通
接続されたコレクタ端子は、電流を廃棄するための端子
１８に接続される。この端子１８は、グランドに接地さ
れる。
接続されたコレクタ端子は、電流を廃棄するための端子
１８に接続される。この端子１８は、グランドに接地さ
れる。
各差動ペアトランジスタの共通接続されたエミッタ端子
は、それぞれ電流を入力するため分流回路１１における
抵抗器Ｒｌ、Ｒ２，Ｒ３，Ｒ４に接続されている。
は、それぞれ電流を入力するため分流回路１１における
抵抗器Ｒｌ、Ｒ２，Ｒ３，Ｒ４に接続されている。
トランジスタＱ１１． Ｑ２１． Ｑ３１． Ｑ４１の
ベース端子には、ディジタル信号Ｄ １．Ｄ ２．Ｄ
３．Ｄ ４が人力される。
ベース端子には、ディジタル信号Ｄ １．Ｄ ２．Ｄ
３．Ｄ ４が人力される。
トランジスタＱ１２． Ｑ２２． Ｑ３２． Ｑ４２の
ベース端子には、ディジタル相補信号Ｄ １．Ｄ ２．
Ｄ ３．Ｄ ４が入力される。
ベース端子には、ディジタル相補信号Ｄ １．Ｄ ２．
Ｄ ３．Ｄ ４が入力される。
次に、このように構成されたＤ／Ａ変換器の動作を第３
図に示すタイムチャートに基づき説明する。
図に示すタイムチャートに基づき説明する。
電流スイッチ群１６に入力されるディジタル信号Ｄ Ｉ
、Ｄ ２．Ｄ ３．Ｄ ４が設定されると、クロック信
号ＣＫが“Ｈ”レベルになり、電流源ＩＡの電流がトラ
ンジスタＱ１に流れる。
、Ｄ ２．Ｄ ３．Ｄ ４が設定されると、クロック信
号ＣＫが“Ｈ”レベルになり、電流源ＩＡの電流がトラ
ンジスタＱ１に流れる。
トランジスタＱｌに流れる電流は分流回路１１を経て、
電流スイッチ群１６に流れ込み、ディジタル信号Ｄ Ｌ
、Ｄ ２．Ｄ ３．Ｄ ４に対応した電流が選択されて
、抵抗Ｒｏｕｔにより、アナログ変換された電圧が出力
される。
電流スイッチ群１６に流れ込み、ディジタル信号Ｄ Ｌ
、Ｄ ２．Ｄ ３．Ｄ ４に対応した電流が選択されて
、抵抗Ｒｏｕｔにより、アナログ変換された電圧が出力
される。
次に、クロック信号ＣＫが′Ｌ“レベル、反転クロック
信号ＣＫが“Ｈ“レベルになり、電流源ＩＡの電流は、
Ｑ２を介しグランドに廃棄される。
信号ＣＫが“Ｈ“レベルになり、電流源ＩＡの電流は、
Ｑ２を介しグランドに廃棄される。
そして、このようにクロック信号ＣＫがＬ“レベルの状
態のときに、次に変換すべきディジタル信号が電流スイ
ッチ群１１に人力され、Ｄ／Ａ変換の１サイクルが終了
する。
態のときに、次に変換すべきディジタル信号が電流スイ
ッチ群１１に人力され、Ｄ／Ａ変換の１サイクルが終了
する。
このように本実施例のＤ／Ａ変換器によれば、クロック
信号ＣＫが“Ｈ″レベルなるとトランジスタＱｌからみ
た分流回路１１の入力インピーダンスは、Ｄ／Ａ変換の
各サイクルにおいて等しいので、ジッタの発生を防ぐこ
とができる。
信号ＣＫが“Ｈ″レベルなるとトランジスタＱｌからみ
た分流回路１１の入力インピーダンスは、Ｄ／Ａ変換の
各サイクルにおいて等しいので、ジッタの発生を防ぐこ
とができる。
また、グリッチはＤ／Ａ変換の各サイクルで発生するが
、そのグリッチは基本的にＤ／Ａ変換値に比例したもの
であるからグリッチによる雑音は小さくなる。
、そのグリッチは基本的にＤ／Ａ変換値に比例したもの
であるからグリッチによる雑音は小さくなる。
しかも、本実施例のＤ／Ａ変換器は、例えば第５図に示
す従来のＤ／Ａ変換器に簡単な回路を付加することによ
り構成することができるので、部品点数は少ない。
す従来のＤ／Ａ変換器に簡単な回路を付加することによ
り構成することができるので、部品点数は少ない。
次に、他の実施例を説明する。
第４図はこの実施例に係るＤ／Ａ変換器の構成示す図で
あり、第１図に示したＤ／Ａ変換器と以下の点で累なる
。
あり、第１図に示したＤ／Ａ変換器と以下の点で累なる
。
即ち、第１図に示した分流回路１１（第１の分流回路と
呼ぶ。）及び電流スイッチ群１６（第１の電流スイッチ
群と呼ぶ。）の他に、同一構成の分流回路１１− （第
２の分流回路と呼ぶ。）及びｔ４ａスイッチ群１６′
（第２の電流スイッチ群と呼ぶ。）を有し、トランジス
タＱ２のコレクタ端子が第２の分流回路１１゛、第２の
電流スイッチ群１６′を介し、出力端子１７及び電流廃
棄のための端子１８に接続された点である。
呼ぶ。）及び電流スイッチ群１６（第１の電流スイッチ
群と呼ぶ。）の他に、同一構成の分流回路１１− （第
２の分流回路と呼ぶ。）及びｔ４ａスイッチ群１６′
（第２の電流スイッチ群と呼ぶ。）を有し、トランジス
タＱ２のコレクタ端子が第２の分流回路１１゛、第２の
電流スイッチ群１６′を介し、出力端子１７及び電流廃
棄のための端子１８に接続された点である。
次に、このＤ／Ａ変換器の動作を説明する。
初期値としてクロック信号ＣＫが“Ｌ“レベル、反転ク
ロック信号ＣＫが“Ｈ″レベル場合を仮定する。
ロック信号ＣＫが“Ｈ″レベル場合を仮定する。
このとき、電流源ＩＢの電流は、トランジスタＱ２を介
し第２の分流回路１１−に入力される。
し第２の分流回路１１−に入力される。
この電流は、第２の電流スイッチ群１６−に先に設定さ
れていたディジタル信号に応じて出力端子１７あるいは
端子１８に出力される。
れていたディジタル信号に応じて出力端子１７あるいは
端子１８に出力される。
ここで、クロック信号ＣＫが“Ｌ″レベル反転クロック
信号ＣＫが“Ｈ″レベル状態において、第１の電流スイ
ッチ群１６には次に変換すべきディジタル信号が人力さ
れるものとする。
信号ＣＫが“Ｈ″レベル状態において、第１の電流スイ
ッチ群１６には次に変換すべきディジタル信号が人力さ
れるものとする。
そして、クロック信号ＣＫが“Ｈ″レベル反転クロック
信号ＣＫが“Ｌ″レベルなると、電流１１ｉ１Ｂの電流
はトランジスタＱ１を介し第１の分流回路１１に入力さ
れ、出力端子１７には所望のＤ／Ａ変換値が出力される
。
信号ＣＫが“Ｌ″レベルなると、電流１１ｉ１Ｂの電流
はトランジスタＱ１を介し第１の分流回路１１に入力さ
れ、出力端子１７には所望のＤ／Ａ変換値が出力される
。
ここで、クロック信号ＣＫが“Ｈ″レベル反転クロック
信号ＣＫが“Ｌ”レベルの状態において、次に変換すべ
きディジタル信号が第２の電流スイッチ群１６′に人力
されている。
信号ＣＫが“Ｌ”レベルの状態において、次に変換すべ
きディジタル信号が第２の電流スイッチ群１６′に人力
されている。
このように本実施例によるＤ／Ａ変換器においては、電
流源ＩＢの電流が差動ペアトランジスタＱｌ及びＱ２の
電流スイッチによって切替わる時点で、第１または第２
の電流スイッチ群１６．１６′には既にディジタル信号
が設定されているので、最初に説明した実施例によるＤ
／Ａ変換器と同様の効果を得ることがでる。
流源ＩＢの電流が差動ペアトランジスタＱｌ及びＱ２の
電流スイッチによって切替わる時点で、第１または第２
の電流スイッチ群１６．１６′には既にディジタル信号
が設定されているので、最初に説明した実施例によるＤ
／Ａ変換器と同様の効果を得ることがでる。
また、この実施例によるＤ／Ａ変換器では、さらに次の
効果も得ることができる。
効果も得ることができる。
即ち、２つの系列のディジタル信号を第１及び第２の電
流スイッチ群１６．１６′の入力端子にそれぞれ入力さ
せる他、これら第１及び第２の電流スイッチ群１６．１
６′の前段に備えられたＭＳＦＦのマスター側の出力及
びスレーブ側の出力を、それぞれ第１及び第２の電流ス
イッチ群１６．１６′の入力端子に人力させる。そして
、クロック信号の半周期ごとに出力信号を出力させるこ
とにより、ラッチ回路（ＭＳＦＦを含む）を増加するこ
とな（Ｄ／Ａ変換を行うことができる。
流スイッチ群１６．１６′の入力端子にそれぞれ入力さ
せる他、これら第１及び第２の電流スイッチ群１６．１
６′の前段に備えられたＭＳＦＦのマスター側の出力及
びスレーブ側の出力を、それぞれ第１及び第２の電流ス
イッチ群１６．１６′の入力端子に人力させる。そして
、クロック信号の半周期ごとに出力信号を出力させるこ
とにより、ラッチ回路（ＭＳＦＦを含む）を増加するこ
とな（Ｄ／Ａ変換を行うことができる。
また、最初に説明した実施例によるＤ／Ａ変換器に比べ
２倍の出力電力を得ることが可能となる。
２倍の出力電力を得ることが可能となる。
尚、上述した実施例では、４ビツトの分解能をもつＤ／
Ａ変換器を例にして説明したが、それ以上またはそれ以
下の分解能をもつものであっても、勿論、本発明を適用
することができる。
Ａ変換器を例にして説明したが、それ以上またはそれ以
下の分解能をもつものであっても、勿論、本発明を適用
することができる。
［発明の効果］
以上説明したように、本発明によれば、ジッタ及びグリ
ッチの発生を小さくし、かつ部品点数の少ないＤ／Ａ変
換器を提供することができる。
ッチの発生を小さくし、かつ部品点数の少ないＤ／Ａ変
換器を提供することができる。
第１図は本発明の一実施例に係るＤ／Ａ変換器の構成を
示す図、第２図は第１図に示す分流回路及び電流スイッ
チ群の構成を示す図、第３図は第１図に示すＤ／Ａ変換
器の動作を説明するためのタイムチャート、第４図は他
の実施例に係るＤ／Ａ変換器の構成示す図、第５図は従
来の電流スイッチ型Ｄ／Ａ変換器の構成を示す図、第６
図は従来のＭＳＦＦを有する電流スイッチ型Ｄ／Ａ変換
器の構成を示す図、第７図は従来のセグメント型Ｄ／Ａ
変換器の構成を示す図、第８図は第７図に示すＤ／Ａ変
換部の構成を示す図である。 Ｑｌ及びＱ２．Ｑｌｌ及びＱｌ２． Ｑ２１及びＱ２２
、Ｑ３１及びＱ３２．・・・差動ペアトランジスタ、Ｉ
Ａ・・・電流源、ＶＥＩＥ・・・負電源、１１・・・分
流回路、１２〜１５・・・電流スイッチ、１６・・・電
流スイ・フチ群１６、Ｒｌ、Ｒ２，Ｒ３，Ｒ４・・・抵
抗器、１７・・・出力端子、Ｒｏｕｔ・・・抵抗、１８
・・・端子。
示す図、第２図は第１図に示す分流回路及び電流スイッ
チ群の構成を示す図、第３図は第１図に示すＤ／Ａ変換
器の動作を説明するためのタイムチャート、第４図は他
の実施例に係るＤ／Ａ変換器の構成示す図、第５図は従
来の電流スイッチ型Ｄ／Ａ変換器の構成を示す図、第６
図は従来のＭＳＦＦを有する電流スイッチ型Ｄ／Ａ変換
器の構成を示す図、第７図は従来のセグメント型Ｄ／Ａ
変換器の構成を示す図、第８図は第７図に示すＤ／Ａ変
換部の構成を示す図である。 Ｑｌ及びＱ２．Ｑｌｌ及びＱｌ２． Ｑ２１及びＱ２２
、Ｑ３１及びＱ３２．・・・差動ペアトランジスタ、Ｉ
Ａ・・・電流源、ＶＥＩＥ・・・負電源、１１・・・分
流回路、１２〜１５・・・電流スイッチ、１６・・・電
流スイ・フチ群１６、Ｒｌ、Ｒ２，Ｒ３，Ｒ４・・・抵
抗器、１７・・・出力端子、Ｒｏｕｔ・・・抵抗、１８
・・・端子。
Claims (3)
- （１）ディジタル信号の値に応じたアナログ量の電流を
出力するＤ／Ａ変換器において、唯一の電流源と、 この電流源から流出される電流を、前記ディジタル信号
の各ビットに応じた電流に分流する分流手段と、 前記ディジタル信号に同期して、前記電流源から流出さ
れる電流を、前記分流手段またはグランドに流出させる
切替えを行う第１の切替手段と、前記分流手段により分
流された各電流を、前記ディジタル信号の各ビットに応
じて、前記アナログ量の電流として出力させる切替えを
行う第２の切替手段と を具備することを特徴とするＤ／Ａ変換器。 - （２）請求項１記載のＤ／Ａ変換器にあって、前記第２
の切替手段により切替えを行った後、前記第１の切替手
段により切替えを行う ことを特徴とするＤ／Ａ変換器。 - （３）ディジタル信号の値に応じたアナログ量の電流を
出力するＤ／Ａ変換器において、唯一の電流源と、 この電流源から流出される電流を、前記ディジタル信号
の各ビットに応じた電流に分流する２組の第１及び第２
の分流手段と、 前記ディジタル信号に同期して、前記電流源から流出さ
れる電流を、前記第１または第２の分流手段に流出させ
る切替えを行う第１の切替手段と、前記ディジタル信号
の各ビットに応じて、前記第１及び第２の分流手段によ
り分流された各電流を、前記アナログ量の電流として出
力させる切替えを行う第２及び第３の切替手段と を具備することを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18077489A JPH0344216A (ja) | 1989-07-12 | 1989-07-12 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18077489A JPH0344216A (ja) | 1989-07-12 | 1989-07-12 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344216A true JPH0344216A (ja) | 1991-02-26 |
Family
ID=16089095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18077489A Pending JPH0344216A (ja) | 1989-07-12 | 1989-07-12 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344216A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05288621A (ja) * | 1992-04-07 | 1993-11-02 | Mitsubishi Electric Corp | 半導体圧力センサ用の圧力検出回路 |
| EP1473835A2 (en) * | 2003-04-30 | 2004-11-03 | Agilent Technologies, Inc. | Per-element resampling for a digital-to-analog converter |
| WO2013056997A1 (fr) * | 2011-10-21 | 2013-04-25 | E2V Semiconductors | Convertisseur numerique-analogique |
-
1989
- 1989-07-12 JP JP18077489A patent/JPH0344216A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05288621A (ja) * | 1992-04-07 | 1993-11-02 | Mitsubishi Electric Corp | 半導体圧力センサ用の圧力検出回路 |
| EP1473835A2 (en) * | 2003-04-30 | 2004-11-03 | Agilent Technologies, Inc. | Per-element resampling for a digital-to-analog converter |
| EP1473835A3 (en) * | 2003-04-30 | 2005-04-06 | Agilent Technologies, Inc. | Per-element resampling for a digital-to-analog converter |
| WO2013056997A1 (fr) * | 2011-10-21 | 2013-04-25 | E2V Semiconductors | Convertisseur numerique-analogique |
| FR2981813A1 (fr) * | 2011-10-21 | 2013-04-26 | E2V Semiconductors | Convertisseur numerique-analogique |
| US9041577B2 (en) | 2011-10-21 | 2015-05-26 | E2V Semiconductors | Digital-to-analogue converter |
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