JPH0730427A - D/a変換回路 - Google Patents
D/a変換回路Info
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- JPH0730427A JPH0730427A JP17073093A JP17073093A JPH0730427A JP H0730427 A JPH0730427 A JP H0730427A JP 17073093 A JP17073093 A JP 17073093A JP 17073093 A JP17073093 A JP 17073093A JP H0730427 A JPH0730427 A JP H0730427A
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- voltage
- voltage dividing
- resistors
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Abstract
(57)【要約】
【目的】 IC回路等に用いられるD/A変換回路に関
し、IC全体がバイポーラで構成出来、また、電流源の
精度も問題とならない回路を実現する。 【構成】 バイポーラ・スイッチング素子と二つの抵抗
による分圧回路との直列回路を複数個並列接続し、各分
圧回路の分圧点と演算増幅器の反転入力端子との間に順
次大きくなる値の抵抗を接続して演算増幅器の電圧加算
回路を構成する。また、演算増幅器の電流加算回路を構
成するときにはその電流を与えるスイッチング素子に対
して電流源に見えるほど一方が梯子型抵抗回路に含まれ
る他方に比べて大きな値を有する二つの抵抗による分圧
回路を直列接続する。
し、IC全体がバイポーラで構成出来、また、電流源の
精度も問題とならない回路を実現する。 【構成】 バイポーラ・スイッチング素子と二つの抵抗
による分圧回路との直列回路を複数個並列接続し、各分
圧回路の分圧点と演算増幅器の反転入力端子との間に順
次大きくなる値の抵抗を接続して演算増幅器の電圧加算
回路を構成する。また、演算増幅器の電流加算回路を構
成するときにはその電流を与えるスイッチング素子に対
して電流源に見えるほど一方が梯子型抵抗回路に含まれ
る他方に比べて大きな値を有する二つの抵抗による分圧
回路を直列接続する。
Description
【0001】
【産業上の利用分野】本発明はD/A変換回路に関し、
特にIC回路等に用いられるD/A変換回路に関するも
のである。
特にIC回路等に用いられるD/A変換回路に関するも
のである。
【0002】音声信号や画像信号のディジタル化が盛ん
になるにつれて、この様な音声信号や画像信号をディジ
タル信号として受信する受信回路においてはディジタル
信号をアナログ信号に変換するD/A変換回路が必要と
なるが、受信回路をより小型化するためにはこの様なD
/A変換回路はIC化する必要がある。
になるにつれて、この様な音声信号や画像信号をディジ
タル信号として受信する受信回路においてはディジタル
信号をアナログ信号に変換するD/A変換回路が必要と
なるが、受信回路をより小型化するためにはこの様なD
/A変換回路はIC化する必要がある。
【0003】
【従来の技術】図11は従来より用いられている電圧分
割型のD/A変換回路を示したもので、この従来例で
は、演算増幅器Aの反転入力端子と非反転入力端子との
間に2R−R梯子型回路を接続したもので、点線で示し
た切替素子Q1 〜Q4 をディジタル入力信号に対応して
切り替えると、種々のアナログ電圧VOUT が出力される
ものである。
割型のD/A変換回路を示したもので、この従来例で
は、演算増幅器Aの反転入力端子と非反転入力端子との
間に2R−R梯子型回路を接続したもので、点線で示し
た切替素子Q1 〜Q4 をディジタル入力信号に対応して
切り替えると、種々のアナログ電圧VOUT が出力される
ものである。
【0004】即ち、このD/A変換回路においては、切
替素子Q1 〜Q4 が図示のようにディジタル入力信号
(4ビット)が「0000」であり端子Lの側に全て切
り替わっているときには、梯子型回路の最も右側の二つ
の抵抗2Rが並列になっており、この並列回路の抵抗値
はRとなる。
替素子Q1 〜Q4 が図示のようにディジタル入力信号
(4ビット)が「0000」であり端子Lの側に全て切
り替わっているときには、梯子型回路の最も右側の二つ
の抵抗2Rが並列になっており、この並列回路の抵抗値
はRとなる。
【0005】そして、この並列回路による抵抗Rと前段
の抵抗Rとの直列回路によりその直列抵抗値が2Rとな
り、この直列抵抗2Rと前段の抵抗2Rとがやはり並列
回路となるため、同様に並列抵抗値はRとなる。
の抵抗Rとの直列回路によりその直列抵抗値が2Rとな
り、この直列抵抗2Rと前段の抵抗2Rとがやはり並列
回路となるため、同様に並列抵抗値はRとなる。
【0006】この様に2R−R梯子型回路を構成する事
により、図示のように抵抗Rの両端電圧は所定電圧V1
の1/2づつ減少していくようになる。又、この電圧は
図11の切替素子Q1 〜Q4がL,Hどちらの端子に切
り替わっていたとしても演算増幅器Aの両入力端子間が
イマジナリーショート状態となっている為に変化するこ
とはない。
により、図示のように抵抗Rの両端電圧は所定電圧V1
の1/2づつ減少していくようになる。又、この電圧は
図11の切替素子Q1 〜Q4がL,Hどちらの端子に切
り替わっていたとしても演算増幅器Aの両入力端子間が
イマジナリーショート状態となっている為に変化するこ
とはない。
【0007】従って、例えばディジタル入力信号が「1
000」であったときには、切替素子Q1 のみが端子H
の側に切り替えられるため、出力アナログ電圧V
OUT は、 VOUT =(−Rf /2R)V1 となる。但し、Rf は演算増幅器Aの帰還抵抗である。
000」であったときには、切替素子Q1 のみが端子H
の側に切り替えられるため、出力アナログ電圧V
OUT は、 VOUT =(−Rf /2R)V1 となる。但し、Rf は演算増幅器Aの帰還抵抗である。
【0008】また、ディジタル入力信号が「1100」
であったときには、切替素子Q1 及びQ2 が端子Hの側
に切り替えられるため、図11に示す等価回路は図12
に示すようになり、出力アナログ電圧VOUT は、 VOUT =(−Rf /2R)V1 +(−Rf /2R)V1 /2 =(−Rf /2R)(V1 +V1 /2) =(−3Rf /4R)V1 となる。
であったときには、切替素子Q1 及びQ2 が端子Hの側
に切り替えられるため、図11に示す等価回路は図12
に示すようになり、出力アナログ電圧VOUT は、 VOUT =(−Rf /2R)V1 +(−Rf /2R)V1 /2 =(−Rf /2R)(V1 +V1 /2) =(−3Rf /4R)V1 となる。
【0009】同様にしてディジタル入力信号に応じて切
替素子Q1 〜Q4 が切り替えられることにより、図12
と同様にして演算増幅器Aを用いた加算回路によるアナ
ログ出力信号が得られる様にしている。
替素子Q1 〜Q4 が切り替えられることにより、図12
と同様にして演算増幅器Aを用いた加算回路によるアナ
ログ出力信号が得られる様にしている。
【0010】また、図13は従来より知られている電流
分割型のD/A変換回路を示しており、この従来例にお
いてはスイッチング素子Q1 〜Q4 と電流源とを直列接
続し、各スイッチング素子Q1 〜Q4 にそれぞれ定電流
I1 〜I4 を流すようにしている。それぞれのスイッチ
ング素子には抵抗2Rが直列接続されて演算増幅器Aの
非反転入力端子に共通接続されているとともに、この抵
抗2Rの他端は抵抗Rを介して互いに接続され且つ演算
増幅器Aの非反転入力端子に接続されることによってこ
の従来例においても2R−R梯子型回路を構成してい
る。
分割型のD/A変換回路を示しており、この従来例にお
いてはスイッチング素子Q1 〜Q4 と電流源とを直列接
続し、各スイッチング素子Q1 〜Q4 にそれぞれ定電流
I1 〜I4 を流すようにしている。それぞれのスイッチ
ング素子には抵抗2Rが直列接続されて演算増幅器Aの
非反転入力端子に共通接続されているとともに、この抵
抗2Rの他端は抵抗Rを介して互いに接続され且つ演算
増幅器Aの非反転入力端子に接続されることによってこ
の従来例においても2R−R梯子型回路を構成してい
る。
【0011】そして、例えばディジタル入力信号「11
00」が与えられてスイッチング素子Q1 及びQ2 がO
Nになるとスイッチング素子Q4 と直列接続された抵抗
Rとスイッチング素子Q4 −Q3 間の抵抗Rとがスイッ
チング素子Q3 に直列接続された抵抗2Rと並列接続さ
れるためその並列抵抗がRとなり、図11に示した従来
例と同様にスイッチング素子Q2 に直列接続されている
のは図14に示すように抵抗Rとなるため、スイッチン
グ素子Q2 −Q1 間の抵抗Rとにより電流I2が2分割
される形となり、図14に示すような電流が流れ、以
て、 VOUT =V1 +(R1 I1 )+(R1 ・I2 /2) となる。
00」が与えられてスイッチング素子Q1 及びQ2 がO
Nになるとスイッチング素子Q4 と直列接続された抵抗
Rとスイッチング素子Q4 −Q3 間の抵抗Rとがスイッ
チング素子Q3 に直列接続された抵抗2Rと並列接続さ
れるためその並列抵抗がRとなり、図11に示した従来
例と同様にスイッチング素子Q2 に直列接続されている
のは図14に示すように抵抗Rとなるため、スイッチン
グ素子Q2 −Q1 間の抵抗Rとにより電流I2が2分割
される形となり、図14に示すような電流が流れ、以
て、 VOUT =V1 +(R1 I1 )+(R1 ・I2 /2) となる。
【0012】これは種々のディジタル入力信号が与えら
れた場合も同様であり、この場合には電流加算型のD/
A変換回路となり、ディジタル入力信号に対応したアナ
ログ出力電圧を得ることが出来る。
れた場合も同様であり、この場合には電流加算型のD/
A変換回路となり、ディジタル入力信号に対応したアナ
ログ出力電圧を得ることが出来る。
【0013】
【発明が解決しようとする課題】上記の様な従来のD/
A変換回路においては、特に図11の電圧分割型の場
合、切替素子を使用しているため、この切替素子として
はC−MOS型を使用していた。
A変換回路においては、特に図11の電圧分割型の場
合、切替素子を使用しているため、この切替素子として
はC−MOS型を使用していた。
【0014】しかしながら、通常、IC自身はバイポー
ラ素子で構成するのでバイポーラICの中にC−MOS
型の切替素子を混入して構成することはコストが高くつ
いてしまうという問題点があった。
ラ素子で構成するのでバイポーラICの中にC−MOS
型の切替素子を混入して構成することはコストが高くつ
いてしまうという問題点があった。
【0015】また、図13に示す電流分割型の従来例に
おいては電流を引くか引かないかを決めるスイッチング
素子と定電流源の精度が高くなければならないという問
題点があった。
おいては電流を引くか引かないかを決めるスイッチング
素子と定電流源の精度が高くなければならないという問
題点があった。
【0016】従って本発明は、IC全体がバイポーラで
構成出来るD/A変換回路を実現する事を目的とする。
構成出来るD/A変換回路を実現する事を目的とする。
【0017】また本発明は、IC全体がバイポーラで構
成出来ると共に電流源の精度も問題とならないD/A変
換回路を実現する事を目的とする。
成出来ると共に電流源の精度も問題とならないD/A変
換回路を実現する事を目的とする。
【0018】
【課題を解決するための手段】上記の目的を達成するた
め、第1の本発明に係るD/A変換回路は、図1に原理
的に示すように、制御信号としてディジタル信号が与え
らるバイポーラ・スイッチング素子SW1 〜SW2 (S
Wで総称することがある)と2つの抵抗(r11 , r12)
〜(rn1, rn2)(r1,r2 で総称することがある)に
よる分圧回路との直列回路を所定電源電圧間に複数個並
列接続し、各分圧回路の分圧点a〜nと演算増幅器Aの
反転入力端子との間に順次大きくなる値の抵抗R1 〜R
n を接続して前記演算増幅器Aの電圧加算回路を構成す
ることにより該演算増幅器Aから前記ディジタル信号に
対応したアナログ信号を出力するものである。
め、第1の本発明に係るD/A変換回路は、図1に原理
的に示すように、制御信号としてディジタル信号が与え
らるバイポーラ・スイッチング素子SW1 〜SW2 (S
Wで総称することがある)と2つの抵抗(r11 , r12)
〜(rn1, rn2)(r1,r2 で総称することがある)に
よる分圧回路との直列回路を所定電源電圧間に複数個並
列接続し、各分圧回路の分圧点a〜nと演算増幅器Aの
反転入力端子との間に順次大きくなる値の抵抗R1 〜R
n を接続して前記演算増幅器Aの電圧加算回路を構成す
ることにより該演算増幅器Aから前記ディジタル信号に
対応したアナログ信号を出力するものである。
【0019】更に上記の本発明は、前記分圧回路の2つ
の抵抗r1,r2 の値が等しく選定されており、前記電圧
加算用抵抗R1 〜Rn の値が大きくなるように選定する
ことができる。
の抵抗r1,r2 の値が等しく選定されており、前記電圧
加算用抵抗R1 〜Rn の値が大きくなるように選定する
ことができる。
【0020】更に上記の本発明は、前記分圧回路の2つ
の抵抗r1,r2 の内の一方の値が分圧点での電圧が小さ
くなるように順次小さく選定されており、これに対応し
て前記電圧加算用抵抗R1 〜Rn の値が大きくなるよう
に選定することもできる。
の抵抗r1,r2 の内の一方の値が分圧点での電圧が小さ
くなるように順次小さく選定されており、これに対応し
て前記電圧加算用抵抗R1 〜Rn の値が大きくなるよう
に選定することもできる。
【0021】また第2の本発明に係るD/A変換回路
は、図2に原理的に示すように、制御信号としてディジ
タル信号が与えらるバイポーラ・スイッチング素子SW
1 〜SW2 (同様にSW)と電流源に見えるほど一方が
他方に比べて大きな値を有する2つの抵抗(r
11, r12)〜(rn1, rn2)(同様にr1,r2)による分
圧回路との直列回路を所定電源電圧間に複数個並列接続
し、各分圧回路の分圧点同士を抵抗R1 〜Rn を介して
接続し該2つの抵抗r1,r2 の内の小さい方の抵抗r2
を含む梯子型回路を構成すると共に演算増幅器Aの反転
入力端子に接続して前記演算増幅器Aの電流加算回路を
構成することにより該演算増幅器Aから前記ディジタル
信号に対応したアナログ信号を出力するものである。
は、図2に原理的に示すように、制御信号としてディジ
タル信号が与えらるバイポーラ・スイッチング素子SW
1 〜SW2 (同様にSW)と電流源に見えるほど一方が
他方に比べて大きな値を有する2つの抵抗(r
11, r12)〜(rn1, rn2)(同様にr1,r2)による分
圧回路との直列回路を所定電源電圧間に複数個並列接続
し、各分圧回路の分圧点同士を抵抗R1 〜Rn を介して
接続し該2つの抵抗r1,r2 の内の小さい方の抵抗r2
を含む梯子型回路を構成すると共に演算増幅器Aの反転
入力端子に接続して前記演算増幅器Aの電流加算回路を
構成することにより該演算増幅器Aから前記ディジタル
信号に対応したアナログ信号を出力するものである。
【0022】この第2の本発明では、該分圧回路と該抵
抗とで2R−R梯子型回路を構成してもよい。
抗とで2R−R梯子型回路を構成してもよい。
【0023】
【作用】図1に示す第1の本発明においては、ディジタ
ル信号を制御信号として入力するバイポーラ・スイッチ
ング素子SW1 〜SWn がONとなったとき、そのスイ
ッチング素子とそれぞれ直列接続された二つの抵抗
r1 ,r2 の分圧点a,b,・・・,nにおける電圧は
抵抗r1 とr2 との分圧電圧である。
ル信号を制御信号として入力するバイポーラ・スイッチ
ング素子SW1 〜SWn がONとなったとき、そのスイ
ッチング素子とそれぞれ直列接続された二つの抵抗
r1 ,r2 の分圧点a,b,・・・,nにおける電圧は
抵抗r1 とr2 との分圧電圧である。
【0024】従って、分圧点a,b,・・・,nのそれ
ぞれの分圧電圧をVa ,Vb ,・・・,Vn とすると、
鳳テブナンの定理により該分圧電圧を起電力として閉回
路抵抗(抵抗r1 とr2 の並列回路)ra 〜rn が抵抗
R1 ,R2 ,・・・,Rn にそれぞれ直列接続された形
となり、スイッチング素子SW1 〜SWn がON/OF
Fすることにより選択的に演算増幅器Aの加算回路を構
成して、ディジタル入力信号に対応したアナログ出力電
圧VOUT が得られる。
ぞれの分圧電圧をVa ,Vb ,・・・,Vn とすると、
鳳テブナンの定理により該分圧電圧を起電力として閉回
路抵抗(抵抗r1 とr2 の並列回路)ra 〜rn が抵抗
R1 ,R2 ,・・・,Rn にそれぞれ直列接続された形
となり、スイッチング素子SW1 〜SWn がON/OF
Fすることにより選択的に演算増幅器Aの加算回路を構
成して、ディジタル入力信号に対応したアナログ出力電
圧VOUT が得られる。
【0025】従って、C−MOS型スイッチング素子を
使用せずに全てバイポーラ型のスイッチング素子でD/
A変換回路をIC化することができる。
使用せずに全てバイポーラ型のスイッチング素子でD/
A変換回路をIC化することができる。
【0026】また、図2に示した第2の本発明において
は、ディジタル入力信号を制御信号として受けることに
よりON/OFFするスイッチング素子SW1 〜SWn
がそれぞれ定電流I1 〜In を与えることができるよう
にするため、それぞれに接続された分圧回路における抵
抗r1 の方が梯子型回路における他方の抵抗r2 より十
分大きく抵抗値が設定されている。
は、ディジタル入力信号を制御信号として受けることに
よりON/OFFするスイッチング素子SW1 〜SWn
がそれぞれ定電流I1 〜In を与えることができるよう
にするため、それぞれに接続された分圧回路における抵
抗r1 の方が梯子型回路における他方の抵抗r2 より十
分大きく抵抗値が設定されている。
【0027】従って、スイッチング素子SW1 〜SWn
がONとなったとき、小さい方の抵抗r2 と各分圧回路
の分圧点a,b,・・・,nをそれぞれ接続した抵抗R
1 〜Rn-1 とによる梯子型抵抗回路の抵抗値が変化して
も、スイッチング素子SW1〜SWn と各抵抗r11〜r
n1に流れる電流は図4に示すようにそれぞれI1 〜I n
のままである。
がONとなったとき、小さい方の抵抗r2 と各分圧回路
の分圧点a,b,・・・,nをそれぞれ接続した抵抗R
1 〜Rn-1 とによる梯子型抵抗回路の抵抗値が変化して
も、スイッチング素子SW1〜SWn と各抵抗r11〜r
n1に流れる電流は図4に示すようにそれぞれI1 〜I n
のままである。
【0028】従って、それぞれの分圧点から演算増幅器
Aの入力端子へ流れる電流のみが変化し、図示の様に定
電流I2 は抵抗R1 において電流I2'となり、同様に各
分圧点を接続する抵抗に流れる電流値のみが変わる事と
なる。
Aの入力端子へ流れる電流のみが変化し、図示の様に定
電流I2 は抵抗R1 において電流I2'となり、同様に各
分圧点を接続する抵抗に流れる電流値のみが変わる事と
なる。
【0029】従って、これらの電流I1 ,I2',・・
・,In ' を加えた値の電流値を置換抵抗Rf に掛ける
ことにより、演算増幅器Aの電流加算回路を構成するこ
ととなり、アナログ出力電圧VOUT がディジタル入力信
号に対応して出力されることとなる。
・,In ' を加えた値の電流値を置換抵抗Rf に掛ける
ことにより、演算増幅器Aの電流加算回路を構成するこ
ととなり、アナログ出力電圧VOUT がディジタル入力信
号に対応して出力されることとなる。
【0030】従って、スイッチング素子の電流源として
の精度は不要であり必要電流以上流しておけばディジタ
ル信号に対応したアナログ出力信号が得られる。
の精度は不要であり必要電流以上流しておけばディジタ
ル信号に対応したアナログ出力信号が得られる。
【0031】
【実施例】図5(a)は図1に示した第1の本発明にお
ける実施例(その1)を示したもので、この実施例で
は、スイッチング素子として4ビットに対応する4つの
バイポーラ・トランジスタSW1 〜SW4 を用い、これ
らのスイッチング素子SW1〜SW4 と電源V1 との間
で直列接続された分圧回路における上記の二つの抵抗r
1 ,r2 をそれぞれ同一抵抗値の抵抗Rとしている。
ける実施例(その1)を示したもので、この実施例で
は、スイッチング素子として4ビットに対応する4つの
バイポーラ・トランジスタSW1 〜SW4 を用い、これ
らのスイッチング素子SW1〜SW4 と電源V1 との間
で直列接続された分圧回路における上記の二つの抵抗r
1 ,r2 をそれぞれ同一抵抗値の抵抗Rとしている。
【0032】そして、これら二つの抵抗rの分圧点a〜
dと演算増幅器の反転入力端子との間にそれぞれ抵抗R
・1/2,R・3/2,R・7/2,R・15/2が接
続されている。
dと演算増幅器の反転入力端子との間にそれぞれ抵抗R
・1/2,R・3/2,R・7/2,R・15/2が接
続されている。
【0033】尚、上記のトランジスタSW1 〜SW4 は
バイポーラで構成しているが、これらのトランジスタは
NPNトランジスタを逆型に使用しており、これはトラ
ンジスタが飽和したときにVCE間電圧をほとんど無くし
電圧源として電源電圧V1 がそのまま見えるようにして
いる。
バイポーラで構成しているが、これらのトランジスタは
NPNトランジスタを逆型に使用しており、これはトラ
ンジスタが飽和したときにVCE間電圧をほとんど無くし
電圧源として電源電圧V1 がそのまま見えるようにして
いる。
【0034】又、分圧回路における抵抗はどのビットに
関しても同じ抵抗値Rとし、演算増幅器Aの演算の値
(ゲイン)を変化させ各ビットでの抵抗値の違いにより
電圧を加算する様にしている。
関しても同じ抵抗値Rとし、演算増幅器Aの演算の値
(ゲイン)を変化させ各ビットでの抵抗値の違いにより
電圧を加算する様にしている。
【0035】即ち、例えばトランジスタSW1 がONに
なったとすると、このビットに関しては図5(b)の左
側に示すような回路となるが、これは分圧点aに関して
の電圧Va 及びインピーダンスZを見ると、鳳テブナン
の定理により同図(b)の右側に示すように電圧Va は
V1 /2となり、インピーダンスZはR/2となる。
なったとすると、このビットに関しては図5(b)の左
側に示すような回路となるが、これは分圧点aに関して
の電圧Va 及びインピーダンスZを見ると、鳳テブナン
の定理により同図(b)の右側に示すように電圧Va は
V1 /2となり、インピーダンスZはR/2となる。
【0036】従ってこの様な等価回路を組み込むと図6
に示すような回路図となる。尚、この等価回路図は全て
のトランジスタSW1 〜SW4 がONとなっている状態
を示している。
に示すような回路図となる。尚、この等価回路図は全て
のトランジスタSW1 〜SW4 がONとなっている状態
を示している。
【0037】この図6の回路は図11に示した従来の回
路とビットの位置が反転しているので、ビットに応じて
例えば次の様になる。
路とビットの位置が反転しているので、ビットに応じて
例えば次の様になる。
【0038】(1)ディジタル信号が「0001」のと
き:
き:
【0039】
【数1】
【0040】(2)ディジタル信号が「0011」のと
き:
き:
【0041】
【数2】
【0042】この様にして同じディジタル入力信号に関
して図11に示した従来回路とは同じアナログ出力信号
が得られることが判る。
して図11に示した従来回路とは同じアナログ出力信号
が得られることが判る。
【0043】図7は図1に示した第1の本発明発明の実
施例(その2)を示したもので、この実施例と図5に示
した実施例(その1)との違いは、分圧回路における二
つの抵抗の値を同じにせずに図示の如く一方の抵抗を
R,R/3,R/7,R/15とすることにより、分圧
点a〜bと演算増幅器Aの反転入力端子との間の抵抗を
それぞれR・3/4,R・7/8,R・15/16とい
うように実施例(その1)より小さな抵抗値とする事が
できる。
施例(その2)を示したもので、この実施例と図5に示
した実施例(その1)との違いは、分圧回路における二
つの抵抗の値を同じにせずに図示の如く一方の抵抗を
R,R/3,R/7,R/15とすることにより、分圧
点a〜bと演算増幅器Aの反転入力端子との間の抵抗を
それぞれR・3/4,R・7/8,R・15/16とい
うように実施例(その1)より小さな抵抗値とする事が
できる。
【0044】この図7の実施例(その2)における等価
回路が図8に示されており、この等価回路も図5の実施
例(その1)の場合と同様に鳳テブナンの定理により求
めたものである。
回路が図8に示されており、この等価回路も図5の実施
例(その1)の場合と同様に鳳テブナンの定理により求
めたものである。
【0045】図9は図1に示した第1の本発明の実施例
(その3)を示したもので、この実施例は上記の実施例
(その1)と実施例(その2)とを組み合わせたもので
あり、この実施例ではある程度までゲインを変化させて
行き、その後は分圧回路の抵抗比を変化させて行く構成
を採っている。
(その3)を示したもので、この実施例は上記の実施例
(その1)と実施例(その2)とを組み合わせたもので
あり、この実施例ではある程度までゲインを変化させて
行き、その後は分圧回路の抵抗比を変化させて行く構成
を採っている。
【0046】図10は図2に示した第2の本発明の実施
例を示したもので、この実施例においても、スイッチン
グ素子SW1 〜SW4 は逆型NPNトランジスタを用い
ており、トランジスタが飽和したときにVCE電圧が無く
なり電源電圧V1 のみの電圧源となるようにしている。
例を示したもので、この実施例においても、スイッチン
グ素子SW1 〜SW4 は逆型NPNトランジスタを用い
ており、トランジスタが飽和したときにVCE電圧が無く
なり電源電圧V1 のみの電圧源となるようにしている。
【0047】そして、これらのトランジスタSW1 〜S
W4 と直列接続された分圧回路における一方の抵抗の値
を100Rとし、他方の抵抗の値を2Rとするととも
に、これら抵抗の分圧点同士を抵抗値Rの抵抗で接続
し、2R−R梯子型回路を構成し、これらの梯子型回路
から見て十分大きな抵抗値である100Rの抵抗がトラ
ンジスタSW1 〜SW4 に接続される事により、これら
のトランジスタSW1 〜SW4 をあたかも電流源の様に
見せる事が出来る。
W4 と直列接続された分圧回路における一方の抵抗の値
を100Rとし、他方の抵抗の値を2Rとするととも
に、これら抵抗の分圧点同士を抵抗値Rの抵抗で接続
し、2R−R梯子型回路を構成し、これらの梯子型回路
から見て十分大きな抵抗値である100Rの抵抗がトラ
ンジスタSW1 〜SW4 に接続される事により、これら
のトランジスタSW1 〜SW4 をあたかも電流源の様に
見せる事が出来る。
【0048】従って、この時のトランジスタを流れる電
流は、I0 =V1 /100Rとなり、この電流はどのト
ランジスタにおいても同じ値となる。
流は、I0 =V1 /100Rとなり、この電流はどのト
ランジスタにおいても同じ値となる。
【0049】従って、例えば、ディジタル信号が「00
01」のときには、電流I1 のみが演算増幅器Aの帰還
抵抗Rf に流れるので、 VOUT =V1 +(Rf I1 ) となる。
01」のときには、電流I1 のみが演算増幅器Aの帰還
抵抗Rf に流れるので、 VOUT =V1 +(Rf I1 ) となる。
【0050】また、ディジタル入力信号が「0011」
のときには、2R−R梯子型回路によりトランジスタS
W2 と直列接続された抵抗は等価的に「R」となり、次
段への抵抗Rと等しく分流されることから、 VOUT =V1 +(Rf I1 )+(Rf ・I2 /2) となる。
のときには、2R−R梯子型回路によりトランジスタS
W2 と直列接続された抵抗は等価的に「R」となり、次
段への抵抗Rと等しく分流されることから、 VOUT =V1 +(Rf I1 )+(Rf ・I2 /2) となる。
【0051】この様にしてアナログ出力電圧VOUT をス
テップ状に変化させることが出来る。
テップ状に変化させることが出来る。
【0052】
【発明の効果】以上説明した様に本発明に係るD/A変
換回路においては、バイポーラ・スイッチング素子と二
つの抵抗による分圧回路との直列回路を複数個並列接続
し、各分圧回路の分圧点と演算増幅器の反転入力端子と
の間に順次大きくなる値の抵抗を接続して演算増幅器の
電圧加算回路を構成する様にしたので、全てバイポーラ
素子で構成する事が出来、IC回路を構成する上でコス
トを削減する事が出来る。
換回路においては、バイポーラ・スイッチング素子と二
つの抵抗による分圧回路との直列回路を複数個並列接続
し、各分圧回路の分圧点と演算増幅器の反転入力端子と
の間に順次大きくなる値の抵抗を接続して演算増幅器の
電圧加算回路を構成する様にしたので、全てバイポーラ
素子で構成する事が出来、IC回路を構成する上でコス
トを削減する事が出来る。
【0053】また、演算増幅器の電流加算回路を構成す
るときにはその電流を与えるスイッチング素子に対して
電流源に見えるほど一方が梯子型抵抗回路に含まれる他
方に比べて大きな値を有する二つの抵抗による分圧回路
を直列接続したので、精度の良い電流源が不要となる。
るときにはその電流を与えるスイッチング素子に対して
電流源に見えるほど一方が梯子型抵抗回路に含まれる他
方に比べて大きな値を有する二つの抵抗による分圧回路
を直列接続したので、精度の良い電流源が不要となる。
【図1】第1の本発明に係るD/A変換回路の構成を原
理的に示した回路図である。
理的に示した回路図である。
【図2】第2の本発明に係るD/A変換回路の構成を原
理的に示した回路図である。
理的に示した回路図である。
【図3】第1の本発明に係るD/A変換回路の動作説明
図である。
図である。
【図4】第2の本発明に係るD/A変換回路の動作説明
図である。
図である。
【図5】第1の本発明に係るD/A変換回路の実施例
(その1)を示した回路図である。
(その1)を示した回路図である。
【図6】第1の本発明に係るD/A変換回路の実施例
(その1)の等価回路図である。
(その1)の等価回路図である。
【図7】第1の本発明に係るD/A変換回路の実施例
(その2)を示した回路図である。
(その2)を示した回路図である。
【図8】第1の本発明に係るD/A変換回路の実施例
(その2)の等価回路図である。
(その2)の等価回路図である。
【図9】第1の本発明に係るD/A変換回路の実施例
(その3)を示した回路図である。
(その3)を示した回路図である。
【図10】第2の本発明に係るD/A変換回路の実施例
を示した回路図である。
を示した回路図である。
【図11】第1の従来例(電圧分割型)を示した回路図
である。
である。
【図12】第1の従来例の動作説明図である。
【図13】第2の従来例(電流分割型)を示した回路図
である。
である。
【図14】第2の従来例の動作説明図である。
SW1 〜SWn (SW) バイポーラ・スイッチング素
子 r11〜rn2(r1 , r2 ) 分圧回路の抵抗 R1 〜Rn 電圧加算用(電流分割用)抵抗 V1 所定電圧源 A 差動増幅器 VOUT アナログ出力端子 図中、同一符号は同一又は相当部分を示す。
子 r11〜rn2(r1 , r2 ) 分圧回路の抵抗 R1 〜Rn 電圧加算用(電流分割用)抵抗 V1 所定電圧源 A 差動増幅器 VOUT アナログ出力端子 図中、同一符号は同一又は相当部分を示す。
Claims (5)
- 【請求項1】 制御信号としてディジタル信号が与えら
るバイポーラ・スイッチング素子(SW)と2つの抵抗
(r1,r2)による分圧回路との直列回路を所定電源電圧
間に複数個並列接続し、各分圧回路の分圧点(a〜n)
と演算増幅器(A)の反転入力端子との間に順次大きく
なる値の抵抗(R1 〜Rn )を接続して前記演算増幅器
(A)の電圧加算回路を構成することにより該演算増幅
器(A)から前記ディジタル信号に対応したアナログ信
号を出力することを特徴としたD/A変換回路。 - 【請求項2】 前記分圧回路の2つの抵抗(r1,r2)の
値が等しく選定されており、前記電圧加算用抵抗(R1
〜Rn )の値が大きくなるように選定されていることを
特徴とした請求項1に記載のD/A変換回路。 - 【請求項3】 前記分圧回路の2つの抵抗(r1,r2)の
内の一方の値が分圧点での電圧が小さくなるように順次
小さく選定されており、これに対応して前記電圧加算用
抵抗(R1 〜Rn )の値が大きくなるように選定されて
いることを特徴とした請求項1に記載のD/A変換回
路。 - 【請求項4】 制御信号としてディジタル信号が与えら
るバイポーラ・スイッチング素子(SW)と電流源に見
えるほど一方が他方に比べて大きな値を有する2つの抵
抗(r1,r2)による分圧回路との直列回路を所定電源電
圧間に複数個並列接続し、各分圧回路の分圧点同士を抵
抗(R1 〜Rn )を介して接続し該2つの抵抗(r1,r
2)の内の小さい方の抵抗(r2)を含む梯子型回路を構成
すると共に演算増幅器(A)の反転入力端子に接続して
前記演算増幅器(A)の電流加算回路を構成することに
より該演算増幅器(A)から前記ディジタル信号に対応
したアナログ信号を出力することを特徴としたD/A変
換回路。 - 【請求項5】 該分圧回路と該抵抗とで2R−R梯子型
回路を構成していることを特徴とした請求項1に記載の
D/A変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17073093A JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | D/a変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17073093A JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | D/a変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0730427A true JPH0730427A (ja) | 1995-01-31 |
Family
ID=15910330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17073093A Withdrawn JPH0730427A (ja) | 1993-07-09 | 1993-07-09 | D/a変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0730427A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
JP2007005975A (ja) * | 2005-06-22 | 2007-01-11 | Denso Corp | 温度補正回路 |
US8876212B2 (en) | 2011-11-07 | 2014-11-04 | Aisin Seiki Kabushiki Kaisha | Seat adjustment apparatus for vehicle |
-
1993
- 1993-07-09 JP JP17073093A patent/JPH0730427A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
JP2007005975A (ja) * | 2005-06-22 | 2007-01-11 | Denso Corp | 温度補正回路 |
US8876212B2 (en) | 2011-11-07 | 2014-11-04 | Aisin Seiki Kabushiki Kaisha | Seat adjustment apparatus for vehicle |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |