JP3569099B2 - 波形生成回路および半導体試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、任意の設定電圧レベルのパルス波形を任意の切替タイミングで発生する波形生成回路に係り、寄生容量の低減が可能な回路構成とすることで、高速な立上り／立下り時間のパルス波形の生成を行え、特に、半導体試験装置のピンエレクトロニクスに適した波形生成回路に関する。
【０００２】
【従来の技術】
従来の波形生成回路は、図８に示す様に、２つの定電流源と、２つのダイオードブリッジと、２つのカレントスイッチから成る。この波形生成回路では、カレントスイッチを切替信号に従って実時間で切り替え、どちらか一方のダイオードブリッジをオンさせ、ダイオードブリッジの入力電圧信号ＬｏｗまたはＨｉｇｈの電圧を出力端子ＯＵＴに発生させ、ＬｏｗまたはＨｉｇｈの電圧レベルからなるパルス波形を生成する。出力端子ＯＵＴの電圧がＬｏｗまたはＨｉｇｈに切り替わって形成されるパルスの周期Ｔは、出力端子ＯＵＴに付加される寄生容量Ｃと、回路の出力電流Ｉとにより、数１で示すような式により表される。
【０００３】
【数１】
１／Ｔ∝Ｉ／Ｃ
パルスの周期Ｔの逆数は、パルスの周波数Ｓ（動作速度）により示されるので、パルス周波数Ｓは、出力端子ＯＵＴに付加される寄生容量Ｃに反比例し、出力電流に比例する。
【０００４】
【発明が解決しようとする課題】
即ち、パルス周波数Ｓは、回路電流が同じであるならば寄生容量Ｃが大きくなると遅く（小さく）なる。ここで寄生容量Ｃは、従来の回路構成においては、ダイオードＤ２、Ｄ８のオフ時の寄生容量と、トランジスタＱ５およびＱ６のコレクタ容量と、トランジスタＱ３およびＱ４のコレクタ容量との和で表される。
【０００５】
また、従来の回路構成においては、トランジスタＱ１〜Ｑ８のトランジスタサイズは、ダイオードブリッジの２つのダイオードに電流を供給するため、ダイオードの２倍の電流量が供給できるようなサイズが必要となる。トランジスタサイズが大きくなると、トランジスタの寄生容量も大きくなるので、寄生容量Ｃの低減が難しく、動作速度の向上が困難である。
【０００６】
本発明の目的は、パルス波形を生成する波形生成回路において、より高速動作が可能な波形生成回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、切替信号に従い、２つの入力電圧の一方を選択する第一の選択回路と、前記２つの入力電圧の他方を選択する第二の選択回路とを有する波形生成回路において、
前記第一および第二の選択回路の各々は、
定電流源と、
前記定電流源から出力される電流の経路を前記切替信号に従い第一の経路と第二の経路とに切替える第一のカレントスイッチと、
前記定電流源から出力される電流の経路を前記切替信号に従い第三の経路と第四の経路とに切替える第二のカレントスイッチと、
前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とを導通させる接続点と、
当該接続点から電流経路を２つに分岐させる分岐部分と、
前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、前記分岐された各々の経路に流れる電流により導通し、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されていないときに、他の経路からの電流の流入を阻止するスイッチ素子と、
前記分岐された一方の電流の経路に接続される出力端子と、
前記分岐された他方の電流の経路に接続され、当該接続された部分に前記２つの入力電圧のうちの１つに相当する電位を与える機能回路とを備える。
【０００８】
本発明の回路構成においては、第一のカレントスイッチにより電流の経路を第一／第二の経路に切り替え、また、第二のカレントスイッチにより電流の経路を第三／第四の経路に切り替える。接続点は、第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とを導通させる。また、分岐部分は、当該接続点から電流経路を２つに分岐させる。
【０００９】
スイッチ素子は、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、前記分岐された各々の経路に流れる電流により導通する。また、機能回路は、分岐された他方の電流の経路に接続され、当該接続された部分に前記２つの入力電圧のうちの１つに相当する電位を与えるている。スイッチ素子が導通したときに、機能回路により分岐された他方に与えられた電位は、接続点で接続されている、分岐された一方の経路、すなわち出力端子にも現われ、これにより、入力電圧の一方が出力端子から出力される。また、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されていないときに、すなわち、前記第一のカレントスイッチの第一の経路と前記第二のカレントスイッチの第四の経路とが選択されたときに、他の経路からの電流の流入をスイッチ素子が阻止するので、機能回路により、分岐された他方に与えられた電位は、出力端子には現われない。
【００１０】
このように、スイッチ素子には、接続点から電流経路を２つに分岐された後の電流が流れ込む。例えば、第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、分岐された後の電流をＩとすると、接続点には、電流２Ｉが流れ、また、カレントスイッチに切り替えられる第二または第三の経路に流れる電流はそれぞれＩとなる。このため、第一および第二のカレントスイッチには、電流Ｉがそれぞれ流れる。
【００１１】
これに対して、図８に示す従来の回路構成では、カレントスイッチが１つであり、ダイオードブリッジのＤ５とＤ６とに各々流れる電流をＩとすると、カレントスイッチに流れる電流は２Ｉとなる。
【００１２】
このため、出力電流は、本発明と従来とでは、同じ電流Ｉとなるが、カレントスイッチに流れる電流量は、本発明によれば、従来より１／２にすることができる。カレントスイッチに流れる電流量を半減できるので、例えば、このカレントスイッチにトランジスタを利用した場合、トランジスタサイズを半減することができる。トランジスタの寄生容量はトランジスタサイズに比例するので、トランジスタサイズが半減すると、トランジスタの寄生容量も低減することができる。
【００１３】
また、スイッチ素子としては、分岐された経路の各々にダイオードを使用することができる。
より具体的には、定電流源から出力される電流経路を切替信号に従い切替える第一のカレントスイッチと、
前記第一のカレントスイッチによりオンオフ動作し、該第一のカレントスイッチへ電流が逆流することを阻止する第一および第二のダイオードと、
前記第一のダイオードの陰極に接続される第一のトランジスタと、
定電流源に入力される電流経路を切替信号に従い切替える第二のカレントスイッチと、
前記第二のカレントスイッチによりオンオフ動作し、該第二のカレントスイッチから電流が逆流することを阻止する第三および第四のダイオードと、
前記第三のダイオードの陽極に接続される第二のトランジスタを有する構成とすることができる。
【００１４】
波形生成回路の高速化には、前述したように、出力端に付加される寄生容量の低減が最も効果的であり、本発明の回路構成において、出力端子からみた場合の寄生容量は、カレントスイッチの寄生容量の低減分、従来より低減することができる。このため、本発明によれば、電圧の切替時間を早くすることができ、波形生成回路における波形の周波数を高速化することができる。
また、本発明によれば、定電流源から出力される電流経路を切替信号に従い切替える第一のカレントスイッチと、前記第一のカレントスイッチによりオンオフ動作し、前記第一のカレントスイッチへ電流が逆流することを阻止する第一および第二のダイオードと、前記第一のダイオードの陰極に接続される第一のトランジスタと、定電流源に入力される電流経路を切替信号に従い切替える第二のカレントスイッチと、前記第二のカレントスイッチによりオンオフ動作し、該第二のカレントスイッチから電流が逆流することを阻止する第三および第四のダイオードと、前記第三のダイオードの陽極に接続される第二のトランジスタを有する波形生成回路によって生成された試験波形を被試験素子に印加する工程と、
前記被試験素子からの応答波形の信号と良品の応答である期待値信号とを比較し、該被試験素子の良否判定を行う工程とにより半導体を試験することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図１から図７を参照して説明する。
【００１６】
図１に、本発明の第一の実施の形態の波形生成回路の構成図を示す。図１において、第一の実施の形態の波形生成回路は、正電源側の同一の定電流源Ｉｓ１およびＩｓ２と、正電源側の定電流源から出力される電流の経路を切替信号に従い切替える、ＰＮＰトランジスタＱ１およびＱ２を備える正電源側のカレントスイッチ１と、ＰＮＰトランジスタＱ３およびＱ４を備える正電源側のカレントスイッチ２と、正電源側の２つのカレントスイッチによりオンオフ動作し、当該カレントスイッチへの逆電流の流入を阻止する正電源側のダイオードＤ１及びＤ２と、入力電圧Ｖ１をベース入力とし、ダイオードＤ１の陰極に接続されるエミッタフォロワのＰＮＰトランジスタＱ９と、負電源側の同一の定電流源Ｉｓ３およびＩｓ４と、負電源側の定電流源に入力される電流経路を切替信号に従い切替える、ＮＰＮトランジスタＱ５およびＱ６を備える負電源側のカレントスイッチ３と、ＮＰＮトランジスタＱ７およびＱ８を備える負電源側のカレントスイッチ４と、負電源側の２つのカレントスイッチにより、オンオフ動作し、当該カレントスイッチからの逆電流の流入を阻止する負電源側のダイオードＤ３及びＤ４と、入力電圧Ｖ２をベース入力とし、負電源側のダイオードＤ３の陽極に接続されるエミッタフォロワのＮＰＮトランジスタＱ１０とを有する。トランジスタＱ４およびトランジスタＱ８のコレクタと、ダイオードＤ２の陰極と、Ｄ４の陽極との接続部分を出力端子ＯＵＴとし、バッファ回路Ｂ１およびＢ２に入力される切替信号にしたがって、入力電圧Ｖ１、Ｖ２のどちらか一方の電圧をこの出力端子ＯＵＴから出力する。定電流源Ｉｓ１、Ｉｓ２、Ｉｓ３およびＩｓ４の電流値は、同一であり、それぞれから出力される電流をＩｓ１、Ｉｓ２、Ｉｓ３、Ｉｓ４とする。また、定電流源に接続される電圧値のＶｃｃとＶｅｅとは、入力電圧Ｖ１とＶ２とに相当する電圧を備える。
【００１７】
つぎに、入力電圧Ｖ１、Ｖ２の切替え動作を詳細に説明する。
【００１８】
まず始めに入力電圧Ｖ１（正確には、Ｖ１＋Ｖｂｅ（Ｑ９））を出力端子ＯＵＴに発生させる場合について説明する。バッファ回路Ｂ１に、切替信号としてハイレベルが入力されると、トランジスタＱ２、Ｑ３のベース電位がローレベル、トランジスタＱ１、Ｑ４のベース電位がハイレベルとなり、トランジスタＱ２、Ｑ３をオン、トランジスタＱ１、Ｑ４をオフにする。同時に、バッファ回路Ｂ２に、切替信号としてローレベルが入力されると、トランジスタＱ６、Ｑ７のベース電位がローレベル、トランジスタＱ５、Ｑ８のベース電位がハイレベルとなり、トランジスタＱ６、Ｑ７をオフ、トランジスタＱ５、Ｑ８をオンにする。これにより、同一の定電流源からの電流Ｉｓ１、Ｉｓ２は、トランジスタＱ２、Ｑ３を介し、ダイオードＤ１及びＤ２に流れ、Ｄ２に流れた回路電流Ｉ２（＝Ｉｓ１＝Ｉｓ２）は、トランジスタＱ８を介し、定電流源Ｉｓ１、Ｉｓ２と同一の電流を流す定電流源Ｉｓ４に流れ込む。また、ダイオードＤ１に流れた電流Ｉ１は、トランジスタＱ９を介し、負電源Ｖｅｅに流れる。
【００１９】
一方、電流Ｉ３は、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に流れ込む。このとき、ダイオードＤ１とＤ２に流れる回路電流Ｉ１、Ｉ２が等しいので、ダイオードＤ１とＤ２との電圧降下が等しくなり、出力端子ＯＵＴの電位は、入力電圧Ｖ１より、トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅだけ高電位であるセンス電位ＶＳ１と同電位となる。すなわち、出力端子ＯＵＴの電位は、Ｖ１＋Ｖｂｅ（Ｑ９）＝ＶＳ１となる。
【００２０】
つぎに、入力電圧Ｖ２（正確には、Ｖ２−Ｖｂｅ（Ｑ１０））を出力端子ＯＵＴに発生させる場合は、切替信号を上記設定と逆にし、バッファ回路Ｂ１の入力信号をローレベルにし、バッファ回路Ｂ２の入力信号をハイレベルにし、トランジスタＱ２、Ｑ３のベース電位をハイレベル、トランジスタＱ１、Ｑ４のベース電位をローレベルとし、トランジスタＱ２、Ｑ３をオフ、トランジスタＱ１、Ｑ４をオンにする。同時に、トランジスタＱ６、Ｑ７のベース電位をハイレベル、トランジスタＱ５、Ｑ８のベース電位をローレベルとし、トランジスタＱ６、Ｑ７をオン、トランジスタＱ５、Ｑ８をオフにする。これにより、ダイオードＤ３、Ｄ４に同一の回路電流が流れ、ダイオードＤ３とＤ４の電圧降下が等しくなり、出力端子ＯＵＴの電位は、入力電圧Ｖ２よりトランジスタＱ１０のベース・エミッタ間電圧Ｖｂｅだけ低い電位であるセンス電位ＶＳ２と同電位となる。すなわち、出力端子ＯＵＴの電位は、Ｖ２ーＶｂｅ（Ｑ１０）＝ＶＳ２となる。
【００２１】
以上のように、切替信号に従って、カレントスイッチを動作させることにより２つの入力Ｖ１の電圧値と、Ｖ２の電圧値とを切り替えて出力端子ＯＵＴに発生させることができ、所望する波形を発生させることができる。また、トランジスタＱ９、Ｑ１０は常にオンし、端子ＶＳ１、ＶＳ２は、それぞれＶ１＋Ｖｂｅ（Ｑ９），Ｖ２−Ｖｂｅ（Ｑ１０）が出力される。
【００２２】
前述したように、パルス周波数は、回路電流が同じであるならば寄生容量Ｃに反比例する。上記実施の形態における効果を説明するために、上記実施の形態における寄生容量を具体的に計算する。例えば、表１に示すような一般的な素子における寄生容量値を用いて、波形生成回路の出力に付加される寄生容量Ｃ１を計算する。
【００２３】
【表１】
【００２４】
図１に示した波形生成回路の出力に付加される寄生容量Ｃ１は、トランジスタＱ４のコレクタ容量Ｃｃｓｐと、Ｑ８のコレクタ容量Ｃｃｓｎと、ダイオードＤ２，Ｄ４のオフ時の寄生容量Ｃｊと、配線容量Ｃｌとの和で表さる。すなわち、Ｃ１＝Ｃｃｓｐ＋Ｃｃｓｎ＋２Ｃｊ＋Ｃｌ＝１０４０（ｆＦ）となる。
【００２５】
一方、図８に示す従来のダイオードブリッジを用いた波形生成回路の出力に付加される寄生容量Ｃ２を同様に計算する。図８に示した波形生成回路の出力に付加される寄生容量Ｃ２は、トランジスタＱ５およびＱ６のコレクタ容量Ｃｃｓｐと、Ｑ３およびＱ４のコレクタ容量Ｃｃｓｎと、ダイオードＤ２，Ｄ８のオフ時の寄生容量Ｃｊと、配線容量Ｃｌとの和で表さる。すなわち、Ｃ２＝２（Ｃｃｓｐ＋Ｃｃｓｎ）＋２Ｃｊ＋Ｃｌ＝１５９０（ｆＦ）となる。このように、本実施の形態によれば、従来の回路構成に比べて寄生容量を低減することができる。
【００２６】
本発明の第一の実施の形態における波形生成回路においては、ダイオードブリッジの代わりに、カレントスイッチを２つ設けることにより、カレントスイッチに供給する電流量を半減することができ、カレントスイッチのトランジスタサイズを従来より半減することができるので、寄生容量も低減することができる。従って、波形生成回路の出力に付加される寄生容量のうち一つのトランジスタ分の寄生容量を削減することができる。本発明の第一の実施の形態における波形生成回路によれば、寄生容量を低減することができ、より高速な周波数のパルスの生成ができる。
【００２７】
なお、図１に示す構成において、ダイオードＤ１ーＤ４の代わりに、例えば、耐圧の大きいトランジスタを用いるようにしてもよい。また、第一の実施の形態における波形生成回路では、正電源側と負電源側との選択回路を備えているが、正電源側と負電源側との選択回路を設ける代わりに、正電源側の選択回路を２つ備えるか、もしくは、負電源側の選択回路を２つ備えるようにしてもよい。この場合、入力電圧は、正／負の電圧のいずれかになり、ＶｅｅまたはＶｃｃをグランドに接地する。
【００２８】
次に、第二の実施の形態を図２を参照して説明する。図２に、出力電圧補正機能を付加した波形生成回路の構成図を示す。図２において図１と同一符号は相当部分である。第二の実施の形態では、第一の実施の形態における構成に、オペアンプ１００を追加し、センス端子ＶＳ１の電位と入力電圧Ｖ１の電位とが常に同じになるように動作させ、入力トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅをキャンセルして、出力端子ＯＵＴに入力電圧Ｖ１と同電位を出力させる。
【００２９】
図２において、オペアンプ１００の正相入力端子には所望の入力電圧Ｖ１を印加させ、図１における波形生成回路のセンス電圧ＶＳ１をオペアンプ１００の負相端子に入力させ、オペアンプ１００の出力を波形生成回路の電圧入力端子ＶＦ１に接続させる。これにより、オペアンプ１００はセンス端子ＶＳ１の電位と入力電圧Ｖ１の電位が常に同じになるように動作し、入力トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅをキャンセルすることができる。加えて、ダイオードＤ１とＤ２との電圧降下が同一になるように回路電流を調整すれば、出力端子ＯＵＴに入力電圧Ｖ１と同電位を発生させることができ、容易に設定誤差のない電圧設定ができる。
【００３０】
同様に、オペアンプ１０１の正相入力端子には、所望の入力電圧Ｖ２を印加させ、波形生成回路のセンス電圧ＶＳ２をオペアンプ１０１の負相端子に入力させ、オペアンプ１０１の出力を波形生成回路の電圧入力端子ＶＦ２に接続させることで、波形生成回路の入力トランジスタＱ１０のベース・エミッタ間電圧Ｖｂｅをキャンセルすることができる。さらに、ダイオードＤ３、Ｄ４の電圧降下が同一になるように回路電流を調整すれば、出力端子ＯＵＴにＶ２と同電位を発生させることができる。
【００３１】
第二の実施の形態によれば、トランジスタＱ９及びＱ１０のベース・エミッタ間電圧Ｖｂｅを考慮して電圧設定する必要が無く、容易に出力電圧の設定ができ、また、Ｑ９及びＱ１０のＶｂｅの製造プロセスによるバラツキを補正することができる。
【００３２】
次に、第三の実施の形態を図３を参照して説明する。図３に、波形生成回路の構成図を示す。図３において図１と同一符号は相当部分である。第三の実施の形態においては、ＩＣ製造後に、オフセット電圧の調整を可能とする場合の構成について説明する。
【００３３】
図２に示すようにＯＰアンプを用いて入力トランジスタＱ９、Ｑ１０のＶｂｅの補正を行えば、第二の実施の形態における波形生成回路のオフセット電圧は、センス電圧ＶＳ１、または、センス電圧ＶＳ２と、出力端子ＯＵＴとの電圧差のみとなる。この場合、出力端子ＯＵＴに設定電圧Ｖ１を出力させる場合のオフセット電圧は、ダイオードＤ１とＤ２とに流れる電流量の差となる。即ち、Ｉ１とＩ２との電流差により、ダイオードＤ１、Ｄ２の電圧降下に違いが発生し、これがオフセット電圧になる。ダイオードＤ１とＤ２とに流れる電流量の差は、プロセス偏差による上下の定電流源Ｉｓ１、Ｉｓ２、Ｉｓ３、Ｉｓ４の電流量のバラツキと、上側のカレントスイッチ１、２がＰＮＰトランジスタにより構成され、下側のカレントスイッチ３、４がＮＰＮトランジスタにより構成され、それぞれのトランジスタのベース電流量のプロセス偏差によるバラツキとでコレクタ電流量に差が生じることにより発生する。
【００３４】
そこで、第三の実施の形態における図３に示す波形生成回路では、レーザ等により調整可能な抵抗Ｒ０を、定電流源Ｉｓ３およびＩｓ４に直列に接続させておく。ＩＣ製造後に、抵抗Ｒ０の抵抗値を調整することでオフセット電圧の補正を可能とする。その方法は、出力端子ＯＵＴの出力電圧を入力電圧Ｖ１、または、Ｖ２のどちらか一方に設定し、オフセットを調整する電圧、例えば、ＶＳ１＝ゼロに設定する。ＩＣ製造直後の抵抗Ｒ０の抵抗値は、プロセスバラツキ等の変動を考慮し、予め、設計中心より小さい値となるように設計されている。したがって、オフセット電圧調整前の定電流源Ｉｓ３、Ｉｓ４の電流量は、上側の定電流源Ｉｓ１、Ｉｓ２より大きな値になっており、ダイオードＤ２に流れる電流Ｉ２は、Ｄ１に流れる電流Ｉ１に比べ大きく、Ｄ２の電圧降下もＤ１より大きい。したがって、出力端子ＯＵＴの出力電圧は、センス電圧ＶＳ１よりダイオードの電圧差だけ低い電圧が出力される。つぎに、レーザ等により調整抵抗Ｒ０を削り、徐々に抵抗値を高くすると、ダイオードＤ２に流れる電流量は、Ｄ１に流れる電流量に近づく。さらにレーザ等により調整抵抗Ｒ０をカットし、センス端子ＶＳ１と出力端子ＯＵＴは同一電位になったところで、レーザ等による抵抗のカットを終了する。
【００３５】
本実施の形態によれば、ＩＣ製造後にオフセット電圧の調整が可能となり、歩留まり向上によるコスト低減が期待できる。図３においては、定電流源Ｉｓ３，Ｉｓ４の電流を調整したが、同様に、定電流源Ｉｓ１，Ｉｓ２の電流を調整するために、定電流源Ｉｓ１，Ｉｓ２に直列に調整抵抗Ｒ０を備えるようにして、オフセット電圧の調整をすることも可能である。また、バイアス電圧Ｖｃｓ１、Ｖｃｓ２の電位を調整することでも同様の効果が得られる。
【００３６】
つぎに、第四の実施の形態を図４を参照して説明する。図４に、本発明の第四の実施の形態における、高抵抗モードを備えた波形生成回路の構成図を示す。図１と同一符号は、相当部分である。表２は、切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表を示している。
【００３７】
【表２】
【００３８】
図４に示す波形生成回路は、図１に示す波形生成回路に、カレントスイッチ５および６を追加することのみで高抵抗モードを実現可能としたものである。
【００３９】
高抵抗モードの設定は、バッファ回路Ｂ１の入力ＤＨをローとし、カレントスイッチ１のトランジスタＱ１をオンにし、定電流源Ｉｓ１の電流をＱ１、Ｑ９を介して、負電源Ｖｅｅに流す。また、バッファ回路Ｂ２の入力ＤＬをローとし、カレントスイッチ３のトランジスタＱ５をオンにし、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。同時に、バッファ回路Ｂ３、Ｂ４の入力ＵＥ，ＬＥをローとし、カレントスイッチ５、６のトランジスタＱ１２、Ｑ１４をオンとし、定電流源電流Ｉｓ２をトランジスタＱ１２、Ｑ１４を介し定電流源Ｉｓ４に流す。一方、トランジスタＱ４の入力レベルは、ローレベルであるが、トランジスタＱ１１がオフであり電流が流れないため、オフとなる。同様に、トランジスタＱ８の入力レベルは、ハイレベルであるが、トランジスタＱ１３がオフで電流が流れないため、オフとなり、出力端子ＯＵＴの配線には回路電流は流れない。したがって、出力端子ＯＵＴは、高抵抗モードとなり出力端子ＯＵＴに別な回路を接続してもその回路に影響を与えることはない。
【００４０】
つぎに、本発明の第五の実施の形態を図５を参照して説明する。図５に、第五の実施の形態における、４値の電圧レベルを持つ波形生成ができる波形生成回路の構成図を示す。図５に示す波形生成回路は、図１に示す波形生成回路を２個備え、出力端子どうしを接続させ、出力端子ＯＵＴに４つの入力電圧のうち、所望する電圧を実時間で選択することができるようにしたものである。表３は切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表を示す。
【００４１】
【表３】
【００４２】
まず、入力電圧Ｖ１を出力端子ＯＵＴに発生させる場合について説明する。バッファ回路Ｂ１の入力ＤＨ１をハイとし、カレントスイッチ１、２のトランジスタＱ２、Ｑ３をオンにし、定電流源Ｉｓ１、Ｉｓ２の電流をＱ２、Ｑ３を介して、ダイオードＤ１、Ｄ２に流し、Ｄ１，Ｄ２をオンとし、センス電圧ＶＳ１の電位を出力端子ＯＵＴに発生させる。同時に、バッファ回路Ｂ２の入力ＤＬ１をローとし、カレントスイッチ３、４のトランジスタＱ５、Ｑ８をオンにし、ダイオードＤ２に流れた電流をトランジスタＱ８を介して、定電流源Ｉｓ４に流す。また、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。さらに、同時に、バッファ回路Ｂ３、Ｂ４の入力ＤＨ２、ＤＬ２をローとし、カレントスイッチ５、６、７、８のトランジスタＱ１１、Ｑ１４、Ｑ１５、Ｑ１８をオンとし、定電流源Ｉｓ５の電流をトランジスタＱ１１、Ｑ１５を介し定電流源Ｉｓ７に流し、定電流源Ｉｓ６の電流をトランジスタＱ１４、Ｑ１９を介し負電源Ｖｅｅに流し、正電源ＶｃｃからトランジスタＱ２０、Ｑ１８を介して定電流源Ｉｓ８に電流を流し、ダイオードＤ５、Ｄ６、Ｄ７、Ｄ８をオフとする。これにより、出力端子ＯＵＴは入力電圧Ｖ１のセンス電圧ＶＳ１と同じ電圧が発生する。同様に、表３に示す真理値表の通りに切替信号を設定すれば、所望の入力電圧を出力端子ＯＵＴに発生させることができ、切替信号を切り替えていくことで、所望する波形を発生させることができる。
【００４３】
また、図５においては、図１における波形生成回路を２個並列に接続したが、さらに、複数の波形生成回路を接続すれば回路数の２倍の入力電圧の切替えが可能である。
【００４４】
以上、第五の実施の形態によれば図５による波形生成回路において、４値（Ｖ１、Ｖ２、Ｖ３、Ｖ４）の波形を高速に任意のタイミングで発生することができ、多値レベルを必要とする信号伝送に使用することができる。
【００４５】
つぎに、第六の実施の形態を図６を参照して説明する。図６に、第６の実施の形態における、４値の波形生成ができる波形生成回路の構成図を示す。図６に示す波形生成回路は、図５に示す波形生成回路にカレントスイッチ９、１０を追加し、電流経路を切り替えて、一方の回路をオフとすることで回路電流の増加なく、４つの入力電圧信号のうちの１つを任意に選択し、出力端子ＯＵＴに発生することができるようにしたものである。表４は切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表である。
【００４６】
【表４】
【００４７】
図６において、入力電圧Ｖ１を発生させる場合には、バッファ回路Ｂ５、Ｂ６の入力ＵＥ１、ＤＬ１をハイとし、カレントスイッチ９、１０のトランジスタＱ２１、Ｑ２３をオンにし、定電流源Ｉｓ１、Ｉｓ３の電流を波形生成回路２００に流し、波形生成回路２０１をオフとする。また、バッファ回路Ｂ１の入力をハイとし、カレントスイッチ１、２のトランジスタＱ２、Ｑ３をオンにし、定電流源Ｉｓ１の電流をＱ２、Ｑ３を介して、ダイオードＤ１、Ｄ２に流し、Ｄ１、Ｄ２をオンとし、センス電圧ＶＳ１の電位を出力端子ＯＵＴに発生させる。同時に、バッファ回路Ｂ２の入力をローとし、カレントスイッチ３、４のトランジスタＱ５、Ｑ８をオンにし、ダイオードＤ２に流れた電流をトランジスタＱ８を介して、定電流源Ｉｓ４に流す。また、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。これにより、出力端子ＯＵＴには入力電圧Ｖ１のセンス電圧ＶＳ１が発生する。同様に、表４の真理値表の通りに切替信号を設定すれば、所望の入力電圧を出力端子ＯＵＴに発生させることができる。本実施の形態によれば、回路電流を増加させることなく多数の入力電圧の切替えが行える。また、本発明の第六の実施の形態における波形生成回路によれば、寄生容量を低減することができ、高速なパルス生成ができる。
【００４８】
また、第６の実施の形態において、前述した第二の実施の形態における出力電圧補正機能を追加するようにしてもよい。さらに、前述した第三の実施の形態におけるオフセット電圧をＩＣ製造後に調整可能とする可変抵抗を追加してもよい。これらにより、出力電圧を補正することができ、また、オフセット電圧をＩＣ製造後に調整することができる。
【００４９】
つぎに、第七の実施の形態として、上述した波形生成回路を備える半導体試験装置について図７を参照して説明する。
【００５０】
図７において、半導体試験装置は、テスタ全体の動作を制御するコンピュータ１１と、被試験素子を試験するためのテストプログラムや試験結果を印字するプリンタ１３と、試験タイミングの時間基準となるクロック信号を発生する基準信号発生器１４と、クロック信号をもとに試験タイミング信号を発生するタイミング発生器１５と、その動作タイミングでテストパターンを発生するパターン発生器１６と、そのテストパターン信号と上記試験タイミング信号とをもとに被試験素子に印加するテスト信号を発生する波形フォーマッタ１９と、被試験素子に印加する試験波形のハイレベル、ローレベルをドライバ回路に与えるリファレンス電圧発生回路２２と、テスト信号に対応する切替信号に従って、試験波形を生成する、前述した実施の形態における波形生成回路２３と、そのハイレベル、ローレベルに従い生成された試験波形を被試験素子に印加するための試験波形に波形整形するドライバ回路２０と、ドライバ回路の出力である試験波形を被試験素子に与える伝送線路２４と、試験波形の応答としての被試験素子からの出力波形を伝送線路を介して入力し、上記リファレンス電圧発生回路で発生した比較電圧と比較するアナログコンパレータ２１と、その比較信号とパターン発生器より入力する良品の応答波形である期待値信号とを比較するデジタルコンパレータ１８と、その比較した良否の判定結果を格納するフェイルメモリ１７とを有する。
【００５１】
図７において、基準信号発生器１４は、試験波形の時間基準となる基準クロック１４ａを発生する。タイミング発生器１５は、基準クロック１４ａをテスタバス２６を介して設定されるタイミング設定信号２６ｂにしたがい基準クロック１４ａを計数し、所望の周期、時間遅れをもつフェーズ信号１５ａ，１５ｂ，１５ｃを生成する。パターン発生器１６は、タイミング発生器１５からの、フェーズ信号１５ｂのタイミングでパターンデータ信号１６ａを発生する。波形フォーマッタ１９はタイミング信号１５ａのタイミングでパターンデータ信号１６ａを論理合成により被試験素子を試験するためのテスト波形１９ａを生成する。前述した実施の形態における波形生成回路２３は、テスト波形１９ａのタイミングで、設定電圧信号２２ａにしたがったハイレベル、ローレベルの試験波形を発生し、ドライバ２０に印加する。さらに、大電流動作するドライバ２０は、試験波形１９ａを、伝送線路２４を介して、被試験素子２５に印加する。アナログコンパレータ２１は、被試験素子からの応答波形を入力し、リファレンス電圧発生器２２で発生した比較電圧２２ａとそれぞれ比較し、比較結果２１ａを出力する。アナログコンパレータ２１が、被試験素子からの応答波形を入力するときには、波形生成回路２３は、第四の実施の形態に示したように、高抵抗モードにしておくことにより、被試験素子からの応答波形をアナログコンパレータ２１に入力させることができる。デジタルコンパレータ１８はアナログコンパレータ２１で比較した被試験素子の応答波形２１ａと良品の応答である期待値信号１６ｂとをフェーズ信号１５ｃのタイミングで比較し、良否判定を行う。フェイルメモリ１７は被試験素子２５の良否判定した判定結果１８ａを格納し、試験終了後にテスタバス２６を介して判定結果２６ｄをコンピュータ１１に出力する。上記の動作を被試験素子の各ピン毎同時に行い、被試験素子２５１〜２５３の良否判定が完了する。
【００５２】
また、第一の実施の形態における波形生成回路と従来の波形生成回路の、前述の表１に示す素子を用いて、ＳＰＩＣＥシミュレーションを行った結果を、それらの動作周波数と出力振幅との関係により図９に示す。図９に示すように、本発明の実施の形態における波形生成回路によれば、従来技術より高速な動作周波数で動作することが可能となる。
【００５３】
したがって、本発明による波形生成回路を備えた第七の実施の形態における半導体試験装置によれば、所望のハイ／ロー電圧レベルのパルス波形の生成が高速に行える。すなわち、半導体ＩＣを、より高周波数のパルスで試験することができる。
【００５４】
また、被試験素子の応答波形を入力する際に、被試験素子がＥＣＬ等の終端デバイスの場合には、本発明の実施の形態による波形生成回路の出力をハイ、ローレベル以外の終端電圧レベルに切替え、即ち、第３の設定電圧レベルに切り替え、ドライバ回路２０で終端する。この第３の設定電圧レベルを変えることで、ＧＴＬ，ＣＴＴ等の小振幅インタフェースを使用するデバイスにも対応可能である。さらに、ドライバ２０に高抵抗モードとなる機能を付加すれば、ＣＭＯＳ、ＴＴＬ等の非終端デバイスの試験も可能である。
【００５５】
第七の実施の形態によれば、出力端に付加される寄生容量が小さく高速動作が可能で、さらに、複数の電圧レベルを持つパルス波形の生成ができ、多値のパルス波形の生成回路に適す。とくに、複雑な信号印加が必要な半導体試験装置のピンエレクトロニクスの実現が可能となる。
【００５６】
【発明の効果】
以上述べたように、本発明による波形生成回路は、カレントスイッチトランジスタのサイズを増加させること無く、任意の電圧レベルを持つパルス波形を実時間に生成でき、従来に比べ小さなサイズのトランジスタを使用するため、寄生容量の低減が可能であり、高速に動作する。また、回路を並列に接続することで、多値の電圧レベルを持つパルス波形生成や高抵抗モードの実現が容易なため、多様な入出力インターフェースに対応できる。
【図面の簡単な説明】
【図１】第一の実施の形態における波形生成回路の構成図である。
【図２】第二の実施の形態における、出力電圧補正機能を付加した波形生成回路の構成図である。
【図３】第三の実施の形態における、オフセット電圧をＩＣ製造後に調整可能とする波形生成回路の構成図である。る。
【図４】第四の実施の形態における、高抵抗モードを備えた波形生成回路の構成図である。
【図５】第五の実施の形態における、４値の波形生成ができる波形生成回路の構成図である。
【図６】第六の実施の形態における、４値の波形生成ができる波形生成回路の構成図である。
【図７】第七の実施の形態における、波形生成回路を備えたピンエレクトロニクスを用いた半導体試験装置の構成図である。
【図８】従来技術における波形生成回路の構成図である。
【図９】ＳＰＩＣＥシミュレーションの結果を示す説明図である。
【符号の説明】
１〜１０…カレントスイッチ
１１…制御コンピュータ
１２…モニタ
１３…プリンタ
１４…基準信号発生器
１５…タイミング発生器
１６…パターン発生器
１７…フェイルメモリ
１８…デジタルコンパレータ
１９…波形フォーマッタ
２０…ドライバ
２１…アナログコンパレータ
２２…リファレンス電圧発生器
２３…波形生成回路
２４…伝送線路
２５…被試験素子
２６…テスタバス
Ｂ１〜６…バッファ回路
Ｉｓ１〜Ｉｓ８…定電流源
Ｑ１〜Ｑ２４…トランジスタ
Ｄ１〜Ｄ８…ダイオード
１００、１０１…オペアンプ。
【発明の属する技術分野】
本発明は、任意の設定電圧レベルのパルス波形を任意の切替タイミングで発生する波形生成回路に係り、寄生容量の低減が可能な回路構成とすることで、高速な立上り／立下り時間のパルス波形の生成を行え、特に、半導体試験装置のピンエレクトロニクスに適した波形生成回路に関する。
【０００２】
【従来の技術】
従来の波形生成回路は、図８に示す様に、２つの定電流源と、２つのダイオードブリッジと、２つのカレントスイッチから成る。この波形生成回路では、カレントスイッチを切替信号に従って実時間で切り替え、どちらか一方のダイオードブリッジをオンさせ、ダイオードブリッジの入力電圧信号ＬｏｗまたはＨｉｇｈの電圧を出力端子ＯＵＴに発生させ、ＬｏｗまたはＨｉｇｈの電圧レベルからなるパルス波形を生成する。出力端子ＯＵＴの電圧がＬｏｗまたはＨｉｇｈに切り替わって形成されるパルスの周期Ｔは、出力端子ＯＵＴに付加される寄生容量Ｃと、回路の出力電流Ｉとにより、数１で示すような式により表される。
【０００３】
【数１】
１／Ｔ∝Ｉ／Ｃ
パルスの周期Ｔの逆数は、パルスの周波数Ｓ（動作速度）により示されるので、パルス周波数Ｓは、出力端子ＯＵＴに付加される寄生容量Ｃに反比例し、出力電流に比例する。
【０００４】
【発明が解決しようとする課題】
即ち、パルス周波数Ｓは、回路電流が同じであるならば寄生容量Ｃが大きくなると遅く（小さく）なる。ここで寄生容量Ｃは、従来の回路構成においては、ダイオードＤ２、Ｄ８のオフ時の寄生容量と、トランジスタＱ５およびＱ６のコレクタ容量と、トランジスタＱ３およびＱ４のコレクタ容量との和で表される。
【０００５】
また、従来の回路構成においては、トランジスタＱ１〜Ｑ８のトランジスタサイズは、ダイオードブリッジの２つのダイオードに電流を供給するため、ダイオードの２倍の電流量が供給できるようなサイズが必要となる。トランジスタサイズが大きくなると、トランジスタの寄生容量も大きくなるので、寄生容量Ｃの低減が難しく、動作速度の向上が困難である。
【０００６】
本発明の目的は、パルス波形を生成する波形生成回路において、より高速動作が可能な波形生成回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、切替信号に従い、２つの入力電圧の一方を選択する第一の選択回路と、前記２つの入力電圧の他方を選択する第二の選択回路とを有する波形生成回路において、
前記第一および第二の選択回路の各々は、
定電流源と、
前記定電流源から出力される電流の経路を前記切替信号に従い第一の経路と第二の経路とに切替える第一のカレントスイッチと、
前記定電流源から出力される電流の経路を前記切替信号に従い第三の経路と第四の経路とに切替える第二のカレントスイッチと、
前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とを導通させる接続点と、
当該接続点から電流経路を２つに分岐させる分岐部分と、
前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、前記分岐された各々の経路に流れる電流により導通し、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されていないときに、他の経路からの電流の流入を阻止するスイッチ素子と、
前記分岐された一方の電流の経路に接続される出力端子と、
前記分岐された他方の電流の経路に接続され、当該接続された部分に前記２つの入力電圧のうちの１つに相当する電位を与える機能回路とを備える。
【０００８】
本発明の回路構成においては、第一のカレントスイッチにより電流の経路を第一／第二の経路に切り替え、また、第二のカレントスイッチにより電流の経路を第三／第四の経路に切り替える。接続点は、第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とを導通させる。また、分岐部分は、当該接続点から電流経路を２つに分岐させる。
【０００９】
スイッチ素子は、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、前記分岐された各々の経路に流れる電流により導通する。また、機能回路は、分岐された他方の電流の経路に接続され、当該接続された部分に前記２つの入力電圧のうちの１つに相当する電位を与えるている。スイッチ素子が導通したときに、機能回路により分岐された他方に与えられた電位は、接続点で接続されている、分岐された一方の経路、すなわち出力端子にも現われ、これにより、入力電圧の一方が出力端子から出力される。また、前記第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されていないときに、すなわち、前記第一のカレントスイッチの第一の経路と前記第二のカレントスイッチの第四の経路とが選択されたときに、他の経路からの電流の流入をスイッチ素子が阻止するので、機能回路により、分岐された他方に与えられた電位は、出力端子には現われない。
【００１０】
このように、スイッチ素子には、接続点から電流経路を２つに分岐された後の電流が流れ込む。例えば、第一のカレントスイッチの第二の経路と前記第二のカレントスイッチの第三の経路とが選択されたときに、分岐された後の電流をＩとすると、接続点には、電流２Ｉが流れ、また、カレントスイッチに切り替えられる第二または第三の経路に流れる電流はそれぞれＩとなる。このため、第一および第二のカレントスイッチには、電流Ｉがそれぞれ流れる。
【００１１】
これに対して、図８に示す従来の回路構成では、カレントスイッチが１つであり、ダイオードブリッジのＤ５とＤ６とに各々流れる電流をＩとすると、カレントスイッチに流れる電流は２Ｉとなる。
【００１２】
このため、出力電流は、本発明と従来とでは、同じ電流Ｉとなるが、カレントスイッチに流れる電流量は、本発明によれば、従来より１／２にすることができる。カレントスイッチに流れる電流量を半減できるので、例えば、このカレントスイッチにトランジスタを利用した場合、トランジスタサイズを半減することができる。トランジスタの寄生容量はトランジスタサイズに比例するので、トランジスタサイズが半減すると、トランジスタの寄生容量も低減することができる。
【００１３】
また、スイッチ素子としては、分岐された経路の各々にダイオードを使用することができる。
より具体的には、定電流源から出力される電流経路を切替信号に従い切替える第一のカレントスイッチと、
前記第一のカレントスイッチによりオンオフ動作し、該第一のカレントスイッチへ電流が逆流することを阻止する第一および第二のダイオードと、
前記第一のダイオードの陰極に接続される第一のトランジスタと、
定電流源に入力される電流経路を切替信号に従い切替える第二のカレントスイッチと、
前記第二のカレントスイッチによりオンオフ動作し、該第二のカレントスイッチから電流が逆流することを阻止する第三および第四のダイオードと、
前記第三のダイオードの陽極に接続される第二のトランジスタを有する構成とすることができる。
【００１４】
波形生成回路の高速化には、前述したように、出力端に付加される寄生容量の低減が最も効果的であり、本発明の回路構成において、出力端子からみた場合の寄生容量は、カレントスイッチの寄生容量の低減分、従来より低減することができる。このため、本発明によれば、電圧の切替時間を早くすることができ、波形生成回路における波形の周波数を高速化することができる。
また、本発明によれば、定電流源から出力される電流経路を切替信号に従い切替える第一のカレントスイッチと、前記第一のカレントスイッチによりオンオフ動作し、前記第一のカレントスイッチへ電流が逆流することを阻止する第一および第二のダイオードと、前記第一のダイオードの陰極に接続される第一のトランジスタと、定電流源に入力される電流経路を切替信号に従い切替える第二のカレントスイッチと、前記第二のカレントスイッチによりオンオフ動作し、該第二のカレントスイッチから電流が逆流することを阻止する第三および第四のダイオードと、前記第三のダイオードの陽極に接続される第二のトランジスタを有する波形生成回路によって生成された試験波形を被試験素子に印加する工程と、
前記被試験素子からの応答波形の信号と良品の応答である期待値信号とを比較し、該被試験素子の良否判定を行う工程とにより半導体を試験することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図１から図７を参照して説明する。
【００１６】
図１に、本発明の第一の実施の形態の波形生成回路の構成図を示す。図１において、第一の実施の形態の波形生成回路は、正電源側の同一の定電流源Ｉｓ１およびＩｓ２と、正電源側の定電流源から出力される電流の経路を切替信号に従い切替える、ＰＮＰトランジスタＱ１およびＱ２を備える正電源側のカレントスイッチ１と、ＰＮＰトランジスタＱ３およびＱ４を備える正電源側のカレントスイッチ２と、正電源側の２つのカレントスイッチによりオンオフ動作し、当該カレントスイッチへの逆電流の流入を阻止する正電源側のダイオードＤ１及びＤ２と、入力電圧Ｖ１をベース入力とし、ダイオードＤ１の陰極に接続されるエミッタフォロワのＰＮＰトランジスタＱ９と、負電源側の同一の定電流源Ｉｓ３およびＩｓ４と、負電源側の定電流源に入力される電流経路を切替信号に従い切替える、ＮＰＮトランジスタＱ５およびＱ６を備える負電源側のカレントスイッチ３と、ＮＰＮトランジスタＱ７およびＱ８を備える負電源側のカレントスイッチ４と、負電源側の２つのカレントスイッチにより、オンオフ動作し、当該カレントスイッチからの逆電流の流入を阻止する負電源側のダイオードＤ３及びＤ４と、入力電圧Ｖ２をベース入力とし、負電源側のダイオードＤ３の陽極に接続されるエミッタフォロワのＮＰＮトランジスタＱ１０とを有する。トランジスタＱ４およびトランジスタＱ８のコレクタと、ダイオードＤ２の陰極と、Ｄ４の陽極との接続部分を出力端子ＯＵＴとし、バッファ回路Ｂ１およびＢ２に入力される切替信号にしたがって、入力電圧Ｖ１、Ｖ２のどちらか一方の電圧をこの出力端子ＯＵＴから出力する。定電流源Ｉｓ１、Ｉｓ２、Ｉｓ３およびＩｓ４の電流値は、同一であり、それぞれから出力される電流をＩｓ１、Ｉｓ２、Ｉｓ３、Ｉｓ４とする。また、定電流源に接続される電圧値のＶｃｃとＶｅｅとは、入力電圧Ｖ１とＶ２とに相当する電圧を備える。
【００１７】
つぎに、入力電圧Ｖ１、Ｖ２の切替え動作を詳細に説明する。
【００１８】
まず始めに入力電圧Ｖ１（正確には、Ｖ１＋Ｖｂｅ（Ｑ９））を出力端子ＯＵＴに発生させる場合について説明する。バッファ回路Ｂ１に、切替信号としてハイレベルが入力されると、トランジスタＱ２、Ｑ３のベース電位がローレベル、トランジスタＱ１、Ｑ４のベース電位がハイレベルとなり、トランジスタＱ２、Ｑ３をオン、トランジスタＱ１、Ｑ４をオフにする。同時に、バッファ回路Ｂ２に、切替信号としてローレベルが入力されると、トランジスタＱ６、Ｑ７のベース電位がローレベル、トランジスタＱ５、Ｑ８のベース電位がハイレベルとなり、トランジスタＱ６、Ｑ７をオフ、トランジスタＱ５、Ｑ８をオンにする。これにより、同一の定電流源からの電流Ｉｓ１、Ｉｓ２は、トランジスタＱ２、Ｑ３を介し、ダイオードＤ１及びＤ２に流れ、Ｄ２に流れた回路電流Ｉ２（＝Ｉｓ１＝Ｉｓ２）は、トランジスタＱ８を介し、定電流源Ｉｓ１、Ｉｓ２と同一の電流を流す定電流源Ｉｓ４に流れ込む。また、ダイオードＤ１に流れた電流Ｉ１は、トランジスタＱ９を介し、負電源Ｖｅｅに流れる。
【００１９】
一方、電流Ｉ３は、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に流れ込む。このとき、ダイオードＤ１とＤ２に流れる回路電流Ｉ１、Ｉ２が等しいので、ダイオードＤ１とＤ２との電圧降下が等しくなり、出力端子ＯＵＴの電位は、入力電圧Ｖ１より、トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅだけ高電位であるセンス電位ＶＳ１と同電位となる。すなわち、出力端子ＯＵＴの電位は、Ｖ１＋Ｖｂｅ（Ｑ９）＝ＶＳ１となる。
【００２０】
つぎに、入力電圧Ｖ２（正確には、Ｖ２−Ｖｂｅ（Ｑ１０））を出力端子ＯＵＴに発生させる場合は、切替信号を上記設定と逆にし、バッファ回路Ｂ１の入力信号をローレベルにし、バッファ回路Ｂ２の入力信号をハイレベルにし、トランジスタＱ２、Ｑ３のベース電位をハイレベル、トランジスタＱ１、Ｑ４のベース電位をローレベルとし、トランジスタＱ２、Ｑ３をオフ、トランジスタＱ１、Ｑ４をオンにする。同時に、トランジスタＱ６、Ｑ７のベース電位をハイレベル、トランジスタＱ５、Ｑ８のベース電位をローレベルとし、トランジスタＱ６、Ｑ７をオン、トランジスタＱ５、Ｑ８をオフにする。これにより、ダイオードＤ３、Ｄ４に同一の回路電流が流れ、ダイオードＤ３とＤ４の電圧降下が等しくなり、出力端子ＯＵＴの電位は、入力電圧Ｖ２よりトランジスタＱ１０のベース・エミッタ間電圧Ｖｂｅだけ低い電位であるセンス電位ＶＳ２と同電位となる。すなわち、出力端子ＯＵＴの電位は、Ｖ２ーＶｂｅ（Ｑ１０）＝ＶＳ２となる。
【００２１】
以上のように、切替信号に従って、カレントスイッチを動作させることにより２つの入力Ｖ１の電圧値と、Ｖ２の電圧値とを切り替えて出力端子ＯＵＴに発生させることができ、所望する波形を発生させることができる。また、トランジスタＱ９、Ｑ１０は常にオンし、端子ＶＳ１、ＶＳ２は、それぞれＶ１＋Ｖｂｅ（Ｑ９），Ｖ２−Ｖｂｅ（Ｑ１０）が出力される。
【００２２】
前述したように、パルス周波数は、回路電流が同じであるならば寄生容量Ｃに反比例する。上記実施の形態における効果を説明するために、上記実施の形態における寄生容量を具体的に計算する。例えば、表１に示すような一般的な素子における寄生容量値を用いて、波形生成回路の出力に付加される寄生容量Ｃ１を計算する。
【００２３】
【表１】
図１に示した波形生成回路の出力に付加される寄生容量Ｃ１は、トランジスタＱ４のコレクタ容量Ｃｃｓｐと、Ｑ８のコレクタ容量Ｃｃｓｎと、ダイオードＤ２，Ｄ４のオフ時の寄生容量Ｃｊと、配線容量Ｃｌとの和で表さる。すなわち、Ｃ１＝Ｃｃｓｐ＋Ｃｃｓｎ＋２Ｃｊ＋Ｃｌ＝１０４０（ｆＦ）となる。
【００２５】
一方、図８に示す従来のダイオードブリッジを用いた波形生成回路の出力に付加される寄生容量Ｃ２を同様に計算する。図８に示した波形生成回路の出力に付加される寄生容量Ｃ２は、トランジスタＱ５およびＱ６のコレクタ容量Ｃｃｓｐと、Ｑ３およびＱ４のコレクタ容量Ｃｃｓｎと、ダイオードＤ２，Ｄ８のオフ時の寄生容量Ｃｊと、配線容量Ｃｌとの和で表さる。すなわち、Ｃ２＝２（Ｃｃｓｐ＋Ｃｃｓｎ）＋２Ｃｊ＋Ｃｌ＝１５９０（ｆＦ）となる。このように、本実施の形態によれば、従来の回路構成に比べて寄生容量を低減することができる。
【００２６】
本発明の第一の実施の形態における波形生成回路においては、ダイオードブリッジの代わりに、カレントスイッチを２つ設けることにより、カレントスイッチに供給する電流量を半減することができ、カレントスイッチのトランジスタサイズを従来より半減することができるので、寄生容量も低減することができる。従って、波形生成回路の出力に付加される寄生容量のうち一つのトランジスタ分の寄生容量を削減することができる。本発明の第一の実施の形態における波形生成回路によれば、寄生容量を低減することができ、より高速な周波数のパルスの生成ができる。
【００２７】
なお、図１に示す構成において、ダイオードＤ１ーＤ４の代わりに、例えば、耐圧の大きいトランジスタを用いるようにしてもよい。また、第一の実施の形態における波形生成回路では、正電源側と負電源側との選択回路を備えているが、正電源側と負電源側との選択回路を設ける代わりに、正電源側の選択回路を２つ備えるか、もしくは、負電源側の選択回路を２つ備えるようにしてもよい。この場合、入力電圧は、正／負の電圧のいずれかになり、ＶｅｅまたはＶｃｃをグランドに接地する。
【００２８】
次に、第二の実施の形態を図２を参照して説明する。図２に、出力電圧補正機能を付加した波形生成回路の構成図を示す。図２において図１と同一符号は相当部分である。第二の実施の形態では、第一の実施の形態における構成に、オペアンプ１００を追加し、センス端子ＶＳ１の電位と入力電圧Ｖ１の電位とが常に同じになるように動作させ、入力トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅをキャンセルして、出力端子ＯＵＴに入力電圧Ｖ１と同電位を出力させる。
【００２９】
図２において、オペアンプ１００の正相入力端子には所望の入力電圧Ｖ１を印加させ、図１における波形生成回路のセンス電圧ＶＳ１をオペアンプ１００の負相端子に入力させ、オペアンプ１００の出力を波形生成回路の電圧入力端子ＶＦ１に接続させる。これにより、オペアンプ１００はセンス端子ＶＳ１の電位と入力電圧Ｖ１の電位が常に同じになるように動作し、入力トランジスタＱ９のベース・エミッタ間電圧Ｖｂｅをキャンセルすることができる。加えて、ダイオードＤ１とＤ２との電圧降下が同一になるように回路電流を調整すれば、出力端子ＯＵＴに入力電圧Ｖ１と同電位を発生させることができ、容易に設定誤差のない電圧設定ができる。
【００３０】
同様に、オペアンプ１０１の正相入力端子には、所望の入力電圧Ｖ２を印加させ、波形生成回路のセンス電圧ＶＳ２をオペアンプ１０１の負相端子に入力させ、オペアンプ１０１の出力を波形生成回路の電圧入力端子ＶＦ２に接続させることで、波形生成回路の入力トランジスタＱ１０のベース・エミッタ間電圧Ｖｂｅをキャンセルすることができる。さらに、ダイオードＤ３、Ｄ４の電圧降下が同一になるように回路電流を調整すれば、出力端子ＯＵＴにＶ２と同電位を発生させることができる。
【００３１】
第二の実施の形態によれば、トランジスタＱ９及びＱ１０のベース・エミッタ間電圧Ｖｂｅを考慮して電圧設定する必要が無く、容易に出力電圧の設定ができ、また、Ｑ９及びＱ１０のＶｂｅの製造プロセスによるバラツキを補正することができる。
【００３２】
次に、第三の実施の形態を図３を参照して説明する。図３に、波形生成回路の構成図を示す。図３において図１と同一符号は相当部分である。第三の実施の形態においては、ＩＣ製造後に、オフセット電圧の調整を可能とする場合の構成について説明する。
【００３３】
図２に示すようにＯＰアンプを用いて入力トランジスタＱ９、Ｑ１０のＶｂｅの補正を行えば、第二の実施の形態における波形生成回路のオフセット電圧は、センス電圧ＶＳ１、または、センス電圧ＶＳ２と、出力端子ＯＵＴとの電圧差のみとなる。この場合、出力端子ＯＵＴに設定電圧Ｖ１を出力させる場合のオフセット電圧は、ダイオードＤ１とＤ２とに流れる電流量の差となる。即ち、Ｉ１とＩ２との電流差により、ダイオードＤ１、Ｄ２の電圧降下に違いが発生し、これがオフセット電圧になる。ダイオードＤ１とＤ２とに流れる電流量の差は、プロセス偏差による上下の定電流源Ｉｓ１、Ｉｓ２、Ｉｓ３、Ｉｓ４の電流量のバラツキと、上側のカレントスイッチ１、２がＰＮＰトランジスタにより構成され、下側のカレントスイッチ３、４がＮＰＮトランジスタにより構成され、それぞれのトランジスタのベース電流量のプロセス偏差によるバラツキとでコレクタ電流量に差が生じることにより発生する。
【００３４】
そこで、第三の実施の形態における図３に示す波形生成回路では、レーザ等により調整可能な抵抗Ｒ０を、定電流源Ｉｓ３およびＩｓ４に直列に接続させておく。ＩＣ製造後に、抵抗Ｒ０の抵抗値を調整することでオフセット電圧の補正を可能とする。その方法は、出力端子ＯＵＴの出力電圧を入力電圧Ｖ１、または、Ｖ２のどちらか一方に設定し、オフセットを調整する電圧、例えば、ＶＳ１＝ゼロに設定する。ＩＣ製造直後の抵抗Ｒ０の抵抗値は、プロセスバラツキ等の変動を考慮し、予め、設計中心より小さい値となるように設計されている。したがって、オフセット電圧調整前の定電流源Ｉｓ３、Ｉｓ４の電流量は、上側の定電流源Ｉｓ１、Ｉｓ２より大きな値になっており、ダイオードＤ２に流れる電流Ｉ２は、Ｄ１に流れる電流Ｉ１に比べ大きく、Ｄ２の電圧降下もＤ１より大きい。したがって、出力端子ＯＵＴの出力電圧は、センス電圧ＶＳ１よりダイオードの電圧差だけ低い電圧が出力される。つぎに、レーザ等により調整抵抗Ｒ０を削り、徐々に抵抗値を高くすると、ダイオードＤ２に流れる電流量は、Ｄ１に流れる電流量に近づく。さらにレーザ等により調整抵抗Ｒ０をカットし、センス端子ＶＳ１と出力端子ＯＵＴは同一電位になったところで、レーザ等による抵抗のカットを終了する。
【００３５】
本実施の形態によれば、ＩＣ製造後にオフセット電圧の調整が可能となり、歩留まり向上によるコスト低減が期待できる。図３においては、定電流源Ｉｓ３，Ｉｓ４の電流を調整したが、同様に、定電流源Ｉｓ１，Ｉｓ２の電流を調整するために、定電流源Ｉｓ１，Ｉｓ２に直列に調整抵抗Ｒ０を備えるようにして、オフセット電圧の調整をすることも可能である。また、バイアス電圧Ｖｃｓ１、Ｖｃｓ２の電位を調整することでも同様の効果が得られる。
【００３６】
つぎに、第四の実施の形態を図４を参照して説明する。図４に、本発明の第四の実施の形態における、高抵抗モードを備えた波形生成回路の構成図を示す。図１と同一符号は、相当部分である。表２は、切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表を示している。
【００３７】
【表２】
図４に示す波形生成回路は、図１に示す波形生成回路に、カレントスイッチ５および６を追加することのみで高抵抗モードを実現可能としたものである。
【００３９】
高抵抗モードの設定は、バッファ回路Ｂ１の入力ＤＨをローとし、カレントスイッチ１のトランジスタＱ１をオンにし、定電流源Ｉｓ１の電流をＱ１、Ｑ９を介して、負電源Ｖｅｅに流す。また、バッファ回路Ｂ２の入力ＤＬをローとし、カレントスイッチ３のトランジスタＱ５をオンにし、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。同時に、バッファ回路Ｂ３、Ｂ４の入力ＵＥ，ＬＥをローとし、カレントスイッチ５、６のトランジスタＱ１２、Ｑ１４をオンとし、定電流源電流Ｉｓ２をトランジスタＱ１２、Ｑ１４を介し定電流源Ｉｓ４に流す。一方、トランジスタＱ４の入力レベルは、ローレベルであるが、トランジスタＱ１１がオフであり電流が流れないため、オフとなる。同様に、トランジスタＱ８の入力レベルは、ハイレベルであるが、トランジスタＱ１３がオフで電流が流れないため、オフとなり、出力端子ＯＵＴの配線には回路電流は流れない。したがって、出力端子ＯＵＴは、高抵抗モードとなり出力端子ＯＵＴに別な回路を接続してもその回路に影響を与えることはない。
【００４０】
つぎに、本発明の第五の実施の形態を図５を参照して説明する。図５に、第五の実施の形態における、４値の電圧レベルを持つ波形生成ができる波形生成回路の構成図を示す。図５に示す波形生成回路は、図１に示す波形生成回路を２個備え、出力端子どうしを接続させ、出力端子ＯＵＴに４つの入力電圧のうち、所望する電圧を実時間で選択することができるようにしたものである。表３は切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表を示す。
【００４１】
【表３】
まず、入力電圧Ｖ１を出力端子ＯＵＴに発生させる場合について説明する。バッファ回路Ｂ１の入力ＤＨ１をハイとし、カレントスイッチ１、２のトランジスタＱ２、Ｑ３をオンにし、定電流源Ｉｓ１、Ｉｓ２の電流をＱ２、Ｑ３を介して、ダイオードＤ１、Ｄ２に流し、Ｄ１，Ｄ２をオンとし、センス電圧ＶＳ１の電位を出力端子ＯＵＴに発生させる。同時に、バッファ回路Ｂ２の入力ＤＬ１をローとし、カレントスイッチ３、４のトランジスタＱ５、Ｑ８をオンにし、ダイオードＤ２に流れた電流をトランジスタＱ８を介して、定電流源Ｉｓ４に流す。また、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。さらに、同時に、バッファ回路Ｂ３、Ｂ４の入力ＤＨ２、ＤＬ２をローとし、カレントスイッチ５、６、７、８のトランジスタＱ１１、Ｑ１４、Ｑ１５、Ｑ１８をオンとし、定電流源Ｉｓ５の電流をトランジスタＱ１１、Ｑ１５を介し定電流源Ｉｓ７に流し、定電流源Ｉｓ６の電流をトランジスタＱ１４、Ｑ１９を介し負電源Ｖｅｅに流し、正電源ＶｃｃからトランジスタＱ２０、Ｑ１８を介して定電流源Ｉｓ８に電流を流し、ダイオードＤ５、Ｄ６、Ｄ７、Ｄ８をオフとする。これにより、出力端子ＯＵＴは入力電圧Ｖ１のセンス電圧ＶＳ１と同じ電圧が発生する。同様に、表３に示す真理値表の通りに切替信号を設定すれば、所望の入力電圧を出力端子ＯＵＴに発生させることができ、切替信号を切り替えていくことで、所望する波形を発生させることができる。
【００４３】
また、図５においては、図１における波形生成回路を２個並列に接続したが、さらに、複数の波形生成回路を接続すれば回路数の２倍の入力電圧の切替えが可能である。
【００４４】
以上、第五の実施の形態によれば図５による波形生成回路において、４値（Ｖ１、Ｖ２、Ｖ３、Ｖ４）の波形を高速に任意のタイミングで発生することができ、多値レベルを必要とする信号伝送に使用することができる。
【００４５】
つぎに、第六の実施の形態を図６を参照して説明する。図６に、第６の実施の形態における、４値の波形生成ができる波形生成回路の構成図を示す。図６に示す波形生成回路は、図５に示す波形生成回路にカレントスイッチ９、１０を追加し、電流経路を切り替えて、一方の回路をオフとすることで回路電流の増加なく、４つの入力電圧信号のうちの１つを任意に選択し、出力端子ＯＵＴに発生することができるようにしたものである。表４は切替信号の各設定値に対する出力端子ＯＵＴの出力電圧を表す真理値表である。
【００４６】
【表４】
図６において、入力電圧Ｖ１を発生させる場合には、バッファ回路Ｂ５、Ｂ６の入力ＵＥ１、ＤＬ１をハイとし、カレントスイッチ９、１０のトランジスタＱ２１、Ｑ２３をオンにし、定電流源Ｉｓ１、Ｉｓ３の電流を波形生成回路２００に流し、波形生成回路２０１をオフとする。また、バッファ回路Ｂ１の入力をハイとし、カレントスイッチ１、２のトランジスタＱ２、Ｑ３をオンにし、定電流源Ｉｓ１の電流をＱ２、Ｑ３を介して、ダイオードＤ１、Ｄ２に流し、Ｄ１、Ｄ２をオンとし、センス電圧ＶＳ１の電位を出力端子ＯＵＴに発生させる。同時に、バッファ回路Ｂ２の入力をローとし、カレントスイッチ３、４のトランジスタＱ５、Ｑ８をオンにし、ダイオードＤ２に流れた電流をトランジスタＱ８を介して、定電流源Ｉｓ４に流す。また、正電源ＶｃｃからトランジスタＱ１０、Ｑ５を介して定電流源Ｉｓ３に電流を流す。これにより、出力端子ＯＵＴには入力電圧Ｖ１のセンス電圧ＶＳ１が発生する。同様に、表４の真理値表の通りに切替信号を設定すれば、所望の入力電圧を出力端子ＯＵＴに発生させることができる。本実施の形態によれば、回路電流を増加させることなく多数の入力電圧の切替えが行える。また、本発明の第六の実施の形態における波形生成回路によれば、寄生容量を低減することができ、高速なパルス生成ができる。
【００４８】
また、第６の実施の形態において、前述した第二の実施の形態における出力電圧補正機能を追加するようにしてもよい。さらに、前述した第三の実施の形態におけるオフセット電圧をＩＣ製造後に調整可能とする可変抵抗を追加してもよい。これらにより、出力電圧を補正することができ、また、オフセット電圧をＩＣ製造後に調整することができる。
【００４９】
つぎに、第七の実施の形態として、上述した波形生成回路を備える半導体試験装置について図７を参照して説明する。
【００５０】
図７において、半導体試験装置は、テスタ全体の動作を制御するコンピュータ１１と、被試験素子を試験するためのテストプログラムや試験結果を印字するプリンタ１３と、試験タイミングの時間基準となるクロック信号を発生する基準信号発生器１４と、クロック信号をもとに試験タイミング信号を発生するタイミング発生器１５と、その動作タイミングでテストパターンを発生するパターン発生器１６と、そのテストパターン信号と上記試験タイミング信号とをもとに被試験素子に印加するテスト信号を発生する波形フォーマッタ１９と、被試験素子に印加する試験波形のハイレベル、ローレベルをドライバ回路に与えるリファレンス電圧発生回路２２と、テスト信号に対応する切替信号に従って、試験波形を生成する、前述した実施の形態における波形生成回路２３と、そのハイレベル、ローレベルに従い生成された試験波形を被試験素子に印加するための試験波形に波形整形するドライバ回路２０と、ドライバ回路の出力である試験波形を被試験素子に与える伝送線路２４と、試験波形の応答としての被試験素子からの出力波形を伝送線路を介して入力し、上記リファレンス電圧発生回路で発生した比較電圧と比較するアナログコンパレータ２１と、その比較信号とパターン発生器より入力する良品の応答波形である期待値信号とを比較するデジタルコンパレータ１８と、その比較した良否の判定結果を格納するフェイルメモリ１７とを有する。
【００５１】
図７において、基準信号発生器１４は、試験波形の時間基準となる基準クロック１４ａを発生する。タイミング発生器１５は、基準クロック１４ａをテスタバス２６を介して設定されるタイミング設定信号２６ｂにしたがい基準クロック１４ａを計数し、所望の周期、時間遅れをもつフェーズ信号１５ａ，１５ｂ，１５ｃを生成する。パターン発生器１６は、タイミング発生器１５からの、フェーズ信号１５ｂのタイミングでパターンデータ信号１６ａを発生する。波形フォーマッタ１９はタイミング信号１５ａのタイミングでパターンデータ信号１６ａを論理合成により被試験素子を試験するためのテスト波形１９ａを生成する。前述した実施の形態における波形生成回路２３は、テスト波形１９ａのタイミングで、設定電圧信号２２ａにしたがったハイレベル、ローレベルの試験波形を発生し、ドライバ２０に印加する。さらに、大電流動作するドライバ２０は、試験波形１９ａを、伝送線路２４を介して、被試験素子２５に印加する。アナログコンパレータ２１は、被試験素子からの応答波形を入力し、リファレンス電圧発生器２２で発生した比較電圧２２ａとそれぞれ比較し、比較結果２１ａを出力する。アナログコンパレータ２１が、被試験素子からの応答波形を入力するときには、波形生成回路２３は、第四の実施の形態に示したように、高抵抗モードにしておくことにより、被試験素子からの応答波形をアナログコンパレータ２１に入力させることができる。デジタルコンパレータ１８はアナログコンパレータ２１で比較した被試験素子の応答波形２１ａと良品の応答である期待値信号１６ｂとをフェーズ信号１５ｃのタイミングで比較し、良否判定を行う。フェイルメモリ１７は被試験素子２５の良否判定した判定結果１８ａを格納し、試験終了後にテスタバス２６を介して判定結果２６ｄをコンピュータ１１に出力する。上記の動作を被試験素子の各ピン毎同時に行い、被試験素子２５１〜２５３の良否判定が完了する。
【００５２】
また、第一の実施の形態における波形生成回路と従来の波形生成回路の、前述の表１に示す素子を用いて、ＳＰＩＣＥシミュレーションを行った結果を、それらの動作周波数と出力振幅との関係により図９に示す。図９に示すように、本発明の実施の形態における波形生成回路によれば、従来技術より高速な動作周波数で動作することが可能となる。
【００５３】
したがって、本発明による波形生成回路を備えた第七の実施の形態における半導体試験装置によれば、所望のハイ／ロー電圧レベルのパルス波形の生成が高速に行える。すなわち、半導体ＩＣを、より高周波数のパルスで試験することができる。
【００５４】
また、被試験素子の応答波形を入力する際に、被試験素子がＥＣＬ等の終端デバイスの場合には、本発明の実施の形態による波形生成回路の出力をハイ、ローレベル以外の終端電圧レベルに切替え、即ち、第３の設定電圧レベルに切り替え、ドライバ回路２０で終端する。この第３の設定電圧レベルを変えることで、ＧＴＬ，ＣＴＴ等の小振幅インタフェースを使用するデバイスにも対応可能である。さらに、ドライバ２０に高抵抗モードとなる機能を付加すれば、ＣＭＯＳ、ＴＴＬ等の非終端デバイスの試験も可能である。
【００５５】
第七の実施の形態によれば、出力端に付加される寄生容量が小さく高速動作が可能で、さらに、複数の電圧レベルを持つパルス波形の生成ができ、多値のパルス波形の生成回路に適す。とくに、複雑な信号印加が必要な半導体試験装置のピンエレクトロニクスの実現が可能となる。
【００５６】
【発明の効果】
以上述べたように、本発明による波形生成回路は、カレントスイッチトランジスタのサイズを増加させること無く、任意の電圧レベルを持つパルス波形を実時間に生成でき、従来に比べ小さなサイズのトランジスタを使用するため、寄生容量の低減が可能であり、高速に動作する。また、回路を並列に接続することで、多値の電圧レベルを持つパルス波形生成や高抵抗モードの実現が容易なため、多様な入出力インターフェースに対応できる。
【図面の簡単な説明】
【図１】第一の実施の形態における波形生成回路の構成図である。
【図２】第二の実施の形態における、出力電圧補正機能を付加した波形生成回路の構成図である。
【図３】第三の実施の形態における、オフセット電圧をＩＣ製造後に調整可能とする波形生成回路の構成図である。る。
【図４】第四の実施の形態における、高抵抗モードを備えた波形生成回路の構成図である。
【図５】第五の実施の形態における、４値の波形生成ができる波形生成回路の構成図である。
【図６】第六の実施の形態における、４値の波形生成ができる波形生成回路の構成図である。
【図７】第七の実施の形態における、波形生成回路を備えたピンエレクトロニクスを用いた半導体試験装置の構成図である。
【図８】従来技術における波形生成回路の構成図である。
【図９】ＳＰＩＣＥシミュレーションの結果を示す説明図である。
【符号の説明】
１〜１０…カレントスイッチ
１１…制御コンピュータ
１２…モニタ
１３…プリンタ
１４…基準信号発生器
１５…タイミング発生器
１６…パターン発生器
１７…フェイルメモリ
１８…デジタルコンパレータ
１９…波形フォーマッタ
２０…ドライバ
２１…アナログコンパレータ
２２…リファレンス電圧発生器
２３…波形生成回路
２４…伝送線路
２５…被試験素子
２６…テスタバス
Ｂ１〜６…バッファ回路
Ｉｓ１〜Ｉｓ８…定電流源
Ｑ１〜Ｑ２４…トランジスタ
Ｄ１〜Ｄ８…ダイオード
１００、１０１…オペアンプ。
Claims (10)
- 第１レベル ( Ｈ ) 及び第２レベル ( Ｌ ) のいずれか一方のレベルの切替信号の入力を受け付ける第１及び第２の信号入力端子 ( ＤＨ、ＤＬ ) と、
第１の直流電圧入力端子 ( Ｖ１ ) と、
第２の直流電圧入力端子 ( Ｖ２ ) と、
正電源 ( Ｖｃｃ ) に接続され、定電流を流す第１の定電流源 ( Ｉｓ１ ) と、
前記正電源 ( Ｖｃｃ ) に接続され、前記第１の定電流源 ( Ｉｓ１ ) と同じ大きさの定電流を流す第２の定電流源 ( Ｉｓ２ ) と、
第１及び第２の端子を有し、前記第１の信号入力端子 ( ＤＨ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第１の定電流回路 ( Ｉｓ１ ) からの電流 ( Ｉ１ ) を前記第２の端子から出力し、前記第１の信号入力端子 ( ＤＨ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記第１の定電流回路 ( Ｉｓ１ ) からの電流を前記第１の端子から出力する第１のカレントスイッチ ( １ ) と、
第３及び第４の端子を有し、前記第１の信号入力端子 ( ＤＨ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第２の定電流回路 ( Ｉｓ２ ) からの電流 ( Ｉ２ ) を前記第３の端子から出力し、前記第１の信号入力端子 ( ＤＨ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記第２の定電流回路 ( Ｉｓ２ ) からの電流を前記第４の端子から出力する第２カレントスイッチ ( ２ ) と、
前記第２及び第３の端子からの電流を合流させてから２つの分岐先に分岐する第１の分岐接続部と、
前記第１の分岐接続部からの２つの分岐先にそれぞれ陽極側が接続され、陰極側から陽極側への電流の流入を阻止する第１及び第２のダイオード ( Ｄ１ , Ｄ２ ) と、
負電源 ( Ｖｅｅ ) に接続され、定電流を流す第３の定電流源 ( Ｉｓ３ ) と、
前記負電源 ( Ｖｅｅ ) に接続され、前記第３の定電流源 ( Ｉｓ３ ) と同じ大きさの定電流を流す第４の定電流源 ( Ｉｓ４ ) と、
第５及び第６の端子を有し、前記第２の信号入力端子 ( ＤＬ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第６の端子に流れ込んだ電流を前記第３の定電流回路 ( Ｉｓ３ ) に流し、前記第２の信号入力端子 ( ＤＬ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記第５の端子からの定電流 ( Ｉ３ ) を前記第３の定電流回路 ( Ｉｓ３ ) に流す第３のカレントスイッチ ( ３ ) と、
第７の端子、及び、前記第２のダイオードの陰極に接続された第８の端子を有し、前記第２の信号入力端子 ( ＤＬ ) に第１レベル ( Ｈ ) の切替信号が入力され、前記第１の信号入力端子 ( ＤＨ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記第７の端子からの定電流を前記第４の定電流回路 ( Ｉｓ４ ) に流し、前記第２の信号入力端子 ( ＤＬ ) に第２レベル ( Ｌ ) の切替信号が入力され、前記第１の信号入力端子 ( ＤＨ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第８の端子に流れ込んだ電流 ( Ｉ２ ) を前記第４の定電流回路 ( Ｉｓ４ ) に流す第４のカレントスイッチ ( ４ ) と、
陰極側から陽極側への電流の流入を阻止する第３及び第４のダイオード ( Ｄ３ , Ｄ４ ) と、
前記第３及び前記第４のダイオードの陰極からの電流を合流させてから、前記第６及び第７の端子へ供給する電流として分岐する第２の接続分岐部と、
前記第２のダイオード ( Ｄ２ ) の陰極及び前記第８の端子と、前記第４の端子及び前記第４のダイオード ( Ｄ４ ) の陽極とに接続された出力端子 ( ＯＵＴ ) と、
前記第１の直流電圧入力端子 ( Ｖ１ ) に入力端子が接続され、前記負電源 ( Ｖｅｅ ) と前記第１のダイオード ( Ｄ１ ) の陰極と前記第１の端子とに接続されており、前記第１の信号入力端子 ( ＤＨ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第１の直流電圧入力端子 ( Ｖ１ ) からの入力電圧に応じた電位を、前記第１のダイオード ( Ｄ１ ) の陰極との接続部に与え、前記第１の信号入力端子 ( ＤＨ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記第１の端子からの電流を前記負電源 ( Ｖｅｅ ) に流す第１のトランジスタ ( Ｑ ９ ) と、
前記第２の直流電圧入力端子 ( Ｖ２ ) に入力端子が接続され、前記正電源 ( Ｖｃｃ ) と前記第３のダイオード ( Ｄ３ ) の陽極と前記第５の端子とに接続されており、前記第２の信号入力端子 ( ＤＬ ) に第１レベル ( Ｈ ) の切替信号が入力されたときには、前記第２の直流電圧入力端子 ( Ｖ２ ) からの入力電圧に応じた電位を、前記第３のダイオード ( Ｄ３ ) の陽極との接続部に与え、前記第２の信号入力端子 ( ＤＬ ) に第２レベル ( Ｌ ) の切替信号が入力されたときには、前記定電流 ( Ｉ３ ) を前記第５の端子に流す第２のトランジスタ ( Ｑ１０ ) と、
を有することを特徴とする波形生成回路。 - 請求項１記載の波形生成回路において、
前記第１及び第２のトランジスタ ( Ｑ９ , Ｑ１０ ) として、それぞれ、エミッタフォロワ回路が用いられたことを特徴とする波形生成回路。 - 請求項１記載の波形生成回路において、
前記第１及び第２のカレントスイッチ ( １ , ２ ) として、２つのＰＮＰトランジスタのエミッタを接続した差動回路が用いられ、
前記第３及び第４のカレントスイッチ ( ３ , ４ ) として、２つのＮＰＮトランジスタのエミッタを接続した差動回路が用いられたことを特徴とする波形生成回路。 - 請求項１記載の波形生成回路において、
前記第１及び第２の信号入力端子 ( ＤＨ , ＤＬ ) に第１レベル ( Ｈ ) の切替信号が入力された場合、前記出力端子(ＯＵＴ)を高抵抗にするモードをさらに有することを特徴とする波形生成回路。 - 請求項１または２記載の波形生成回路において、
前記第１、第２、第３及び第４の定電流源( Ｉｓ１ , Ｉｓ２ , Ｉｓ３ , Ｉｓ４ )は、トランジスタと抵抗とを有し、
前記抵抗として、抵抗値を調整可能な抵抗体を用いたことを特徴とする波形生成回路。 - 請求項１から３のいずれか１項に記載の波形生成回路を複数備え、
当該複数の波形生成回路のそれぞれの出力端子が接続され、
当該複数の波形生成回路の各々の切替信号にしたがって、接続された波形生成回路の数の２倍の数の入力電圧うち、いずれか１つを選択して出力することを特徴とする波形生成回路。 - 試験タイミングの基準クロック信号を発生する基準信号発生器と、
前記基準クロック信号をもとに試験タイミング信号を発生するタイミング発生器と、
テストパターンの信号を発生するパターン発生器と、
被試験素子に印加するテスト信号を発生する波形フォーマッタと、
試験波形を生成する複数の波形生成回路を含むドライバ回路と、
前記ドライバ回路の出力である試験波形の応答である前記被試験素子からの出力波形を比較電圧と比較するアナログコンパレータと、
前記被試験素子からの出力波形の信号と良品の応答波形である期待値信号とを比較するデジタルコンパレータと、
を有する半導体試験装置であって、
前記複数の波形信号発生回路は、請求項１から７のいずれか１項に記載の波形生成回路であることを特徴とする半導体試験装置。 - 試験タイミングの基準クロック信号を発生する基準信号発生器と、
前記基準クロック信号をもとに試験タイミング信号を発生するタイミング発生器と、
テストパターンの信号を発生するパターン発生器と、
被試験素子に印加するテスト信号を発生する波形フォーマッタと、
試験波形を生成する波形生成回路を含むドライバ回路と、
前記ドライバ回路の出力である試験波形の応答である前記被試験素子からの出力波形を比較電圧と比較するアナログコンパレータと、
前記被試験素子からの出力波形の信号と良品の応答波形である期待値信号とを比較するデジタルコンパレータと、
を有する半導体試験装置であって、
前記波形生成回路は、請求項１から７のうちのいずれか１項に記載の波形生成回路であることを特徴とする半導体試験装置。 - 請求項１から７のうちのいずれか１項に記載の波形生成回路を備えた半導体試験装置を用いる半導体試験方法であって、
前記波形生成回路の第１及び第２の信号入力端子に交互に第１レベル ( Ｈ ) の切替信号を入力し、前記波形生成回路の出力端子からの出力電圧を被試験素子に印加する工程と、
前記被試験素子からの応答波形の信号と予め生成された期待値信号とを比較して、前記被試験素子の良否判定を行う工程と、
を有することを特徴とする半導体試験方法。 - 請求項１から７のうちのいずれか１項に記載の波形生成回路を備えた半導体試験装置を用いる半導体試験方法であって、
前記波形生成回路の第１及び第２の信号入力端子に交互に第１レベル ( Ｈ ) の切替信号を入力し、前記波形生成回路の出力端子からの出力電圧を、電流増幅するトランジスタと伝送線路とを介して被試験素子に印加する工程と、
前記被試験素子からの応答波形の信号と、予め生成された期待値信号とを比較し、前記被試験素子の良否判定を行う工程と、
を有することを特徴とする半導体試験方法。
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1997
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