JPH09321607A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH09321607A JPH09321607A JP8138692A JP13869296A JPH09321607A JP H09321607 A JPH09321607 A JP H09321607A JP 8138692 A JP8138692 A JP 8138692A JP 13869296 A JP13869296 A JP 13869296A JP H09321607 A JPH09321607 A JP H09321607A
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- input current
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Abstract
(57)【要約】
【課題】 高速動作が可能なバイポーラトランジスタか
ら成る電圧入力電圧出力バッファ回路において、高速動
作を維持しつつ入力電流を低減すること。 【解決手段】 バイポーラトランジスタを用いたプッシ
ュプルバッファ回路６と前記プッシュプルバッファ回路
への電圧入力端子Ｖｉｎと前記プッシュプルバッファ回
路からの電圧出力端子Ｖｏｕｔとからなる入力バッファ
回路において、前記プッシュプルバッファ回路の入力ト
ランジスタＱ１，Ｑ２で発生する入力電流Ｉａと同一の
大きさの入力電流Ｉｃを発生する入力電流発生回路４
と、前記入力電流発生回路からの出力により、前記発生
した入力電流と同一の大きさの電流を入力端子から引き
抜く入力電流補正回路３と、を備え、前記入力端子から
の入力電流を略零にする入力バッファ回路。
ら成る電圧入力電圧出力バッファ回路において、高速動
作を維持しつつ入力電流を低減すること。 【解決手段】 バイポーラトランジスタを用いたプッシ
ュプルバッファ回路６と前記プッシュプルバッファ回路
への電圧入力端子Ｖｉｎと前記プッシュプルバッファ回
路からの電圧出力端子Ｖｏｕｔとからなる入力バッファ
回路において、前記プッシュプルバッファ回路の入力ト
ランジスタＱ１，Ｑ２で発生する入力電流Ｉａと同一の
大きさの入力電流Ｉｃを発生する入力電流発生回路４
と、前記入力電流発生回路からの出力により、前記発生
した入力電流と同一の大きさの電流を入力端子から引き
抜く入力電流補正回路３と、を備え、前記入力端子から
の入力電流を略零にする入力バッファ回路。
Description
【０００１】
【発明の属する技術分野】本発明は電圧入力電圧出力バ
ッファ回路に係り、低入力電流と高速動作の相反する課
題を解決し、特に、半導体試験装置のピンエレクトロニ
クスに適した入力バッファ回路に関する技術である。
ッファ回路に係り、低入力電流と高速動作の相反する課
題を解決し、特に、半導体試験装置のピンエレクトロニ
クスに適した入力バッファ回路に関する技術である。
【０００２】
【従来の技術】従来の入力電流の微小なバッファ回路
は、ナショナルセミコンダクタ、オペアンプデータブッ
ク、第１〜１５項に記載されているように、入力部に接
合形電界効果トランジスタ（ＪＦＥＴ）を用いることで
低入力電流を実現している。しかし、一般的に、ＪＦＥ
Ｔを用いたバッファ回路は、ＪＦＥＴとバイポーラトラ
ンジスタを同一プロセスで作成するため、製造プロセス
が複雑となり、コスト増加なくして高速動作に適したデ
バイスの製造が困難である。
は、ナショナルセミコンダクタ、オペアンプデータブッ
ク、第１〜１５項に記載されているように、入力部に接
合形電界効果トランジスタ（ＪＦＥＴ）を用いることで
低入力電流を実現している。しかし、一般的に、ＪＦＥ
Ｔを用いたバッファ回路は、ＪＦＥＴとバイポーラトラ
ンジスタを同一プロセスで作成するため、製造プロセス
が複雑となり、コスト増加なくして高速動作に適したデ
バイスの製造が困難である。
【０００３】また、高速動作が可能なバイポーラトラン
ジスタを入力部に用いた場合、ベース電流によるバッフ
ァ回路の入力電流の増大が問題となっている。
ジスタを入力部に用いた場合、ベース電流によるバッフ
ァ回路の入力電流の増大が問題となっている。
【０００４】
【発明が解決しようとする課題】高速動作に有利なバイ
ポーラトランジスタのみでバッファ回路を構成すると、
入力トランジスタのベース電流によるバッファ回路の入
力電流が大きくなる。また、バッファ回路の入力電流を
低減するため、入力トランジスタの動作電流を低下させ
ると、回路の高速性が犠牲となり、低入力電流と高速動
作の両立が困難となる。
ポーラトランジスタのみでバッファ回路を構成すると、
入力トランジスタのベース電流によるバッファ回路の入
力電流が大きくなる。また、バッファ回路の入力電流を
低減するため、入力トランジスタの動作電流を低下させ
ると、回路の高速性が犠牲となり、低入力電流と高速動
作の両立が困難となる。
【０００５】本発明の目的は、バッファ回路の入力トラ
ンジスタの動作電流を低下させることなく、入力電流を
低減する電圧入力電圧出力バッファ回路を提供すること
にある。
ンジスタの動作電流を低下させることなく、入力電流を
低減する電圧入力電圧出力バッファ回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、高速動作が可能なバイポーラトランジス
タを用いたプッシュプル回路の入力電流となるベース電
流を同一構成の疑似回路により発生し、さらに、カレン
トミラーから成る電流補正回路により、入力端子より引
き抜き、バッファ回路の入力電流を低減する回路構成を
採用するものである。
決するために、高速動作が可能なバイポーラトランジス
タを用いたプッシュプル回路の入力電流となるベース電
流を同一構成の疑似回路により発生し、さらに、カレン
トミラーから成る電流補正回路により、入力端子より引
き抜き、バッファ回路の入力電流を低減する回路構成を
採用するものである。
【０００７】
【発明の実施の形態】以下に本発明の実施形態を図１か
ら図６により説明する。
ら図６により説明する。
【０００８】図１は、本発明による低入力電流バッファ
回路の一実施形態を示す構成図である。図１において、
バッファ回路１は、ＰＮＰトランジスタＱ１とＮＰＮト
ランジスタＱ２から成る入力部２、入力電流発生回路
４、入力電流補正回路３、および出力回路５により構成
される。バッファ回路１の入力電流Ｉｉｎは、プッシュ
プル入力のＰＮＰトランジスタＱ１のベース電流Ｉ１と
ＮＰＮトランジスタＱ２のベース電流Ｉ２の差により発
生し、通常、Ｉ１＞Ｉ２であるため、入力電流Ｉｉｎは
負となり、バッファ回路１から流れ出ることとなる。
回路の一実施形態を示す構成図である。図１において、
バッファ回路１は、ＰＮＰトランジスタＱ１とＮＰＮト
ランジスタＱ２から成る入力部２、入力電流発生回路
４、入力電流補正回路３、および出力回路５により構成
される。バッファ回路１の入力電流Ｉｉｎは、プッシュ
プル入力のＰＮＰトランジスタＱ１のベース電流Ｉ１と
ＮＰＮトランジスタＱ２のベース電流Ｉ２の差により発
生し、通常、Ｉ１＞Ｉ２であるため、入力電流Ｉｉｎは
負となり、バッファ回路１から流れ出ることとなる。
【０００９】その電流量Ｉａは、入力部２の回路電流量
とＰＮＰ、ＮＰＮトランジスタの電流増幅度（ＨＦＥ）
によって決まる。また、バッファ回路１の動作速度は、
入力部２の回路電流量に比例するため、高速化のために
は、入力電流Ｉｉｎの低減はでき難い。そこで、入力部
２の入力電流Ｉａと同一値の電流を入力電流発生回路４
により発生し、入力電流発生回路４で生成した入力電流
と同一値の電流Ｉｂを入力電流補正回路３により、入力
端子から引き抜くことで、入力電流Ｉｉｎをゼロにする
ことができ、トランジスタＱ１，Ｑ２の動作電流を低下
させることなく、低入力電流を実現することができる。
とＰＮＰ、ＮＰＮトランジスタの電流増幅度（ＨＦＥ）
によって決まる。また、バッファ回路１の動作速度は、
入力部２の回路電流量に比例するため、高速化のために
は、入力電流Ｉｉｎの低減はでき難い。そこで、入力部
２の入力電流Ｉａと同一値の電流を入力電流発生回路４
により発生し、入力電流発生回路４で生成した入力電流
と同一値の電流Ｉｂを入力電流補正回路３により、入力
端子から引き抜くことで、入力電流Ｉｉｎをゼロにする
ことができ、トランジスタＱ１，Ｑ２の動作電流を低下
させることなく、低入力電流を実現することができる。
【００１０】図２は、低入力電流バッファ回路の具体的
な実施形態を示したものである。電圧入力電圧出力を行
うプッシュプルバッファ回路６は、入力部であるＰＮＰ
トランジスタＱ１とＮＰＮトランジスタＱ２と、２つの
定電流源Ｉｏ１，Ｉｏ２と、ＮＰＮトランジスタＱ３と
ＰＮＰトランジスタＱ４から成る出力部によって構成さ
れる。プッシュプルバッファ回路６の入力電流Ｉａは、
トランジスタＱ１とＱ２のベース電流差（Ｉ１−Ｉ２）
によって発生し、その値は、トランジスタＱ１，Ｑ２の
電流増幅度（ＨＦＥ）と回路電流Ｉｏ１，Ｉｏ２によっ
て決まる。
な実施形態を示したものである。電圧入力電圧出力を行
うプッシュプルバッファ回路６は、入力部であるＰＮＰ
トランジスタＱ１とＮＰＮトランジスタＱ２と、２つの
定電流源Ｉｏ１，Ｉｏ２と、ＮＰＮトランジスタＱ３と
ＰＮＰトランジスタＱ４から成る出力部によって構成さ
れる。プッシュプルバッファ回路６の入力電流Ｉａは、
トランジスタＱ１とＱ２のベース電流差（Ｉ１−Ｉ２）
によって発生し、その値は、トランジスタＱ１，Ｑ２の
電流増幅度（ＨＦＥ）と回路電流Ｉｏ１，Ｉｏ２によっ
て決まる。
【００１１】入力電流発生回路４は、プッシュプルバッ
ファ回路６の入力部であるＰＮＰトランジスタＱ１とＮ
ＰＮトランジスタＱ２と、２つの定電流源Ｉｏ１，Ｉｏ
２と全く同一の動作電流で、さらに、同一なトランジス
タサイズと回路構成である。すなわち、トランジスタＱ
５，Ｑ６はトランジスタＱ１，Ｑ２と同一サイズ、定電
流源Ｉｏ３，Ｉｏ４はＩｏ１，Ｉｏ２と同一回路であ
る。また、トランジスタＱ５，Ｑ６のベース入力電位
も、定電流源Ｉｏ５を有するレベルシフト回路７、入力
電流補正回路３により、常に入力電圧Ｖｉｎと同電位に
保たれるように構成される。
ファ回路６の入力部であるＰＮＰトランジスタＱ１とＮ
ＰＮトランジスタＱ２と、２つの定電流源Ｉｏ１，Ｉｏ
２と全く同一の動作電流で、さらに、同一なトランジス
タサイズと回路構成である。すなわち、トランジスタＱ
５，Ｑ６はトランジスタＱ１，Ｑ２と同一サイズ、定電
流源Ｉｏ３，Ｉｏ４はＩｏ１，Ｉｏ２と同一回路であ
る。また、トランジスタＱ５，Ｑ６のベース入力電位
も、定電流源Ｉｏ５を有するレベルシフト回路７、入力
電流補正回路３により、常に入力電圧Ｖｉｎと同電位に
保たれるように構成される。
【００１２】したがって、トランジスタＱ５，Ｑ６のコ
レクタ・エミッタ間電圧は、入力電圧Ｖｉｎの大きさと
は無関係に、トランジスタＱ１とＱ２のコレクタ・エミ
ッタ間電圧と同じになるため、入力電流Ｉｃとプッシュ
プルバッファ回路６の入力電流Ｉａは常に同じ値をと
る。
レクタ・エミッタ間電圧は、入力電圧Ｖｉｎの大きさと
は無関係に、トランジスタＱ１とＱ２のコレクタ・エミ
ッタ間電圧と同じになるため、入力電流Ｉｃとプッシュ
プルバッファ回路６の入力電流Ｉａは常に同じ値をと
る。
【００１３】次に、生成した入力電流Ｉｃをカレントミ
ラーから成る入力電流補正回路３により、電流Ｉｃと同
一値な電流Ｉｂとして入力端子Ｖｉｎから引き抜くこと
で、バッファ回路の入力電流Ｉｉｎがゼロとなるように
動作する。レベルシフト回路７は、入力電流発生回路４
のトランジスタＱ５，Ｑ６のベース電位を入力端子Ｖｉ
ｎと同電位に保つように動作する。
ラーから成る入力電流補正回路３により、電流Ｉｃと同
一値な電流Ｉｂとして入力端子Ｖｉｎから引き抜くこと
で、バッファ回路の入力電流Ｉｉｎがゼロとなるように
動作する。レベルシフト回路７は、入力電流発生回路４
のトランジスタＱ５，Ｑ６のベース電位を入力端子Ｖｉ
ｎと同電位に保つように動作する。
【００１４】以上のように動作することで、プッシュプ
ルバッファ回路６の定電流源電流Ｉｏ１，Ｉｏ２を低下
させることなく、バッファ回路の入力電流Ｉｉｎを低減
することができるため、電圧入力電圧出力のバッファ回
路の高速動作と低入力電流の両立が可能となる。ここで
は、入力電流発生回路４の回路構成を、プッシュプルバ
ッファ回路６の入力部のみと同一の回路構成としたが、
さらに、出力トランジスタＱ３，Ｑ４のベース電流の影
響を考慮し、この出力部を入力電流発生回路４に付加す
ることで、バッファ回路の入力電流Ｉｉｎをさらにゼロ
に近づけることができる。
ルバッファ回路６の定電流源電流Ｉｏ１，Ｉｏ２を低下
させることなく、バッファ回路の入力電流Ｉｉｎを低減
することができるため、電圧入力電圧出力のバッファ回
路の高速動作と低入力電流の両立が可能となる。ここで
は、入力電流発生回路４の回路構成を、プッシュプルバ
ッファ回路６の入力部のみと同一の回路構成としたが、
さらに、出力トランジスタＱ３，Ｑ４のベース電流の影
響を考慮し、この出力部を入力電流発生回路４に付加す
ることで、バッファ回路の入力電流Ｉｉｎをさらにゼロ
に近づけることができる。
【００１５】図３は低入力電流バッファ回路の他の具体
的な実施形態を示したものである。このバッファ回路の
特徴は、プッシュプルバッファ回路６に入力電流発生ト
ランジスタＱ５，Ｑ６を組み込むことで、入力トランジ
スタＱ１，Ｑ２と、入力電流発生トランジスタＱ５，Ｑ
６が、同一の定電流源電流Ｉｏ１，Ｉｏ２となるため、
トランジスタＱ１とＱ６、およびＱ２とＱ５の動作電流
を同一の値にすることができる。
的な実施形態を示したものである。このバッファ回路の
特徴は、プッシュプルバッファ回路６に入力電流発生ト
ランジスタＱ５，Ｑ６を組み込むことで、入力トランジ
スタＱ１，Ｑ２と、入力電流発生トランジスタＱ５，Ｑ
６が、同一の定電流源電流Ｉｏ１，Ｉｏ２となるため、
トランジスタＱ１とＱ６、およびＱ２とＱ５の動作電流
を同一の値にすることができる。
【００１６】また、トランジスタＱ１のコレクタ・エミ
ッタ間電圧Ｖｃｅについてみると、Ｑ１のベースを基準
に考えて、エミッタの電位はＱ１のＶｂｅであり、コレ
クタの電位はＱ２，Ｑ１２，Ｑ１４のそれぞれのＶｂｅ
の和であって、前記Ｑ１２とＱ１４のＶｂｅは略キャン
セルされて前記Ｑ２のＶｂｅとなる。結局、Ｑ１のＶｃ
ｅはエミッタとコレクタの電位の和となり、２Ｖｂｅと
なる。このＶｃｅにおける２Ｖｂｅは入力電圧レベルＶ
ｉｎの大きさとは無関係に制御されるものである。
ッタ間電圧Ｖｃｅについてみると、Ｑ１のベースを基準
に考えて、エミッタの電位はＱ１のＶｂｅであり、コレ
クタの電位はＱ２，Ｑ１２，Ｑ１４のそれぞれのＶｂｅ
の和であって、前記Ｑ１２とＱ１４のＶｂｅは略キャン
セルされて前記Ｑ２のＶｂｅとなる。結局、Ｑ１のＶｃ
ｅはエミッタとコレクタの電位の和となり、２Ｖｂｅと
なる。このＶｃｅにおける２Ｖｂｅは入力電圧レベルＶ
ｉｎの大きさとは無関係に制御されるものである。
【００１７】また、トランジスタＱ２のコレクタ・エミ
ッタ間電圧Ｖｃｅは、トランジスタＱ１と同様に、入力
電圧レベルＶｉｎの大きさとは無関係に、常に２Ｖｂｅ
に制御される。
ッタ間電圧Ｖｃｅは、トランジスタＱ１と同様に、入力
電圧レベルＶｉｎの大きさとは無関係に、常に２Ｖｂｅ
に制御される。
【００１８】同時に、入力電流発生トランジスタＱ５，
Ｑ６のコレクタ・エミッタ間電圧は、レベルシフト回路
７、入力電流補正回路３、トランジスタＱ１５によっ
て、入力トランジスタＱ１，Ｑ２のコレクタ・エミッタ
間電圧と同じ２Ｖｂｅに制御される。したがって、トラ
ンジスタＱ１，Ｑ２，Ｑ５，Ｑ６のアーリ電圧によるベ
ース電流の誤差が発生しない。即ち、図３におけるＩａ
とＩｃに差が生じないこととなる。
Ｑ６のコレクタ・エミッタ間電圧は、レベルシフト回路
７、入力電流補正回路３、トランジスタＱ１５によっ
て、入力トランジスタＱ１，Ｑ２のコレクタ・エミッタ
間電圧と同じ２Ｖｂｅに制御される。したがって、トラ
ンジスタＱ１，Ｑ２，Ｑ５，Ｑ６のアーリ電圧によるベ
ース電流の誤差が発生しない。即ち、図３におけるＩａ
とＩｃに差が生じないこととなる。
【００１９】このとき、入力電流補正回路３は、レベル
シフト回路７により、レベルシフトされた出力電圧を入
力電流発生トランジスタＱ５，Ｑ６のベースに印加し、
Ｑ５，Ｑ６のベース電位を入力電圧Ｖｉｎに追随させ、
さらに、入力電流発生トランジスタＱ５，Ｑ６で生成し
た入力電流ＩｃをトランジスタＱ７，Ｑ８，Ｑ９，Ｑ１
０、抵抗Ｒ１，Ｒ２から成るカレントミラー回路によ
り、ミラー電流Ｉｂを生成し、入力端子Ｖｉｎより引き
抜くことで、バッファ回路の入力電流Ｉｉｎはゼロに保
たれる。トランジスタＱ９，Ｑ１０は、Ｑ７，Ｑ８のコ
レクタ・エミッタ間電圧の差によるミラー電流の誤差を
低減する効果がある。
シフト回路７により、レベルシフトされた出力電圧を入
力電流発生トランジスタＱ５，Ｑ６のベースに印加し、
Ｑ５，Ｑ６のベース電位を入力電圧Ｖｉｎに追随させ、
さらに、入力電流発生トランジスタＱ５，Ｑ６で生成し
た入力電流ＩｃをトランジスタＱ７，Ｑ８，Ｑ９，Ｑ１
０、抵抗Ｒ１，Ｒ２から成るカレントミラー回路によ
り、ミラー電流Ｉｂを生成し、入力端子Ｖｉｎより引き
抜くことで、バッファ回路の入力電流Ｉｉｎはゼロに保
たれる。トランジスタＱ９，Ｑ１０は、Ｑ７，Ｑ８のコ
レクタ・エミッタ間電圧の差によるミラー電流の誤差を
低減する効果がある。
【００２０】図４は、本発明による低入力電流バッファ
回路の他の具体的な実施形態を示したものである。図４
において、図２と同一符号は相当部分を示すものであ
る。図４に示す本発明の目的は、低入力電流を実現し、
且つトランジスタのコレクタ・エミッタ間耐圧を向上す
ることなく、広範囲な入力電圧範囲を実現する低入力電
流バッファ回路を供給することにある。
回路の他の具体的な実施形態を示したものである。図４
において、図２と同一符号は相当部分を示すものであ
る。図４に示す本発明の目的は、低入力電流を実現し、
且つトランジスタのコレクタ・エミッタ間耐圧を向上す
ることなく、広範囲な入力電圧範囲を実現する低入力電
流バッファ回路を供給することにある。
【００２１】本実施形態によるバイアス発生回路８を具
備しないバッファ回路のトランジスタのコレクタ・エミ
ッタ間電圧Ｖｃｅ、例えば図２または図３のＶｃｅは、
最大で、入力電圧範囲ΔＶｉｎに最小Ｖｃｅ電圧を加え
た電圧が印加される。したがって、トランジスタの最大
許容Ｖｃｅ耐圧を越えた入力電圧範囲を駆動することは
できない。
備しないバッファ回路のトランジスタのコレクタ・エミ
ッタ間電圧Ｖｃｅ、例えば図２または図３のＶｃｅは、
最大で、入力電圧範囲ΔＶｉｎに最小Ｖｃｅ電圧を加え
た電圧が印加される。したがって、トランジスタの最大
許容Ｖｃｅ耐圧を越えた入力電圧範囲を駆動することは
できない。
【００２２】そこで、バイアス発生回路８のＰＮＰトラ
ンジスタＱ２３、ＮＰＮトランジスタＱ２２と抵抗Ｒ１
３，Ｒ１４により、定電流源用バイアス電圧Ｖｃｓ１ま
たはＶｃｓ２と出力電圧Ｖｏｕｔの中間レベルを発生し
（ＶｉｎとＶｏｕｔ、Ｒ１３とＲ１４が等しい場合に
は、Ｒ１３とＲ１４との接続点電位はＶｉｎまたはＶｏ
ｕｔの半分のレベル）、更に、耐圧保護トランジスタ群
９または１０を設けることによって（例えば、トランジ
スタＱ２に対しては、前記Ｑ２のコレクタ側に接続され
た耐圧保護トランジスタ群９内のトランジスタ）、入力
電圧の変化を略半分に分圧することで（入力電圧Ｖｉｎ
の中間レベルをＱ２とＱ２の保護トランジスタとで分圧
することとなる）、トランジスタＱ１〜Ｑ６のコレクタ
・エミッタ間電圧を半減することができる。
ンジスタＱ２３、ＮＰＮトランジスタＱ２２と抵抗Ｒ１
３，Ｒ１４により、定電流源用バイアス電圧Ｖｃｓ１ま
たはＶｃｓ２と出力電圧Ｖｏｕｔの中間レベルを発生し
（ＶｉｎとＶｏｕｔ、Ｒ１３とＲ１４が等しい場合に
は、Ｒ１３とＲ１４との接続点電位はＶｉｎまたはＶｏ
ｕｔの半分のレベル）、更に、耐圧保護トランジスタ群
９または１０を設けることによって（例えば、トランジ
スタＱ２に対しては、前記Ｑ２のコレクタ側に接続され
た耐圧保護トランジスタ群９内のトランジスタ）、入力
電圧の変化を略半分に分圧することで（入力電圧Ｖｉｎ
の中間レベルをＱ２とＱ２の保護トランジスタとで分圧
することとなる）、トランジスタＱ１〜Ｑ６のコレクタ
・エミッタ間電圧を半減することができる。
【００２３】したがって、コレクタ・エミッタ間耐圧の
同じトランジスタを用いた場合、本発明によるバイアス
発生回路を備えることで、バッファ回路の入力電圧範囲
を拡大することが可能となる。
同じトランジスタを用いた場合、本発明によるバイアス
発生回路を備えることで、バッファ回路の入力電圧範囲
を拡大することが可能となる。
【００２４】図５は抵抗ラダーによる電流調整が可能な
入力電流補正回路３の具体的な一実施形態である。製造
バラツキに起因する入力トランジスタの入力電流Ｉａと
入力電流発生回路４の入力電流Ｉｃの差をＩＣ製造後
に、入力電流Ｉｉｎを測定しながら、カット抵抗ＮＲ１
〜１０を切断することで、入力電流Ｉｉｎを所望の入力
電流範囲以内に調整することが可能となる。
入力電流補正回路３の具体的な一実施形態である。製造
バラツキに起因する入力トランジスタの入力電流Ｉａと
入力電流発生回路４の入力電流Ｉｃの差をＩＣ製造後
に、入力電流Ｉｉｎを測定しながら、カット抵抗ＮＲ１
〜１０を切断することで、入力電流Ｉｉｎを所望の入力
電流範囲以内に調整することが可能となる。
【００２５】同図（ｂ）は抵抗重みづけをＲ１：Ｒ２：
Ｒ３：Ｒ４：Ｒ５＝１：２：４：８：１６、Ｒ６：Ｒ
７：Ｒ８：Ｒ９：Ｒ１０＝１：２：４：８：１６にした
場合の補正電流Ｉｂの変化量を示したものである。本発
明による入力電流補正回路を用いることでＩＣ製造後の
入力電流の補正が可能となる。
Ｒ３：Ｒ４：Ｒ５＝１：２：４：８：１６、Ｒ６：Ｒ
７：Ｒ８：Ｒ９：Ｒ１０＝１：２：４：８：１６にした
場合の補正電流Ｉｂの変化量を示したものである。本発
明による入力電流補正回路を用いることでＩＣ製造後の
入力電流の補正が可能となる。
【００２６】図６は本発明による低入力電流バッファ回
路を備えたピンエレクトロニクスを用いた半導体試験装
置の一実施形態を示す構成図である。図６において、半
導体試験装置は制御コンピュータ１１、モニタ１２、プ
リンタ１３、基準信号発生器１４、タイミング発生器１
５、パターン発生器１６、フェイルメモリ１７、デジタ
ルコンパレータ１８、波形フォーマッタ１９、ドライバ
２０、アナログコンパレータ２１、リファレンス電圧発
生器２２、低入力電流バッファ回路２３により構成され
る。
路を備えたピンエレクトロニクスを用いた半導体試験装
置の一実施形態を示す構成図である。図６において、半
導体試験装置は制御コンピュータ１１、モニタ１２、プ
リンタ１３、基準信号発生器１４、タイミング発生器１
５、パターン発生器１６、フェイルメモリ１７、デジタ
ルコンパレータ１８、波形フォーマッタ１９、ドライバ
２０、アナログコンパレータ２１、リファレンス電圧発
生器２２、低入力電流バッファ回路２３により構成され
る。
【００２７】基準信号発生器１４は、試験波形の時間基
準となる基準クロック１４ａを発生する。タイミング発
生器１５は基準クロック１４ａをテスタバス２６を介し
て設定されるタイミング設定信号２６ｂにしたがい基準
クロック１４ａを計数し、所望の周期、時間遅れをもつ
フェーズ信号１５ａ，１５ｂ，１５ｃを生成する。パタ
ーン発生器１６はタイミング発生器１５からの、フェー
ズ信号１５ｂのタイミングでパターンデータ信号１６ａ
を発生する。
準となる基準クロック１４ａを発生する。タイミング発
生器１５は基準クロック１４ａをテスタバス２６を介し
て設定されるタイミング設定信号２６ｂにしたがい基準
クロック１４ａを計数し、所望の周期、時間遅れをもつ
フェーズ信号１５ａ，１５ｂ，１５ｃを生成する。パタ
ーン発生器１６はタイミング発生器１５からの、フェー
ズ信号１５ｂのタイミングでパターンデータ信号１６ａ
を発生する。
【００２８】波形フォーマッタ１９はタイミング信号１
５ａのタイミングでパターンデータ信号１６ａを論理合
成により被試験素子を試験するためのテスト波形１９ａ
を生成する。ドライバ２０はテスト波形１９ａをリファ
レンス電圧発生器２２から入力する波形設定レベル信号
２２ａにしたがったハイレベル、ローレベルのテスト波
形２０ａに波形整形し、伝送線路２４を介して被試験素
子２５に印加する。
５ａのタイミングでパターンデータ信号１６ａを論理合
成により被試験素子を試験するためのテスト波形１９ａ
を生成する。ドライバ２０はテスト波形１９ａをリファ
レンス電圧発生器２２から入力する波形設定レベル信号
２２ａにしたがったハイレベル、ローレベルのテスト波
形２０ａに波形整形し、伝送線路２４を介して被試験素
子２５に印加する。
【００２９】低入力電流バッファ回路２３は、被試験素
子２５の応答波形２５ａを伝送線路２４を介して入力
し、アナログコンパレータ２１に印加する。ここで、ド
ライバ２０が高抵抗モードとなっているとき、低入力電
流バッファ回路２３の入力電流がゼロであるため、被試
験素子２５の出力電流はゼロとなり、低リーク素子の試
験が可能となる。アナログコンパレータ２１は、フェー
ズ信号１５ｃのタイミングで、リファレンス電圧発生器
２２で発生した比較電圧２２ａとそれぞれ比較し、比較
結果２１ａを出力する。デジタルコンパレータ１８はア
ナログコンパレータ２１で比較した被試験素子の応答波
形２１ａと良品の応答である期待値信号１６ｂをフェー
ズ信号１５ｃのタイミングで比較し、良否判定を行う。
子２５の応答波形２５ａを伝送線路２４を介して入力
し、アナログコンパレータ２１に印加する。ここで、ド
ライバ２０が高抵抗モードとなっているとき、低入力電
流バッファ回路２３の入力電流がゼロであるため、被試
験素子２５の出力電流はゼロとなり、低リーク素子の試
験が可能となる。アナログコンパレータ２１は、フェー
ズ信号１５ｃのタイミングで、リファレンス電圧発生器
２２で発生した比較電圧２２ａとそれぞれ比較し、比較
結果２１ａを出力する。デジタルコンパレータ１８はア
ナログコンパレータ２１で比較した被試験素子の応答波
形２１ａと良品の応答である期待値信号１６ｂをフェー
ズ信号１５ｃのタイミングで比較し、良否判定を行う。
【００３０】フェイルメモリ１７は被試験素子２５の良
否判定した判定結果１８ａを格納し、試験終了後にテス
タバス２６を介して判定結果２６ｄを制御コンピュータ
１１に出力する。上記の動作を被試験素子の各ピン毎同
時に行い、被試験素子２５の良否判定が完了する。上記
構成において、本発明における低入力電流バッファ回路
２３を備えたピンエレクトロニクスを適用することで、
低出力電流の被試験素子においても良好な試験結果が得
られる半導体試験装置を実現できる。
否判定した判定結果１８ａを格納し、試験終了後にテス
タバス２６を介して判定結果２６ｄを制御コンピュータ
１１に出力する。上記の動作を被試験素子の各ピン毎同
時に行い、被試験素子２５の良否判定が完了する。上記
構成において、本発明における低入力電流バッファ回路
２３を備えたピンエレクトロニクスを適用することで、
低出力電流の被試験素子においても良好な試験結果が得
られる半導体試験装置を実現できる。
【００３１】以上、本発明による低入力電流バッファ回
路の入力ＰＮＰトランジスタのベース電流に対してＮＰ
Ｎトランジスタのベース電流が小さい場合について記し
たが、逆の場合には、入力端子にベース電流差に相当す
る電流を入力端子に流し込むことで、同様の効果が得ら
れる。また、エミッタフォロワ形の入力回路に対して
も、同様に、入力端に電流を流し込む電流補正回路を付
加することで低入力電流化が可能である。
路の入力ＰＮＰトランジスタのベース電流に対してＮＰ
Ｎトランジスタのベース電流が小さい場合について記し
たが、逆の場合には、入力端子にベース電流差に相当す
る電流を入力端子に流し込むことで、同様の効果が得ら
れる。また、エミッタフォロワ形の入力回路に対して
も、同様に、入力端に電流を流し込む電流補正回路を付
加することで低入力電流化が可能である。
【００３２】
【発明の効果】以上述べたように、高速動作が可能なバ
イポーラトランジスタを用いたバッファ回路の入力端で
発生するベース電流と同一の電流を入力端子から引き抜
く回路を設けることで、入力部に高速ＭＯＳデバイスを
使用することなく低入力電流化が図れ、モノリシックＩ
Ｃ化が容易で、且つ、高速動作に適したバッファ回路の
実現ができる利点がある。
イポーラトランジスタを用いたバッファ回路の入力端で
発生するベース電流と同一の電流を入力端子から引き抜
く回路を設けることで、入力部に高速ＭＯＳデバイスを
使用することなく低入力電流化が図れ、モノリシックＩ
Ｃ化が容易で、且つ、高速動作に適したバッファ回路の
実現ができる利点がある。
【図１】低入力電流バッファの構成を示す一実施形態を
示す図である。
示す図である。
【図２】低入力電流バッファ回路の具体的な一実施形態
を示す図である。
を示す図である。
【図３】低入力電流バッファ回路の他の具体的な一実施
形態を示す図である。
形態を示す図である。
【図４】入力電圧範囲の拡大が可能なバイアス発生回路
を備えた低入力電流バッファ回路の具体的な一実施形態
を示す図である。
を備えた低入力電流バッファ回路の具体的な一実施形態
を示す図である。
【図５】抵抗ラダーによる電流調整が可能な入力電流補
正回路の具体的な一実施形態を示す図である。
正回路の具体的な一実施形態を示す図である。
【図６】本発明における低入力電流バッファを備えた半
導体試験装置の一実施形態を示す図である。
導体試験装置の一実施形態を示す図である。
１ バッファ回路 ２ 入力部 ３ 入力電流補正回路 ４ 入力電流発生回路 ５ 出力回路 ６ プッシュプルバッファ回路 ７ レベルシフト回路 ８ バイアス発生回路 ９，１０ 耐圧保護トランジスタ １１ 制御コンピュータ １２ モニタ １３ プリンタ １４ 基準信号発生器 １５ タイミング発生器 １６ パターン発生器 １７ フェイルメモリ １８ デジタルコンパレータ １９ 波形フォーマッタ ２０ ドライバ ２１ アナログコンパレータ ２２ リファレンス電圧発生器 ２３ 低入力リーク電流バッファ回路 ２４ 伝送線路 ２５ 被試験素子 ２６ テスタバス
Claims (9)
- 【請求項１】 電圧入力電圧出力の入力バッファ回路に
おいて、 入力トランジスタで発生する入力電流と同一の大きさの
入力電流を発生する入力電流発生回路と、前記発生した
入力電流と同一の大きさの電流を入力端子から引き抜く
入力電流補正回路と、を備え、前記入力端子からの入力
電流を略零にすることを特徴とする入力バッファ回路。 - 【請求項２】 バイポーラトランジスタを用いたプッシ
ュプルバッファ回路と前記プッシュプルバッファ回路へ
の電圧入力端子と前記プッシュプルバッファ回路からの
電圧出力端子とからなる入力バッファ回路において、 前記プッシュプルバッファ回路の入力トランジスタで発
生する入力電流と同一の大きさの入力電流を発生する入
力電流発生回路と、 前記入力電流発生回路からの出力により、前記発生した
入力電流と同一の大きさの電流を入力端子から引き抜く
入力電流補正回路と、を備え、 前記入力端子からの入力電流を略零にすることを特徴と
する入力バッファ回路。 - 【請求項３】 バイポーラトランジスタを用いたプッシ
ュプルバッファ回路と前記プッシュプルバッファ回路へ
の電圧入力端子と前記プッシュプルバッファ回路からの
電圧出力端子とからなる入力バッファ回路において、 前記プッシュプルバッファ回路の入力トランジスタで発
生する入力電流と同一の大きさの入力電流を発生する入
力電流発生回路は、前記プッシュプルバッファ回路の入
力トランジスタおよび定電流源と同一の特性を有する入
力電流発生用トランジスタと定電流源とで構成され、 前記出力端子に接続されたレベルシフト回路の出力によ
り、前記入力電流発生用トランジスタのベース電位と前
記プッシュプルバッファ回路の入力トランジスタのベー
ス電位を同電位に保つように動作させ、 前記入力電流発生回路で生成した電流をカレントミラー
からなる入力電流補正回路に供給することにより、前記
プッシュプルバッファ回路の入力トランジスタで発生す
る入力電流と同一の大きさの入力電流を入力端子から引
き抜き、 前記入力端子からの入力電流を略零にすることを特徴と
する入力バッファ回路。 - 【請求項４】 バイポーラトランジスタを用いたプッシ
ュプルバッファ回路と前記プッシュプルバッファ回路へ
の電圧入力端子と前記プッシュプルバッファ回路からの
電圧出力端子とからなる入力バッファ回路において、 前記プッシュプルバッファ回路の入力トランジスタと定
電流源との間に入力電流発生バイポーラトランジスタを
介在させて入力電流発生回路を構成し、前記入力電流発
生回路により前記入力トランジスタで発生する入力電流
と同一の大きさの入力電流を発生させ、 前記入力端子と前記入力電流発生トランジスタとの間に
カレントミラー回路からなる入力電流補正回路を構成
し、 前記入力電流発生回路からの電流を前記カレントミラー
回路に入力してミラー電流を生成し、前記ミラー電流を
前記入力端子から引き抜き、 前記入力端子からの入力電流を略零にすることを特徴と
する入力バッファ回路。 - 【請求項５】 請求項１ないし４のいずれか１つの請求
項に記載の入力バッファ回路において、 前記入力電流補正回路における抵抗部を抵抗ラダーで構
成し、抵抗を切断して所望の入力電流に調整することを
特徴とする入力バッファ回路。 - 【請求項６】 請求項１、２または３に記載の入力バッ
ファ回路において、 出力電圧と電源電圧の中間電圧を発生するバイアス発生
回路と、前記入力トランジスタと前記入力電流発生回路
のトランジスタにそれぞれ接続され且つ前記中間電圧で
バイアスされた耐圧保護トランジスタと、を備え、 前記入力トランジスタおよび前記入力電流発生回路トラ
ンジスタのコレクタ・エミッタ間電圧を、入力電圧変化
に対して前記耐圧保護トランジスタとで分圧することに
より、前記入力端子の入力電圧範囲を拡大することを特
徴とする入力バッファ回路。 - 【請求項７】 テスト波形信号を印加された被試験素子
からの低入力電流の応答波形信号の入力回路として、請
求項１ないし６のいずれか１つの請求項に記載の入力バ
ッファ回路を適用したことを特徴とする被試験素子の試
験装置。 - 【請求項８】 請求項１ないし６のいずれか１つの請求
項に記載の入力バッファ回路を入力回路としていること
を特徴とする半導体集積回路。 - 【請求項９】 テスタ全体の動作を制御する制御コンピ
ュータと、被試験素子を試験するテストプログラムや試
験結果を印字するプリンタと、試験タイミングの時間基
準となるクロック信号を発生する基準信号発生器と、ク
ロック信号をもとに試験タイミング信号を発生するタイ
ミング発生器と、前記タイミング発生器からの動作タイ
ミングでテストパターンを発生するパターン発生器と、
前記テストパターン信号と前記試験タイミング信号をも
とに被試験素子に印加するテスト信号を発生する波形フ
ォーマッタと、被試験素子に印加する試験波形のハイレ
ベルとローレベルをドライバ回路に与えるリファレンス
電圧発生回路と、前記ハイレベルとローレベルに従い前
記テスト信号を被試験素子に印加する試験波形に波形整
形するドライバ回路と、ドライバ回路の出力である試験
波形を被試験素子に与える伝送線路と、試験波形の応答
としての被試験素子からの出力波形を伝送線路を介して
入力し、前記リファレンス電圧発生回路で発生した比較
電圧と比較するアナログコンパレータと、前記比較信号
とパターン発生器より入力する良品の応答波形である期
待値信号を比較するデジタルコンパレータと、前記比較
した良否の判定結果を格納するフェイルメモリと、から
構成される半導体試験装置であって、 請求項第１ないし６のいずれか１つの請求項に記載の入
力バッファ回路を前記アナログコンパレータの前段回路
として適用したことを特徴とする被試験素子試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13869296A JP3399742B2 (ja) | 1996-05-31 | 1996-05-31 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13869296A JP3399742B2 (ja) | 1996-05-31 | 1996-05-31 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321607A true JPH09321607A (ja) | 1997-12-12 |
| JP3399742B2 JP3399742B2 (ja) | 2003-04-21 |
Family
ID=15227893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13869296A Expired - Fee Related JP3399742B2 (ja) | 1996-05-31 | 1996-05-31 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399742B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005057229A1 (ja) * | 2003-12-09 | 2005-06-23 | Advantest Corporation | バッファー回路及びドライバ回路 |
| JP2006343342A (ja) * | 2006-07-07 | 2006-12-21 | Hitachi High-Technologies Corp | 半導体試験装置、半導体試験方法、及び半導体の製造方法 |
-
1996
- 1996-05-31 JP JP13869296A patent/JP3399742B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005057229A1 (ja) * | 2003-12-09 | 2005-06-23 | Advantest Corporation | バッファー回路及びドライバ回路 |
| JPWO2005057229A1 (ja) * | 2003-12-09 | 2007-07-05 | 株式会社アドバンテスト | バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路 |
| US7355432B2 (en) | 2003-12-09 | 2008-04-08 | Advantest Corporation | Buffer circuit, driver circuit, and semiconductor testing apparatus |
| JP4806567B2 (ja) * | 2003-12-09 | 2011-11-02 | 株式会社アドバンテスト | バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路 |
| JP2006343342A (ja) * | 2006-07-07 | 2006-12-21 | Hitachi High-Technologies Corp | 半導体試験装置、半導体試験方法、及び半導体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3399742B2 (ja) | 2003-04-21 |
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Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 5 |
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Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 6 |
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