JP2002537708A - 自動検査装置用の直列スイッチドライバ構造 - Google Patents

Abstract

(57)【要約】 被試験デバイスのピンに３つの信号レベルを駆動する、トライステート回路が開示される。トライステート回路は、第１の信号レベルの出力を有しピンに結合するようになっている、ドライバを含む。この出力には、第１のスイッチングユニットが結合し、この第１のスイッチングユニットは、プログラムされた信号に応答する。第１のスイッチングユニットは、選択的に第１の信号レベルを第２の信号レベルに変えるように動作する。第２のスイッチングユニットは、第１のスイッチに直列に接続する。第２のスイッチングユニットは、第２のプログラムされた信号に応答して、第１のスイッチと協動して第２の信号レベルを第３の信号レベルに変えるように動作する。

Description

【発明の詳細な説明】

【０００１】発明の分野 本発明は一般的に、半導体装置の検査を行う自動検査装置に関し、より詳細に
は、半導体テスタにおいてロジックデバイスのテスト（試験）を行うのに用いる
、直列スイッチドライバに関する。

【０００２】発明の背景 半導体装置のメーカは、ルーチンで、自らの製品の試験（検査）をウエハーや
パッケージングされたデバイスのレベルで行っている。この検査は通常、一般的
に自動検査装置と呼ばれる複雑なシステムによって実行される。この装置は、一
般的に、１つまたはそれよりも多い被試験デバイス（ＤＵＴ）に波形をドライブ
（駆動）して、そこからの出力を検出する。検出した出力を次に期待値と比較し
て、そのデバイスが正しく機能しているかどうかを判定する。

【０００３】 ロジックデバイスには、３つの別個の電圧レベルが必要な入出力ピンを含むも
のが多い。したがって、こういったデバイスの全性能の検査を行うためには、半
導体メーカは、検査装置がトライステート波形を駆動してそういった電圧レベル
をシミュレーションできるようになっていることが必要であることが多い。この
能力は、設ける場合には、ＤＵＴの特定のピンに対応するそれぞれのチャネルに
ついて、ドライバ構造内に備わっている。

【０００４】 自動検査装置において用いられる従来技術のドライバ構造は、通常、ＤＵＴの
ピンに結合するピン電子機器の一部を形成する特定用途向け集積回路（ＡＳＩＣ
）上で、設計されている。ＡＳＩＣは、典型的には、高いデバイス密度を達成で
きるためにバイポーラ技術、ＭＯＳ技術、またはＧａＡｓ技術を利用する。

【０００５】 図１に示す、バイポーラ技術を用いる従来技術のドライバ構造のひとつは、カ
リフォルニア州Ａｇｏｕｒａ Ｈｉｌｌｓのテラダイン社が製造するＪ９７３マ
グナムテスタ（Ｍａｇｎｕｍ Ｔｅｓｔｅｒ）において用いられている。この従
来技術の構造は、バッファ増幅器１０から可変電流を引き込んで、出力ＶＯＵＴ
における電圧レベルを変える、Ａ級スイッチ構成を含む。このバッファ増幅器は
、「高い」電圧レベルＶｈおよび抵抗Ｒ１で表される出力抵抗（典型的には５０
オーム）を生成する、内部回路を含む。出力には、差動対のスイッチ１２、１６
の並列ネットワークが結合しており、差動対のスイッチ１２、１６はそれぞれ、
プログラム可能な電流源（シンク）１４、１８を含んでおり、バッファ増幅器か
ら選択的に電流を引き出す。スイッチはそれぞれ、相補ロジック信号Ａ＊、Ａ、
およびＢ＊、Ｂに応答して活性化する、相補型トランジスタの対Ｑ１、Ｑ２、お
よびＱ３、Ｑ４を含む。

【０００６】 Ａ級ドライバの動作特性のひとつは、プログラム可能な電流源Ｉ１、Ｉ２が常
に動作している、ということである。典型的には、これらの電流源は、特定の電
流を吸収（シンク）してＲ１の両端電圧が所望の電圧降下を生じ、ＶＯＵＴにお
いて所望の電圧を達成するように、プログラムされている。図１に示す構造につ
いて、Ｉ１をプログラムする関係は（Ｖｈ−Ｖｌ）／Ｒ１であることが多く、Ｉ
２については、関係は（Ｖｈ−Ｖｔ）／Ｒ１である。Ｖｈ＝２Ｖ、Ｖｔ＝１Ｖ、
Ｖｌ＝０Ｖ、Ｒ１＝５０オーム、ＶＣＣ＝７ボルト、およびＶＥＥ＝−６ボルト
というパラメータで動作すると、Ｉ１およびＩ２の電流はそれぞれ、４０ミリア
ンペアおよび２０ミリアンペアに対応する。

【０００７】 動作中、スイッチ１２、１６の並列ネットワークは、タイミングを制御したロ
ジック信号Ａ、Ａ＊、およびＢ、Ｂ＊に応答して、適切なトランジスタを活性化
および非活性化し、出力ＶＯＵＴにおいて所望のトライステート波形を作成する
。図２は、トライステートの波形２０を達成するトランジスタＱ１〜Ｑ４のシー
ケンス動作に関するタイミング図を示す。出力をＶｈ（２ボルト）に設定するに
は、トランジスタＱ２、Ｑ４を非活性化し、相補ロジック信号Ａ＊、Ｂ＊によっ
てＱ１、Ｑ３を活性化する。その結果、バッファ１０からの電流は最小限になり
、Ｒ１の両端電圧がほとんど電圧降下を生じず、ＶＯＵＴがＶｈ（２ボルト）に
なる。ロジック信号ＢでＱ４を活性化し、信号Ｂ＊でＱ３を非活性化することに
よって、第２のスイッチ１６がバッファ１０から、電流源１２のプログラムされ
たレベルに対応する、２０ミリアンペアの電流を引き出す。その結果、出力電圧
はＶｔ（１ボルト）に降下する。出力ＶＯＵＴにおいて第３の電圧レベルＶｌを
達成するには、Ｑ４をオフにすると同時にＱ２をオンにし、Ｉ２がＲ１の両端間
で４０ｍＡを引き出し、ＶＯＵＴを０ボルトに降下させるようにする。

【０００８】 従来技術の並列スイッチドライバ構造は、その意図する目的についてはうまく
働くが、当業者は、ＶｔからＶｌへのＶＯＵＴの出力遷移中に、不正確さを観察
している。 この不正確さの理由は、同時にＱ４を不活性化してＱ２を活性化す
ることが困難であることにある。万一Ｑ２がオンになる前にＱ４がオフになると
、図２に示すように、「プリシュート」２２が生じてしまう。このプリシュート
２２は、信号チャネルにリンギング変動（外乱）を引き起こし、この変動が定常
状態に戻ることができるようにするには時間が必要である。これは、トライステ
ートの波形の正確さに不所望な影響を及ぼし、テスタの実効速度を間接的に下げ
てしまう。

【０００９】 上述の従来技術の並列構造の他の問題は、動作中に消費する電力に関係する。
上述のように、Ａ級ドライバは、電流源Ｉ１、Ｉ２の動作を連続して維持してい
る。上の例において、ＶＣＣレール（典型的には７ボルト）からであれバッファ
増幅器１０からであれ、電流は常にこれらの源（ソース）から引き出される。し
たがって、連続電流の総和は６０ミリアンペアになり、対応する消費電力は、６
０ｍＡ＊１３Ｖ＝７８０ミリワットになる。状況によっては、テスタのユーザが
ＶｌをＶｔに設定することもある。その結果、Ｉ１、Ｉ２によってバッファから
引き出される、それぞれのプログラムされた電流は、共に比較的高く（それぞれ
約４０ミリアンペアであることが多い）、約８０ｍＡ＊１３Ｖ＝１０４０ｍＷの
レベルの電力を消費する。こういった消費電力のレベルは、多くのアプリケーシ
ョンにおいて不所望である。

【００１０】 状態遷移中にいかなるプリシュートの過渡現象も最小限にすることができる、
自動検査装置用のトライステートのドライバ構造が、必要とされ、これまで利用
できなかった。さらに、動作中に最小限の電力しか消費しないドライバ構造が、
必要とされている。本発明の直列スイッチドライバ構造は、こういった必要を満
たすものである。

【００１１】発明の概要 本発明の直列スイッチドライバ構造は、動作中に消費する電力を最小限にしな
がら、非常に正確に被試験デバイスのピンにトライステート波形を送出すること
ができる。このような利点によって、テスタの信頼性およびスループットが改良
され、半導体装置の検査コストがかなり低減する。

【００１２】 前述の利点を実現するために、本発明は、一形態において、被試験デバイスの
ピンに３つの信号レベルを駆動する、トライステート回路を含む。トライステー
ト回路は、第１の信号レベルの出力を有しピンに結合するようになっている、ド
ライバを含む。この出力には、第１のスイッチングユニットが結合し、この第１
のスイッチングユニットは、プログラムされた信号に応答する。第１のスイッチ
ングユニットは、選択的に第１の信号レベルを第２の信号レベルに変えるように
動作する。第２のスイッチングユニットは、第１のスイッチに直列に接続する。
第２のスイッチングユニットは、第２のプログラムされた信号に応答して、第１
のスイッチと協動して第２の信号レベルを第３の信号レベルに変えるように動作
する。

【００１３】 他の形態において、本発明は、集積回路において用いる、被試験デバイスのピ
ンに３つの電圧レベルを駆動するトライステート回路を備える。トライステート
回路は、電圧源によって作動し出力抵抗を有するバッファ増幅器を含む、ドライ
バを含む。電圧源は、高い電圧レベルを規定するプログラム可能な電圧で動作し
、ピンに結合するようになっている出力を有する。この出力には、第１のスイッ
チングユニットが結合し、第１のスイッチングユニットは、第１の電流引き込み
ネットワークを含む。ネットワークは、第１の電流経路を規定し、プログラムさ
れた信号に応答して、第１の電流経路に沿って第１の所定の電流をドライバから
引き出すことによって、選択的に高い電圧レベルを中間の電圧レベルに変える。
第１のスイッチングユニットには、第２のスイッチングユニットが直列に結合し
、第２のスイッチングユニットは、第２の電流経路を規定する第２の電流引き込
みネットワークを含む。第２の電流引き込みネットワークは、プログラムされた
信号に応答して、第１の電流経路に沿って、そして続けて第２の電流経路に沿っ
て、第２の所定の電流をドライバから引き出すことによって、選択的に中間の電
圧レベルを変える。

【００１４】 さらに他の形態において、本発明は、所定のトライステート波形にしたがって
ドライバからの出力信号レベルを切り替えて、遷移の過渡現象を最小限にする方
法を含む。方法は、トライステート波形の第１の状態として第１の信号レベルを
利用するステップと、第１の電流経路に沿って所定の第１の電流をドライバから
引き出して、出力を、トライステートの波形の第２の状態を規定する第２の信号
レベルまで低減するステップと、第１の電流経路に沿っておよび第１の経路と直
列に配置された第２の電流経路を通じて、所定の第２の電流をドライバから引き
込んで、出力を、トライステート波形の第３の状態を規定する第３の信号レベル
まで低減するステップと、を含む。

【００１５】 本発明の他の特徴および利点は、以下の詳細な説明を添付図面と共に読めば、
明らかになろう。

【００１６】 本発明は、以下のより詳細な説明および添付図面を参照することによって、よ
りよく理解されよう。

【００１７】発明の詳細な説明 図３を参照すると、総体的に３０で示す本発明の直列スイッチドライバ構造は
、ドライバ３２および１対の直列に接続したスイッチングユニット３４、３６を
含む。この直列スイッチ構成によって、出力の状態遷移中のいかなる「プリシュ
ート」も最小限になり、動作中の消費電力が最小限になる。

【００１８】 さらに図３を参照して、ドライバ３２は、「高い」電圧レベルＶ３をプログラ
ム可能に生成する回路を含む、既知の構成のバッファ増幅器を備える。バッファ
は、抵抗器Ｒ１によって表され通常５０オームである、出力抵抗を含む。

【００１９】 第１のスイッチングユニット３４は、出力ＶＯＵＴをシャント（分流）して、 ３５において第１の選択可能な電流経路を形成する。好適な実施形態において
、第１のスイッチングユニットは、差動対を含む電子スイッチを有して構成され
、バイポーラ接合トランジスタ（ＢＪＴ）Ｑ１、Ｑ２の相補対を含む。Ｑ１、Ｑ
２のエミッタはそれぞれ、ノードＮ１において合流し、ベースはそれぞれ、相補
入力Ａ、Ａ＊を受け取る。Ｑ２のコレクタは、出力ＶＯＵＴへの分流を形成して
いる。第１のプログラム可能な電流源Ｉ１は、ノードＮ１に結合して、差動対を
通じて第１のプログラムされた電流を引き出す（Ｑ１を通じ電力レールＶｃｃか
ら、または、Ｑ２を通じバッファ３２から、のどちらか）。第１の電流源によっ
て引き出される電流は、（Ｖ３−Ｖ２）／Ｒ１の関係に従ってプログラムされる
。ただしＶ２は中間レベルの電圧を表す。

【００２０】 引き続き図３を参照すると、第２のスイッチングユニット３６は、第１のノー
ドＮ１に結合して、３７において第２の電流経路を確立し、第２のスイッチング
ユニットを第１のスイッチングユニット３４と直列関係に配置する。第１のスイ
ッチングユニットと同様、第２のスイッチングユニットは、好ましくは、Ｑ１、
Ｑ２と同様に構成したトランジスタＱ３、Ｑ４の差動対を含む、電子スイッチを
備える。Ｑ３、Ｑ４への入力は、それぞれのベースにおいて印加されるロジック
信号Ｂ、Ｂ＊に応答する。Ｑ３、Ｑ４の一緒に結合されたエミッタは、第２のノ
ードＮ２を形成する。ノードＮ２には、第２のプログラム可能な電流源Ｉ２が結
合している。第２の電流源は、関係（Ｖ２−Ｖ１）／Ｒ１に従って電流を引き出
し、第１の源Ｉ１からの電流と合計すると、出力ＶＯＵＴを低いレベルＶ１に引
き下げるように、プログラムされている。

【００２１】 本発明の直列スイッチドライバ３０は、被試験デバイス (ＤＵＴ)（図示せず
）のピンに結合するようになっている。ＤＵＴの検査前に、それぞれの電流源Ｉ
１、Ｉ２とともに、高い電圧レベルＶ３が、Ｖ３からの出力をＶ２およびＶ１に
ついての他の所望のレベルに変えるために、バッファから電流レベルを引き出す
ようにプログラムされる。ユーザは、また、特定のトランジスタＱ１〜Ｑ４を正
確な時間に活性化するロジック信号Ａ、Ａ＊、およびＢ、Ｂ＊のタイミングをプ
ログラムして、それによって、トライステート波形の遷移すなわちエッジ（縁部
）を規定する。プログラムされた位置に対する実際のエッジ位置の正確さは、ロ
ジックデバイスの検査の実行を成功させる上で重要な要因である。

【００２２】 本発明の直列スイッチ構造に関連する電圧レベルの慣例は、Ｖ３＞Ｖ２＞Ｖ１
の関係に従う。大多数のアプリケーションにおいて、Ｖ３は「高い」レベル（Ｖ
ｈ）にプログラムされ、Ｖ２は「中間」のレベル（Ｖｔ）に設定され、Ｖ１は「
低い」レベル（Ｖｌ）にマッピングされている。しかし状況によっては、ユーザ
は、Ｖｔ＞ＶｈまたはＶｔ＜Ｖｌに設定するフレキシビリティを必要とする。こ
のような状況においては、フォーマッタ（図示せず）が適切なマッピングを認識
して、確実に、Ｖ３が最高電圧レベルに設定され、Ｖ２が中間電圧レベルに設定
され、Ｖ１が低い電圧レベルに設定されるようにする。

【００２３】 一例において、トライステート回路の動作は、図４に示すタイミング図に従っ
て進行する。この例において、Ｖ３は２ボルトにプログラムされており、Ｖ２お
よびＶ１についての所望の電圧レベルはそれぞれ、１ボルトおよび０ボルトに対
応している。ＶＯＵＴをＶ２およびＶ１の所望のレベルに引き下げるために、電
流源Ｉ１、Ｉ２はそれぞれ、バッファ３２から２０ミリアンペアの電流を引き出
すようにプログラムされている。例えば、電流源Ｉ１は、(Ｖ３−Ｖ２)／５０＝
２０ミリアンペア、という関係にしたがって、バッファから第１の電流を引き出
すようにプログラムされている。同様に、電流源Ｉ２は、（Ｖ２−Ｖ１）／５０
＝２０ミリアンペアという関係にしたがって、バッファ増幅器から、第１の電流
と合計された第２の電流を引き込むようにプログラムされている。

【００２４】 さらに図４を参照すると、時間ｔ１において、トランジスタＱ２が、そのベー
スにロジック信号Ａを印加することによって活性化され、トランジスタＱ１が同
時に非活性化される。その結果、バッファ３２への第１の電流経路が確立され、
結果としてバッファ３２から２０ｍＡの電流が引き込まれる。これによって、負
荷Ｒ１（５０オーム）の両端電圧Ｖ３（２ボルト）が、中間レベルの電圧Ｖ２（
１ボルト）に降下する。時間ｔ２において、トランジスタＱ２がオフになって、
第１の電流経路に沿ったいかなる導通もなくなり、Ｑ１が活性化して、それによ
って源Ｉ１が電力レールＶｃｃから電流を引き出す。ＤＵＴのピン（図示せず）
における高入力インピーダンスを仮定すると、Ｒ１を通る電流の流れは最小限に
なり、出力ＶＯＵＴが高レベルの電圧Ｖ３に従うようになっている。ｔ３におい
て、トランジスタＱ１、Ｑ２は再び前述のように状態を切り替えて、回路出力Ｖ
ＯＵＴをＶ２に低減させる。

【００２５】 引き続き図４を参照すると、時間ｔ４において、トランジスタＱ２は動作状態
のままであるのに対し、トランジスタＱ４はオンになる。Ｑ４を通って導通し電
流源Ｉ２によって引き出されるさらなる電流（２０ｍＡ）が、Ｉ１からの２０ｍ
Ａの電流と合計されて、バッファ増幅器３２から全部で４０ｍＡが引き出され、
これに対応して、出力ＶＯＵＴがＶ１（０ボルト）に引き下げられる。Ｑ２が確
立した第１の電流経路を前もって活性化しているので、Ｖ２からＶ１への遷移は
、いかなるプリシュート問題もない状態で起こる。いかなるプリシュート変動も
なくなることによって、結果として生じる遷移エッジは非常に正確になる。時間
ｔ５において、Ｑ４をオフにすると、回路出力ＶＯＵＴはＶ２の状態に戻る。

【００２６】 状況によっては、ユーザは、トライステートの波形をＶ３からＶ１に遷移する
ようにプログラムする必要があるかもしれない。本発明のさらなる特徴のひとつ
は、トランジスタＱ２、Ｑ４を同時に活性化する必要なしに、非常に正確に、こ
のような遷移を実行することができる、ということである。これは、トランジス
タＱ４が規定する第２の電流経路に沿ったいかなる導通も、必ず、第１の電流経
路を通る電流の導通に依存するからである。したがって、ある場合には、Ｑ２が
活性化されるまでＶＯＵＴに影響がない状態で、トランジスタＱ４が、トランジ
スタＱ２が活性化される前にオンになるようにプログラムされていてもよい。こ
の例において、Ｑ４を通る電流は、Ｑ２が活性化される時までに安定してしまう
ので、Ｑ４からのいかなる過渡現象効果も無視できる。さらに、Ｑ２とＱ４につ
いての相対的タイミングの厳密さの程度は下がるかもしれないが、結果としてタ
イミングの正確さはより高まる。

【００２７】 当業者であれば、上述の非常に正確であるという望ましい特徴に加えて、この
直列スイッチ構造は、従来技術の並列構造が従来達成していたものと比較して、
動作中に消費する電力がかなり少ない、ということを理解しよう。第１の電流源
と第２の電流源は、Ａ級ドライバの要件に一致して、それぞれ常に電力を消費す
るが、電流源Ｉ１、Ｉ２からのプログラムされた電流は個別に最小限にされ、可
能な場合には、協動して組み合わせた電流を引き出すように構成されている。そ
の結果、上記の具体例について動作中に消費される全電力は、約４０ｍＡ＊１３
Ｖ＝５２０ＭＷとなり、これは、従来技術の並列スイッチ構造と比較して、約３
３％の消費電力低減である。これによって、貴重な電力資源をテスタ内の他の回
路に向けることができ、それによって、全体的な電力効率が最大限になる。

【００２８】 さらに、本発明の直列スイッチ構造は、特定用途向け集積回路（ＡＳＩＣ）に
おける実施によく適しており、当業者には、Ａ級スイッチドライバの独特の構成
として理解されよう。

【００２９】 本発明を、その好適な実施形態を参照して詳しく示し説明したが、当業者には
、本発明の精神および範囲から逸脱することなく、形態および詳細における様々
な変更を行ってもよい、ということが理解されよう。例えば、本明細書において
は好適な実施形態としてバイポーラ技術を詳細に説明しているが、ＭＯＳタイプ
およびＧａＡｓタイプの技術（これらに限定するものではない）を含む他のトラ
ンジスタ技術も、本発明の範囲内であるということが理解されるべきである。

【図面の簡単な説明】

【図１】 従来技術の構成のトライステートのドライバの概略図である。

【図２】 図１の従来技術のトライステートのドライバのシーケンス動作を示す、タイミ
ング図である。

【図３】 本発明の一実施形態によるトライステートのドライバの概略図である。

【図４】 図３に示すトライステートのドライバのプログラムされたシーケンスを示す、
タイミング図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年５月８日（２００１．５．８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正の内容】

【０００７】 動作中、スイッチ１２、１６の並列ネットワークは、タイミングを制御したロ
ジック信号Ａ、Ａ＊、およびＢ、Ｂ＊に応答して、適切なトランジスタを活性化
および非活性化し、出力ＶＯＵＴにおいて所望のトライステート波形を作成する
。図２は、トライステートの波形２０を達成するトランジスタＱ１〜Ｑ４のシー
ケンス動作に関するタイミング図を示す。出力をＶｈ（２ボルト）に設定するに
は、トランジスタＱ２、Ｑ４を非活性化し、相補ロジック信号Ａ＊、Ｂ＊によっ
てＱ１、Ｑ３を活性化する。その結果、バッファ１０からの電流は最小限になり
、Ｒ１の両端電圧がほとんど電圧降下を生じず、ＶＯＵＴがＶｈ（２ボルト）に
なる。ロジック信号ＢでＱ４を活性化し、信号Ｂ＊でＱ３を非活性化することに
よって、第２のスイッチ１６がバッファ１０から、電流源１２のプログラムされ
たレベルに対応する、２０ミリアンペアの電流を引き出す。その結果、出力電圧
はＶｔ（１ボルト）に降下する。出力ＶＯＵＴにおいて第３の電圧レベルＶｌを
達成するには、Ｑ４をオフにすると同時にＱ２をオンにし、Ｉ２がＲ１の両端間
で４０ｍＡを引き出し、ＶＯＵＴを０ボルトに降下させるようにする。同様の構
成がＮａｇａｔａへの米国特許第５，２７６，３５５号に開示されている。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 被試験デバイスのピンに３つの信号レベルを駆動するトライ
   ステート回路において、 第１の信号レベルで、前記ピンに結合するように適応された出力を有するドラ
   イバと、 前記出力に結合され、プログラムされた信号に応答して、選択的に前記第１の
   信号レベルを第２の信号レベルに変えるように動作可能な第１のスイッチングユ
   ニットと、 該第１のスイッチに直列に接続され、第２のプログラムされた信号に応答して
   、前記第１のスイッチと協動して前記第２の信号レベルを第３の信号レベルに変
   えるように動作可能な第２のスイッチングユニットと、 を含むトライステート回路。
2. 【請求項２】 前記ドライバは、前記第１の信号レベルを規定するプログラ
   ム可能な電圧を確立するように動作可能な回路を有するバッファ増幅器を含む、
   請求項１記載のトライステート回路。
3. 【請求項３】 前記第１のスイッチングユニットは、第１の電流経路に沿っ
   て前記ドライバから第１の所定の電流を引き出す第１の電流引き込みネットワー
   クを含む、請求項１記載のトライステート回路。
4. 【請求項４】 前記第１の電流引き込みネットワークは、 第１の電子スイッチと、 シンク構成で前記第１の電子スイッチに結合される第１の電流源と、 を含む、請求項３記載のトライステート回路。
5. 【請求項５】 前記第１の電流源は、前記第１の電流経路に沿って前記バッ
   ファから、前記出力信号レベルを第２の信号レベルに降下させる選択可能な電流
   を引き出すようにプログラム可能である、請求項４記載のトライステート回路。
6. 【請求項６】 前記第１の電子スイッチは、差動対として配置された１対の
   バイポーラトランジスタを含む、請求項４記載のトライステート回路。
7. 【請求項７】 前記第２のスイッチングユニットは、前記ドライバから第２
   の所定の電流を引き出す第２の電流引き込みネットワークを含む、請求項１記載
   のトライステート回路。
8. 【請求項８】 前記第２の電流引き込みネットワークは、 第２の電子スイッチと、 シンク構成で前記第２の電子スイッチに結合される第２の電流源と、 を含む、請求項７記載のトライステート回路。
9. 【請求項９】 前記第２の電流源は、前記第１の電流経路に沿って、前記第
   １の電流と合計され前記出力信号レベルを第３の信号レベルに降下させる選択可
   能な第２の電流を引き出すようにプログラム可能である、請求項８記載のトライ
   ステート回路。
10. 【請求項１０】 前記第２の電子スイッチは、差動対として配置された１対
    のバイポーラトランジスタを含む、請求項８記載のトライステート回路。
11. 【請求項１１】 集積回路において用いる、被試験デバイスのピンに３つの
    電圧レベルを駆動するＡ級スイッチドライバ回路において、前記トライステート
    回路は、 出力抵抗を有するバッファ増幅器を含むドライバであって、該バッファは、高
    い電圧レベルを規定し前記ピンに結合するように適応された出力を有するプログ
    ラム可能な電圧を生成するように動作可能な回路を有する、ドライバと、 前記出力に結合される第１のスイッチングユニットであって、第１の電流経路
    を規定し、プログラムされた信号に応答して、前記第１の電流経路に沿って第１
    の所定の電流を前記ドライバから引き出すことによって、選択的に前記高い電圧
    レベルを中間の電圧レベルに変える、第１の電流引き込みネットワークを含む、
    第１のスイッチングユニットと、 該第１のスイッチングユニットに直列に結合される第２のスイッチングユニッ
    トであって、第２の電流経路を規定し、プログラムされた信号に応答して、前記
    第１の電流経路に沿って、そして続く前記第２の電流経路に沿って、前記第１の
    電流と合計される第２の所定の電流を前記ドライバから引き出すことによって、
    選択的に前記中間の電圧レベルを変える、第２の電流引き込みネットワークを含
    む、第２のスイッチングユニットと、 を含む、Ａ級スイッチドライバ回路。
12. 【請求項１２】 前記第１の電流引き込みネットワークは、 バイポーラ接合トランジスタからなる第１の差動対と、 前記エミッタに結合される第１の電流源と、 を含む、請求項１１記載のＡ級スイッチドライバ回路。
13. 【請求項１３】 前記第１の電流源は、前記第１の電流経路に沿って前記バ
    ッファから、前記出力信号レベルを第２の信号レベルに降下させる選択可能な電
    流を引き出すようにプログラム可能である、請求項１２記載のＡ級スイッチドラ
    イバ回路。
14. 【請求項１４】 前記第２の電流引き込みネットワークは、 バイポーラ接合トランジスタからなる第２の差動対と、 前記エミッタに結合される第２の電流源と、 を含む、請求項１１記載のＡ級スイッチドライバ回路。
15. 【請求項１５】 前記第２の電流源は、前記第１の電流経路に沿って、前記
    第１の電流と合計され前記出力信号レベルを第３の信号レベルに降下させる選択
    可能な第２の電流を引き出すようにプログラム可能である、請求項１４記載のＡ
    級スイッチドライバ回路。
16. 【請求項１６】 所定のトライステート波形に従ってドライバからの出力信
    号レベルを切り替えて、遷移の過渡現象を最小限にする方法であって、前記ドラ
    イバは第１の信号レベルを生成する回路を有する、方法において、 前記トライステート波形の第１の状態として前記第１の信号レベルを利用する
    ステップと、 第１の電流経路に沿って所定の第１の電流を前記ドライバから引き出して、前
    記出力を、前記トライステート波形の第２の状態を規定する第２の信号レベルま
    で低減させるステップと、 前記第１の電流経路に沿っておよび該第１の経路と直列に配置された第２の電
    流経路を通じて、前記第１の電流と合計された所定の第２の電流を前記ドライバ
    から引き込んで、前記出力を、前記トライステート波形の第３の状態を規定する
    第３の信号レベルまで低減させるステップと、 を含む方法。
17. 【請求項１７】 前記第２の電流経路を非活性化して、前記出力を前記第
    ２の信号レベルに戻すステップをさらに含む、請求項１６記載の方法。
18. 【請求項１８】 前記第１の電流経路を非活性化して、前記出力を前記第
    １の信号レベルに戻すステップをさらに含む、請求項１７記載の方法。