JP3894891B2 - 高速，大出力電流かつ低消費電力の出力回路 - Google Patents

Description

技術分野
この発明は、半導体素子により構成されるドライバ回路やアンプ回路の最終段に用いられる出力回路に関する。特に本発明は、高速動作が可能で、大出力電流による駆動が可能で、かつ、定常状態では低消費電力を実現できる出力回路に関する。
本発明の出力回路は、半導体テストシステムのドライバとして、被試験半導体の入力ピンを正確に駆動するために最適に用いることができるが、汎用電子回路の出力段としても有効に用いることができる。
背景技術
ＩＣテスタのような半導体テストシステムによって、ＩＣやＬＳＩ等の半導体デバイスをテストする場合には、被試験半導体デバイスに対し、あらかじめ定めたテストタイミングで、該当するデバイスピンにＩＣテスタにより形成されたテスト信号（テストパターン）を供給する。そして、ＩＣテスタは、被試験デバイスからテスト信号に応答した出力信号を受信し、その出力信号を、ストローブ信号により所定のタイミングでサンプリングして、期待値データと比較することにより、被試験デバイスが正常に機能しているかを検証する。
被試験デバイスにドライバ等を経由して印加するテスト信号波形は、その電圧値や立ち上がりや下がりの時間が、その被試験デバイスの種類や試験目的に応じて正確に制御されている。したがって、そのテスト信号波形を忠実に被試験デバイスに伝送するためには、そのドライバの出力回路は高速動作が可能で、かつ、大電流を駆動できるものであることが必要である。また、最近の被試験半導体デバイスは数百あるいはそれ以上のピン数を有しており、半導体試験システムのテストチャンネルも数百以上を有する構成になっている。このため、ドライバの出力回路を低消費電力化することは、システム全体として低消費電力化に貢献するために重要である。
本発明の出力回路は、上記のような半導体テストシステムにおける応用に限るものではなく、広く電子回路の出力段に用いることができ、例えばアンプ回路の出力部分に有効に用いることができる。しかし、以下の記載においては、便宜上、半導体テストシステムに応用する場合を主にして説明を行う。
このような出力回路の従来技術例を第１図に示す。これは、ドライバ回路やアンプ回路など、電流駆動能力を要求される回路の一般的な構成例である。第１図の例において、出力回路１０は、入力部のトランジスタＱ１，Ｑ２と出力部のトランジスタＱ３，Ｑ４、電流Ｉ１およびＩ２を流す定電流源、および抵抗Ｒ１，Ｒ２，Ｒ３により構成されている。出力回路１０は、所定の電流値を所定の出力インピーダンスのもとで、例えば被試験デバイスにテスト信号を供給する。
半導体テストシステムでの応用のように、高速動作ができ、大出力電流を発生でき、かつ低消費電力であることを要求される場合、この第１図による従来の回路構成では、高速，大電流，低消費電力の全ての要求を満たすことは困難となることが多い。その具体的問題を以下に説明する。
ここで、この出力回路から負荷、例えば被試験半導体デバイスの入力ピン等、に供給する最大出力電流を７０ｍＡ（ミリアンペア）、その出力回路の出力インピーダンスを５０Ω（オーム）と仮定する。
ケース１
まず。低消費電力を目的として第１図の最終段の抵抗Ｒ１およびＲ２の抵抗をゼロ、すなわちＲ１＝Ｒ２＝０Ωとし、トランジスタＱ３、Ｑ４の定常状態での電流Ｉ３およびＩ４を１０ｍＡ、すなわちＩ３＝Ｉ４＝１０ｍＡ、さらにトランジスタＱ１，Ｑ２の定常状態での電流Ｉ１およびＩ２を５ｍＡ、すなわちＩ１＝Ｉ２＝５ｍＡ、とする。この設定において、最大出力電流７０ｍＡを駆動できるためには、トランジスタＱ３とＱ４は、ジャンクションを大きくする必要があるため、物理的サイズの大きなものとなる。
ところで、この回路構成において、トランジスタＱ１のベース・エミッタ間電圧ＶｂｅとトランジスタＱ４のベース・エミッタ間電圧Ｖｂｅは互いに等しくなり、また、トランジスタＱ２のベース・エミッタ間電圧ＶｂｅとトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅも互いに等しくなる。さらに、一般にトランジスタのエミッタ（コレクタ）電流Ｉとベース・エミッタ間電圧Ｖｂｅおよび飽和電流Ｉｓの間には、次の関係があることが知られている（Ｋは定数）。
Ｉ＝Ｉｓ・ｅｘｐ（ＫＶｂｅ） ．．．．（１）
ここで、飽和電流Ｉｓは、そのトランジスタのジャンクションの物理的サイズの関数であることが知られており、大電流を流す必要があるトランジスタは、飽和電流Ｉｓの値の大きい、したがって物理サイズの大きいトランジスタとなる。最終段のトランジスタＱ３およびＱ４が大電流を流す場合であっても、それらのトランジスタには例えば数十倍のような電流増幅率があるので、入力部のトランジスタＱ１やＱ２は大電流を駆動する必要はない。
しかし、トランジスタＱ１の電流が５ｍＡにおいて、そのベース・エミッタ間電圧ＶｂｅがトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅと等しくなるためには、上記（１）式から、トランジスタＱ３の半分の飽和電流Ｉｓ値を有するトランジスタとしなければならない。このためトランジスタＱ１は、３５ｍＡを駆動できる大きなサイズのものとなる。トランジスタＱ２とＱ４との関係についても同様である。したがって、トランジスタＱ１やＱ２は、５ｍＡ程度の駆動能力があればよいのに、３５ｍＡを駆動できる大きなサイズのトランジスタとなる。一般にサイズの大きなトランジスタは、浮遊容量や寄生容量が大となるので、高速動作をするには適さない。
ケース２
次に、高速出力動作を目的として、Ｒ１＝Ｒ２＝０Ω、Ｉ１＝Ｉ２＝５ｍＡとし、トランジスタＱ３とＱ４は最大電流７０ｍＡを駆動するために、ケース１と同一とする。このケース２においては、トランジスタＱ１とＱ２を、５ｍＡの電流値に最適化されたトランジスタとする。すなわちトランジスタＱ１およびＱ２はこの電流値５ｍＡを流すのに必要な最小サイズで形成されたトランジスタであるものとする。この場合、トランジスタＱ１およびＱ２の物理サイズは、上記ケース１の場合（３５ｍＡ）の７分の１でよい。したがって、寄生容量が小さく、導電路も短いため、高速動作が可能となる。
ここで、トランジスタＱ１およびＱ２のサイズが小であることは、上記の逆飽和電流Ｉｓが小であることを意味し、したがって、ケース１の場合と同一の電流値５ｍＡを駆動するためには、ベース・エミッタ間電圧Ｖｂは、ケース１の場合より大きくしなければならない。したがって、トランジスタＱ３およびＱ４のベース・エミッタ間電圧Ｖｂｅもそれに伴って大になる。このため、例えば定常電流として７０ｍＡのような大きな電流を流すことになる。すわなち、無負荷であってもトランジスタＱ３とＱ４に大電流を流すことになり、低消費電力化の目的に反する結果となる。
ケース３
高速動作かつ低消費電力を実現するために、Ｉ３＝Ｉ４＝１０ｍＡ、Ｉ１＝Ｉ２＝５ｍＡとし、ケース２の場合と同一サイズのトランジスタをＱ１、Ｑ２、Ｑ３およびＱ４を用いるとする。この関係を実現するためには、ケース２において生じた、トランジスタＱ１およびＱ２のベース・エミッタ間電圧ＶｂｅとトランジスタＱ３およびＱ４のベース・エミッタ間電圧Ｖｂｅとの差を、抵抗Ｒ１とＲ２による電圧降下により分担する。すなわち、トランジスタＱ３のベース・エミッタ間電圧Ｖｂｅと抵抗Ｒ１の両端電圧の和がトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅと等しくなるようにする。同様に、トランジスタＱ４のベース・エミッタ間電圧Ｖｂｅと抵抗Ｒ２の両端電圧の和が、トランジスタＱ２のベース・エミッタ間電圧Ｖｂｅと等しくなるようにする。この関係を実現するためには、抵抗Ｒ１やＲ２の抵抗値は、例えば約６オームになる。
この場合には、高速動作と低消費電力を実現することができる。しかし、この構成では、出力電流値が大になると出力インピーダンスが急激に増大するという欠点がある。上記のようにこの回路は、その出力トランジスタから負荷に最大７０ｍＡの電流を供給できることを想定している。このとき、出力電流値が所定値を越えると、抵抗による電圧降下により、出力トランジスタの一方を充分に順バイアスできず、そのトランジスタをオフにしてしまう。
例えば、この電流値がプラス方向（電源Ｖ＋からトランジスタＱ３を経て負荷の方向）に３０ｍＡを越えると、その電流値と抵抗Ｒ１による電圧降下が大となり、図中のノードＯの電位が下がり、トランジスタＱ４をオフにする。同様に電流値がマイナス方向（負荷からトランジスタＱ４を経て電源Ｖ−の方向）に３０ｍＡを越えると、その電流値と抵抗Ｒ２による電圧降下が大となり、ノード０の電位が上昇し、トランジスタＱ３をオフにする。
トランジスタＱ３とＱ４が共にオンの状態では、この出力回路の出力インピーダンスは、抵抗Ｒ１とトランジスタＱ３の出力抵抗の直列接続（１）と抵抗Ｒ２とトランジスタＱ４の出力抵抗の直列接続（２）とが並列に接続されたときの値となる。しかし、一方のトランジスタがオフになると、全体としての出力インピーダンス値は、直列接続（１）または（２）のいずれか一方のみとなるので、その値は例えば２倍に増大する。このため、被試験半導体デバイスのような負荷に対して、正確にテスト信号を供給することができなくなる。
発明の開示
従って、本発明の目的は、高速動作ができ、大出力電流を発生でき、かつ、低消費電力であり、あらゆる電子回路の出力段として使用できる出力回路を提供することにある。
また、本発明の他の目的は、半導体テストシステムにおいて、テスト信号を被試験半導体デバイスに供給するためのドライバ回路の出力段に使用して最適な出力回路を提供することにある。
さらに、本発明の更に他の目的は、高速動作，大出力電流，低消費電力の目的を同時に達成でき、かつ、低価格で小規模な回路により構成することができる出力回路を提供することにある。
本発明の出力回路は、最終段のトランジスタのみに大電流駆動用トランジスタを用い、その他のトランジスタには小型高速用トランジスタを用いるとともに、その異なるタイプのトランジスタ間のベース・エミッタ電圧の差を抵抗回路網により分担するように構成し、さらに、この抵抗回路網による電圧降下を、逆方向電流により補償するための逆方向電流回路を設けて構成してある。
すなわち、本発明の出力回路は、電子回路の出力部に用いられ、入力信号を所望の電流レベルに変換して負荷に供給するための出力回路であり、入力信号を印加するための入力トランジスタと、負荷に所望の電流レベルで信号を供給するための一対の出力トランジスタと、その出力トランジスタ間に設けられ、上記負荷へ電流を供給するための接続点を有する抵抗回路網と、上記入力トランジスタのバイアス電位をシフトして上記出力トランジスタのバイアス電位を所定値に設定することにより、上記出力トランジスタのバイアス電流値を決定するためのレベルシフト回路と、上記出力トランジスタの一方から上記負荷に供給する電流値が所定値を越えたとき、上記抵抗回路網に上記抵抗回路網に供給している電流と逆方向の電流を供給する逆方向電流回路と、を有した構成とすることを特徴とする。
本発明の一実施例において、出力回路はさらに、上記入力トランジスタと上記レベルシフト回路に一定電流を供給するための定電流源を有する。また、好ましくは、上記一対の出力トランジスタは、コンプリメンタリ型で構成されており、その一方がＮＰＮトランジスタであり、他方がＰＮＰトランジスタとなっている。さらに好ましくは、上記逆方向電流回路は、コンプリメンタリ形式の一対のトランジスタであり、その一方がＮＰＮトランジスタであり、他方がＰＮＰトランジスタとなっている。
さらに、本発明の一実施例において、上記入力トランジスタは、無負荷時の出力電圧と入力電圧との差が約０ボルトとなるようにバイアスされた、一対のコンプリメンタリ形式のトランジスタで構成されている。または、上記入力トランジスタは、無負荷時の出力電圧と入力電圧との差が所定のプラスまたはマイナスのいずれか一方の電位値となるようにバイアスされた、ＮＰＮトランジスタまたはＰＮＰトランジスタにより構成されている。
また、本発明の一実施例においては、上記逆方向電流回路に不要な電流が流れることを防止するための電流防止手段が設けられている。この電流防止手段は、上記出力トランジスタに接続された少なくとも一対のダイオードと、上記逆方向電流回路に接続された一対の電圧シフト手段とにより構成される。
本発明によれば、高速動作ができ、大出力電流を発生でき、かつ、低消費電力であり、あらゆる電子回路の出力段として使用できる出力回路を実現できる。したがって、本発明の出力回路は、例えば半導体テストシステムにおいて、テスト信号を被試験半導体デバイスに供給するためのドライバ回路の出力段に最適に応用することができる。本発明の出力回路は、低価格，小規模な回路構成により、高速動作，大出力電流かつ低消費電力の目的を同時に達成することができる。
発明を実施するための最良の形態
本発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
第２図は、本発明の出力回路の基本的構成例を示している。この例において出力回路１１０は、レベルシフト回路２２と、抵抗ネットワーク２４と、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４とダイオードＤ１，Ｄ２，Ｄ３，Ｄ４とにより構成されている。
トランジスタＱ１１とＱ１２は、負荷に電流を供給するための最終段トランジスタであり、第１図におけるトランジスタＱ３とＱ４に相当する。したがって、トランジスタＱ１１とＱ１２は、例えば７０ｍＡのような電流を駆動できるような物理的サイズの大きなものとなっている。また、この例では、このトランジスタＱ１１とＱ１２はコンプリメンタリ形式で構成されており、Ｑ１１はＮＰＮトランジスタであり、Ｑ１２はＰＮＰトランジスタとなっている。
抵抗ネットワーク２４は、出力回路１１０の出力インピーダンス値を決定するともに、トランジスタＱ１１とＱ１２に流れる電流により電圧降下を生じさせることにより、トランジスタＱ１１やＱ１２の定常（バイアス）電流を小さくできるようにするものである。したがって、第１図におけるケース３において説明した抵抗Ｒ１やＲ２に類似した機能を果たす。この具体的な回路例を第３図〜第５図および第７図に基づいて後で説明する。
レベルシフト回路２２は、入力がゼロのときのＤＣバイアス電位を適切なＤＣレベルにレベルシフトして、トランジスタＱ１１とＱ１２に伝送するものである。また、レベルシフト回路２２は、このレベルシフト機能に加え、第１図のトランジスタＱ１とＱ２に入力信号Ｖｉｎを供給するためのバッファ機能を果たす。この具体的な回路例を第３図〜第５図、また、その変形例を第８図と第９図に基づいて後で説明する。
トランジスタＱ１３とＱ１４は、抵抗ネットワーク２４における電圧降下を制御する機能を果たす。トランジスタＱ１３およびＱ１４により、トランジスタＱ１１，トランジスタＱ１２および抵抗ネットワーク２４に大電流が流れても、トランジスタＱ１１またはＱ１２がオフになることを防止する逆方向電流回路を構成している。この例では、逆方向電流回路は、コンプリメンタリ形式で構成された一対のトランジスタであり、Ｑ１３はＮＰＮトランジスタであり、Ｑ１４はＰＮＰトランジスタとなっている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４はトランジスタＱ１３やＱ１４に不要な電流が流れることを防止するための電流防止手段を構成している。これらのダイオードはトランジスタのベース・エミッタを用いて構成してもよい。
本発明の出力回路１１０は、最終段のトランジスタＱ１１とＱ１２のみが大電流で大きな物理サイズを必要とし、他のトランジスタは小型で高速にできる。また、トランジスタＱ１１とＱ１２は、電流値が大になってもオン状態を維持できるので、出力回路１１０の出力インピーダンスを一定に維持することができる。このため、入力信号波形（例えばテスト信号）を正確に負荷（例えば被試験半導体デバイスの入力ピン）に伝送できる。
第３図は本発明の出力回路１１０のより具体的な構成を示す回路図である。ここでは、第２図におけるレベルシフト回路２２と抵抗ネットワーク２４の具体的構成例を含んでいる。レベルシフト回路２２は、トランジスタＱ１５，Ｑ１６、抵抗Ｒ１５，Ｒ１６、ダイオードＤ５，Ｄ６、および定電流源Ｉ１５，Ｉ１６で構成されている。したがって、第１図の従来技術の入力部の構成と比較して、レベルシフト用の抵抗Ｒ１５，Ｒ１６とダイオードＤ５，Ｄ６が付加されている点が異なる。またこの例では、抵抗ネットワークは抵抗Ｒ１１とＲ１２で構成されている。ダイオードＤ５やＤ６は、トランジスタのベース・エミッタにより構成してもよい。
この構成例において、抵抗Ｒ１１とＲ１２は、例えば互いに同一抵抗値でありノード１を基準に対称に構成されている。抵抗Ｒ１１とＲ１２は、トランジスタＱ１１とＱ１２に定常電流、例えば１０ｍＡが、無負荷の状態で流れているとき、トランジスタＱ１３およびＱ１４がわずかにオンとなるように、その抵抗値を決定する。トランジスタＱ１５，Ｑ１６、ダイオードＤ５，Ｄ６、抵抗Ｒ１５，Ｒ１６による電圧レベルのシフト量は、その電圧シフトによりトランジスタＱ１１およびＱ１２における電流値が意図した値、例えば無負荷で１０ｍＡとなるように決定する。
このようにした場合の、無負荷（抵抗Ｒ１３に流れる電流がゼロ）における、出力回路１１０内の各部の電流を第４図に示す。定電流源Ｉ１５，Ｉ１６の電流値は、例えば５ｍＡとする。またトランジスタＱ１１とＱ１２の無負荷での定常電流は、例えば１０ｍＡとする。この状態でトランジスタＱ１５のベースからエミッタ，ダイオードＤ５及び抵抗Ｒ１５を経由してトランジスタＱ１１のベースまでの電位差は、トランジスタＱ１１のベースからエミッタ，ダイオードＤ１及び抵抗Ｒ１１を経由してノード１至るまでの電位差と等しい。同様に、トランジスタＱ１６のベースからエミッタ，ダイオードＤ６及び抵抗Ｒ１６を経由してトランジスタＱ１２のベースまでの電位差は、トランジスタＱ１２のベースからエミッタ，ダイオードＤ２及び抵抗Ｒ１２を経由してノード１に至るまでの電位差と等しい。
次に、第５図において、入力信号が加えられたことにより、出力回路１１０から負荷に大きな電流を供給する場合の各部分の電流の状態を示す。トランジスタＱ１１から負荷に供給する電流が大のとき、抵抗Ｒ１１の電圧降下により、ノード１の電位が下がる。このとき、抵抗Ｒ１２は、ノード３においてダイオードＤ３に接続されているため、抵抗Ｒ１２には、トランジスタＱ１３を通して、逆向きの電流が流れる。これにより、ノード３の電位を上げるため、トランジスタＱ１２が逆バイアスになることを防止することができる。このため、トランジスタＱ１１が大きな電流を流す場合であっても、トランジスタＱ１２がオフになることを防止できるので、出力回路１１０の出力インピーダンスを一定にできる。
同様にして、トランジスタＱ１２が負荷から引き込む電流が大のとき、抵抗Ｒ１２の電圧降下により、ノード１の電位が上昇する。このとき、抵抗Ｒ１１は、ノード２においてダイオードＤ４に接続されているため、抵抗Ｒ１１には、トランジスタＱ１４を通して、逆向きの電流が流れる。これにより、ノード２の電位を下げるため、トランジスタＱ１１が逆バイアスになることを防止することができる。このため、トランジスタＱ１２が大きな電流を流す場合であっても、トランジスタＱ１１がオフになることを防止できるので、出力回路１１０の出力インピーダンスを一定にできる。
したがって、本発明の出力回路は、高速性，低消費電力および大出力電流の要件を同時に満足させることができる。ここで、ダイオードＤ１，Ｄ２，Ｄ３およびＤ４は、トランジスタＱ１３やＱ１４に不要な電流が流れることを防止するために設けられている。これらのダイオードはトランジスタで構成してもよい。また、ダイオードＤ３やＤ４は、所定の電圧シフトを得る目的のものなので、これを抵抗に置き換えてもよい。
第６図（ａ）〜（ｆ）は、第３図〜第５図の例においてレベルシフト回路として用いられているダイオードＤ５と抵抗Ｒ１５、あるいはダイオードＤ６と抵抗Ｒ１６の変形例を示している。第３図〜第５図の例では、ダイオードＤ５と抵抗１５は、第６図（ａ）の構成を用いている。同一の目的を果たすものとして、各種の変形が考えられ、例えば第６図（ｂ）から第６図（ｆ）のような構成に置き換えてもよい。さらに、ここに図示していない各種の回路構成があり得、例えばツェナーダイオード等を使用したレベルシフト回路でもよい。
第７図（ａ）および第７図（ｂ）は、抵抗ネットワークの構成例を示している。第３図−第５図の例では、第７図（ａ）の構成を用いているが、第７図（ｂ）のような構成に置き換えてもよい。また、ここに図示しない他の回路構成でもよい。本発明への応用においては、負荷に電流を供給する接続点であるノード１に対して、トランジスタＱ１１とＱ１２の各出力抵抗と抵抗回路網の抵抗値が互いに等しく対称形となることが好ましい。
第８図と第９図は、本発明の出力回路の変形実施例を示している。第３図〜第５図の実施例では、入力信号は電位ゼロを基準として出力回路１１０に印加するように構成している。すなわち、トランジスタＱ１５，Ｑ１６は、無負荷時の出力電圧と入力電圧との差が約０ボルトとなるようにバイアスされている。それに対し、第８図と第９図の実施例では、無負荷時の出力電圧と入力電圧との差が、所定のプラスあるはマイナスのいずれかの電圧値となるように構成している。
例えば、第８図の場合には、抵抗Ｒ４５，ダイオードＤ２５およびトランジスタＱ２５により１組のレベルシフト回路が構成され、抵抗Ｒ４６，ダイオードＤ２６およびトランジスタＱ２６によりもう１組のレベルシフト回路が構成されている。定電流源Ｉ２５から電流をこれらのレベルシフト回路に流すことにより、所定の電圧シフトが実現でき、これによりトランジスタＱ１１やＱ１２、およびトランジスタＱ１３やＱ１４に流れる電流を所定値に設定する。このトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４やダイオードＤ１，Ｄ２，Ｄ３，Ｄ４および抵抗Ｒ１１やＲ１２は、第３図〜第５図の実施例と同一である。この回路構成において、入力部のトランジスタＱ２７にはＰＮＰトランジスタが用いられている。トランジスタＱ２７のエミッタは、マイナス電位にバイアスされているので、ベースに印加される入力信号は、マイナス電位にシフトしたものとなる。
第９図は、第８図の例と対称となっており、入力部がプラス電位にシフトした構成となっている以外は、第８図の場合と同一である。定電流源Ｉ２６から電流をレベルシフト回路に流すことにより、入力トランジスタＱ２８のエミッタは、プラス電位にバイアスされた状態となる。この例では、トランジスタＱ２８にはＮＰＮトランジスタが用いられている。したがって、ベースに印加される入力信号は、プラス電位にシフトしたものとなる。
以上説明したように、本発明によれば、高速動作ができ、大出力電流を発生でき、かつ、低消費電力であり、あらゆる電子回路の出力段として使用できる出力回路を実現できる。したがって、本発明の出力回路を、例えば半導体テストシステムにおいて、テスト信号を被試験半導体デバイスに供給するためのドライバ回路の出力段に最適に応用することができる。本発明の出力回路低価格小規模な回路構成により、高速動作，大出力電流かつ低消費電力の目的を同時に達成することができる。
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
産業上の利用可能性
以上のように、本発明にかかる出力回路は、高速動作が可能で、大出力電流による駆動が可能で、かつ、定常状態では低消費電力を実現できるので、半導体テストシステムのドライバとして、被試験半導体の入力ピンを正確に駆動するために、最適に用いることができ、また、汎用電子回路の出力段としても有効に用いることができる。
【図面の簡単な説明】
第１図は、従来技術によるドライバやアンプ等の出力回路の基本的構成例を示す回路図である。
第２図は、ドライバやアンプ等の出力部に用いる本発明による出力回路の概略構成例を示す回路図である。
第３図は、第２図による本発明の出力回路のより具体的な構成例を示す回路図である。
第４図は、第３図の本発明の構成において、出力負荷電流がゼロの場合の回路各部におけるに電流の流れを示す回路図である。
第５図は、第３図の本発明の構成において、大きな出力電流が負荷に供給されている場合の回路各部の電流の流れを示す回路図である。
第６図（ａ）−（ｆ）は、第３図から第５図におけるレベルシフト回路として用いることができる各種の構成を示す回路図である。
第７図（ａ）−（ｂ）は、第３図から第５図における出力インピーダンスを決める抵抗ネットワークの構成例を示す回路図である。
第８図は、入力部の回路構成を不平衡な位置に設けた本発明の変形実施例を示す回路図である。
第９図は、第８図の変形実施例と対称な回路形式で構成した本発明の他の変形実施例を示す回路図である。

Claims (9)

1. 電子回路の出力部に用いられ、入力信号を所望の電流レベルに変換して負荷に供給するための出力回路において、
   入力信号を印加するための入力トランジスタと、
   負荷に所望の電流レベルで信号を供給するための一対の出力トランジスタと、
   上記一対の出力トランジスタの各出力に一端が接続される一対の抵抗を備え、この一対の抵抗の他端が上記負荷へ電流を供給するための接続点を形成する抵抗回路網と、
   上記入力トランジスタのバイアス電位をシフトして上記出力トランジスタのバイアス電位を所定値に設定することにより、上記出力トランジスタのバイアス電流値を決定するためのレベルシフト回路と、
   上記出力トランジスタの一方から上記負荷に供給する電流値が所定値を越えたとき、上記抵抗回路網にその抵抗回路網に供給している電流と逆方向の電流を供給するための逆方向電流回路と、
   を有することを特徴とする出力回路。
2. 上記入力トランジスタと上記レベルシフト回路に一定電流を供給するための定電流源をさらに有する請求項１記載の出力回路。
3. 上記一対の出力トランジスタは、コンプリメンタリ型で構成されており、その一方がＮＰＮトランジスタであり、他方がＰＮＰトランジスタである請求項１記載の出力回路。
4. 上記逆方向電流回路は、コンプリメンタリ形式の一対のトランジスタであり、その一方がＮＰＮトランジスタであり、他方がＰＮＰトランジスタである請求項１記載の出力回路。
5. 上記逆方向電流回路に不要電流が流れることを防止するための電流防止手段が設けられた請求項１記載の出力回路。
6. 上記入力トランジスタは、無負荷時の出力電圧と入力電圧との差が約０ボルトとなるようにバイアスされた一対のコンプリメンタリ形式のトランジスタで構成された請求項１記載の出力回路。
7. 上記入力トランジスタは、無負荷時の出力電圧と入力電圧との差が、所定のプラスまたはマイナスのいずれか一方の電圧値となるようにバイアスされたＮＰＮトランジスタまたはＰＮＰトランジスタにより構成された請求項１記載の出力回路。
8. 上記抵抗回路網は、上記接続点を基準として、上記一対の出力トランジスタに対して対称形となっている請求項１記載の出力回路。
9. 上記電流防止手段は、上記出力トランジスタに接続された少なくとも一対のダイオードと、上記逆方向電流回路に接続された一対の電圧シフト手段とにより構成された請求項５記載の出力回路。
   以上

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