JPH0580992B2 - - Google Patents
Info
- Publication number
- JPH0580992B2 JPH0580992B2 JP61287565A JP28756586A JPH0580992B2 JP H0580992 B2 JPH0580992 B2 JP H0580992B2 JP 61287565 A JP61287565 A JP 61287565A JP 28756586 A JP28756586 A JP 28756586A JP H0580992 B2 JPH0580992 B2 JP H0580992B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- supply voltage
- circuit
- voltage
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000009467 reduction Effects 0.000 claims abstract description 11
- 238000012360 testing method Methods 0.000 claims description 21
- 230000007547 defect Effects 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
- G01R31/3161—Marginal testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部雑音余裕を低減させることによ
りCML回路技術の集積ロジツクモジユールの試
験の際に内部回路部分の隠れた欠陥を検出するた
めの方法および回路装置に関する。
りCML回路技術の集積ロジツクモジユールの試
験の際に内部回路部分の隠れた欠陥を検出するた
めの方法および回路装置に関する。
大規模集積モジユール（LSIモジユール）にお
いては内部の回路装置に対して外から直接手を触
れることができない。従つて機能試験だけが可能
であり、内部回路部分の耐ノイズ性を試験するこ
とが可能ではない。技術的な弱点によつて耐ノイ
ズ性を弱められた回路部分はモジユール試験の際
に大抵は検知されない。というのは、使用状態に
おいて現わされるような最悪条件下では、試験を
行うことができないからである。
いては内部の回路装置に対して外から直接手を触
れることができない。従つて機能試験だけが可能
であり、内部回路部分の耐ノイズ性を試験するこ
とが可能ではない。技術的な弱点によつて耐ノイ
ズ性を弱められた回路部分はモジユール試験の際
に大抵は検知されない。というのは、使用状態に
おいて現わされるような最悪条件下では、試験を
行うことができないからである。
ドイツ連邦共和国特許出願公開第3040733号公
報によつて、特に耐ノイズ性の小さい回路部分が
耐ノイズ性を大幅に減少させられるために選択領
域にα線を照射され、それによつて生ぜしめられ
る欠陥特性を観察するようにした、集積回路装置
特にメモリモジユールの診断方法が既に公知であ
る。
報によつて、特に耐ノイズ性の小さい回路部分が
耐ノイズ性を大幅に減少させられるために選択領
域にα線を照射され、それによつて生ぜしめられ
る欠陥特性を観察するようにした、集積回路装置
特にメモリモジユールの診断方法が既に公知であ
る。
しかしながら、この公知の診断方法は非常に費
用が掛かり、そのために開発期において最初の製
造モデルを診断するためにだけしか使用されてい
ない。
用が掛かり、そのために開発期において最初の製
造モデルを診断するためにだけしか使用されてい
ない。
そこで本発明は、大量の個数にも使用できるよ
うな、集積モジユールの内部回路部分の隠れた欠
陥を検出するための方法およびこの方法を実施す
るための回路装置を提供することを目的とする。
うな、集積モジユールの内部回路部分の隠れた欠
陥を検出するための方法およびこの方法を実施す
るための回路装置を提供することを目的とする。
この目的を達成するために、本発明は、集積モ
ジユールの内部回路部分の欠陥を検出するための
方法については、信号振幅を、モジユール内部に
設けられて基準電圧発生器を制御するための制御
回路によつて、その信号偏差の減少分に比例する
雑音余裕の低減量が２つの２値信号レベルに関し
て少なくともほぼ等しくなるように、減少させる
ことを特徴とする。
ジユールの内部回路部分の欠陥を検出するための
方法については、信号振幅を、モジユール内部に
設けられて基準電圧発生器を制御するための制御
回路によつて、その信号偏差の減少分に比例する
雑音余裕の低減量が２つの２値信号レベルに関し
て少なくともほぼ等しくなるように、減少させる
ことを特徴とする。
さらに本発明は、かかる方法を実施するための
回路装置については、２つのトランジスタが設け
られ、それらのエミツタが相互接続されると共に
第１の電流を供給するための第１の定電流源に接
続され、第１のトランジスタのベースは供給電圧
のエミツタ側接続点に対して一定のバイアス電圧
を有し、第１のトランジスタのベースと出力電圧
を取出すそのコレクタとの間には抵抗が配置さ
れ、第２のトランジスタのベースは別の抵抗と第
２の電流を発生するための第２の定電流源との結
合点に接続され、前記別の抵抗と第２の定電流源
とから成る直列回路は供給電圧の両接続点間に接
続され、その場合第２の定電流源は一端がエミツ
タ側接続点に接続され、第２の電流と前記別の抵
抗とは、第２のトランジスタに、供給電圧が正規
である場合（駆動範囲）には電流が流れかつ供給
電圧が減少させられた場合（試験範囲）には電流
が流れないように設定されることを特徴とする。
回路装置については、２つのトランジスタが設け
られ、それらのエミツタが相互接続されると共に
第１の電流を供給するための第１の定電流源に接
続され、第１のトランジスタのベースは供給電圧
のエミツタ側接続点に対して一定のバイアス電圧
を有し、第１のトランジスタのベースと出力電圧
を取出すそのコレクタとの間には抵抗が配置さ
れ、第２のトランジスタのベースは別の抵抗と第
２の電流を発生するための第２の定電流源との結
合点に接続され、前記別の抵抗と第２の定電流源
とから成る直列回路は供給電圧の両接続点間に接
続され、その場合第２の定電流源は一端がエミツ
タ側接続点に接続され、第２の電流と前記別の抵
抗とは、第２のトランジスタに、供給電圧が正規
である場合（駆動範囲）には電流が流れかつ供給
電圧が減少させられた場合（試験範囲）には電流
が流れないように設定されることを特徴とする。
また本発明は、かかる方法を実施するための回
路装置については、２つのトランジスタが設けら
れ、それらのエミツタが相互接続されると共に第
１の電流を供給するための第１の定電流源に接続
され、第１のトランジスタのベースは供給電圧の
エミツタ側接続点に対して一定のバイアス電圧を
有し、第１のトランジスタのベースと出力電圧を
取出すそのコレクタとの間には抵抗が配置され、
第２のトランジスタのベースと供給電圧のエミツ
タ側接続点との間には外部の制御信号が印加され
ることを特徴とする。
路装置については、２つのトランジスタが設けら
れ、それらのエミツタが相互接続されると共に第
１の電流を供給するための第１の定電流源に接続
され、第１のトランジスタのベースは供給電圧の
エミツタ側接続点に対して一定のバイアス電圧を
有し、第１のトランジスタのベースと出力電圧を
取出すそのコレクタとの間には抵抗が配置され、
第２のトランジスタのベースと供給電圧のエミツ
タ側接続点との間には外部の制御信号が印加され
ることを特徴とする。
次に本発明の実施例を図面に基づいて詳細に説
明する。
明する。
CML回路技術の集積モジユール内の隠れた欠
陥を検出するための本発明による方法は、かかる
モジユールの開発期間の間、たとえば不利な導線
使用または回路設計の結果、原理的に存在するよ
うになつた弱点を検知するために使用することが
できる。しかしながら本発明による方法は、正規
の駆動条件の下に行われる静的試験の際には外に
は欠陥無しのように見えるが、しかしそれにも拘
わらず技術的欠陥のために弱点個所を有している
ようなモジユールについても検出するために、ル
ーテイン試験たとえば集積モジユールの受取り検
査のために特に使用される。信号振幅の減少に比
例して雑音余裕を低減させることにより、かかる
弱点を検知することができる。
陥を検出するための本発明による方法は、かかる
モジユールの開発期間の間、たとえば不利な導線
使用または回路設計の結果、原理的に存在するよ
うになつた弱点を検知するために使用することが
できる。しかしながら本発明による方法は、正規
の駆動条件の下に行われる静的試験の際には外に
は欠陥無しのように見えるが、しかしそれにも拘
わらず技術的欠陥のために弱点個所を有している
ようなモジユールについても検出するために、ル
ーテイン試験たとえば集積モジユールの受取り検
査のために特に使用される。信号振幅の減少に比
例して雑音余裕を低減させることにより、かかる
弱点を検知することができる。
特許請求の範囲第１項の特徴部分に記載されて
いる量をより良く理解するために、第４図には
CML回路技術、特にECL回路技術の公知の基本
回路が図示されている。この基本回路は、２つの
トランジスタＴ１，Ｔ２を備えそれらのエミツタ
が接続されている差動増幅器を含んでいる。この
差動増幅器はトランジスタＴ３とそのエミツタ抵
抗Ｒ１とから成る電流源回路によつて供給される
定電流IDにより駆動される。電流源トランジス
タＴ３のベースには以下においては電流源基準と
称する基準電位USが印加されている。
いる量をより良く理解するために、第４図には
CML回路技術、特にECL回路技術の公知の基本
回路が図示されている。この基本回路は、２つの
トランジスタＴ１，Ｔ２を備えそれらのエミツタ
が接続されている差動増幅器を含んでいる。この
差動増幅器はトランジスタＴ３とそのエミツタ抵
抗Ｒ１とから成る電流源回路によつて供給される
定電流IDにより駆動される。電流源トランジス
タＴ３のベースには以下においては電流源基準と
称する基準電位USが印加されている。
差動増幅器の一方のトランジスタＴ１のベース
は２値入力信号用の信号入力端子Ｅを形成してい
る。他方のトランジスタＴ２のベースには別の基
準電位URが印加されている。この基準電位UR
は２値入力信号の上側レベルと下側レベルとの間
の平均値に等しく、以下においては電流スイツチ
基準と称される。
は２値入力信号用の信号入力端子Ｅを形成してい
る。他方のトランジスタＴ２のベースには別の基
準電位URが印加されている。この基準電位UR
は２値入力信号の上側レベルと下側レベルとの間
の平均値に等しく、以下においては電流スイツチ
基準と称される。
CML回路装置への供給電圧は接続点UCCと
UEEとを介して印加される。コレクタ側接続点
UCCの電位は基準電位、すなわち他の電位特に
信号レベルUH，ULおよび電流スイツチ基準UR
として使用される。なお、２段もしくは３段の直
列接続の場合には、相応する別の電流スイツチ基
準が接続点UCCに印加される。また電流源基準
USは、エミツタ側接続点UEEに対する電位差が
エミツタ抵抗Ｒ１の設定と共に電流源回路から供
給される電流の大きさを決定するので、別に扱わ
れる。
UEEとを介して印加される。コレクタ側接続点
UCCの電位は基準電位、すなわち他の電位特に
信号レベルUH，ULおよび電流スイツチ基準UR
として使用される。なお、２段もしくは３段の直
列接続の場合には、相応する別の電流スイツチ基
準が接続点UCCに印加される。また電流源基準
USは、エミツタ側接続点UEEに対する電位差が
エミツタ抵抗Ｒ１の設定と共に電流源回路から供
給される電流の大きさを決定するので、別に扱わ
れる。
第４図に示したCML基本回路においては入力
信号に対して反転されない信号レベルUH，UL
の出力信号がトランジスタＴ２のコレクタから取
出されるので、このトランジスタＴ２に対してだ
け動作抵抗Ｒ２が接続され、一方トランジスタＴ
１のコレクタは基準電位点UCCに直接接続され
ている。
信号に対して反転されない信号レベルUH，UL
の出力信号がトランジスタＴ２のコレクタから取
出されるので、このトランジスタＴ２に対してだ
け動作抵抗Ｒ２が接続され、一方トランジスタＴ
１のコレクタは基準電位点UCCに直接接続され
ている。
コレクタから出力信号が取出されるトランジス
タＴ２に電流が流れていない場合には、公知のよ
うに、出力信号としては高信号レベルUHが現わ
れている。場合によつては接続される出力負荷の
影響は大抵の場合僅かであるので、上側信号レベ
ルUHは基準電位UCCに一致し、試験の期間だけ
施こされる措置によつても変えられない。下側信
号レベルULは、電流源回路から供給される全電
流IDがコレクタ抵抗Ｒ２に惹起させる電圧降下
によつて生ぜしめられる。
タＴ２に電流が流れていない場合には、公知のよ
うに、出力信号としては高信号レベルUHが現わ
れている。場合によつては接続される出力負荷の
影響は大抵の場合僅かであるので、上側信号レベ
ルUHは基準電位UCCに一致し、試験の期間だけ
施こされる措置によつても変えられない。下側信
号レベルULは、電流源回路から供給される全電
流IDがコレクタ抵抗Ｒ２に惹起させる電圧降下
によつて生ぜしめられる。
しかして信号振幅ΔU、すなわち上側信号レベ
ルUHと下側信号レベルULとの差を減少させた
い場合には、下側信号レベルULを値２dUだけ高
めることにより可能になる。このことは電流源基
準USを低下させることによつて、すなわち電流
源トランジスタＴ３のためのベースバイアス電圧
を減少させることによつて達成される。何故なら
ばそれによつて、差動増幅器電流IDと差動増幅
器の導通トランジスタＴ２のコレクタ動作抵抗Ｒ
２の電圧降下とが減少するからである。
ルUHと下側信号レベルULとの差を減少させた
い場合には、下側信号レベルULを値２dUだけ高
めることにより可能になる。このことは電流源基
準USを低下させることによつて、すなわち電流
源トランジスタＴ３のためのベースバイアス電圧
を減少させることによつて達成される。何故なら
ばそれによつて、差動増幅器電流IDと差動増幅
器の導通トランジスタＴ２のコレクタ動作抵抗Ｒ
２の電圧降下とが減少するからである。
しかしながら上述したやり方は、雑音余裕の一
面的な低減のために所望の結果がまだ得られな
い。それどころか、電流スイツチ基準URが上側
信号レベルUHと変更された下側信号レベルUL
とから成る平均値に再び一致するように、その電
流スイツチ基準URをさらに、つまり値dUだけ高
めることが付加的に必要となる。
面的な低減のために所望の結果がまだ得られな
い。それどころか、電流スイツチ基準URが上側
信号レベルUHと変更された下側信号レベルUL
とから成る平均値に再び一致するように、その電
流スイツチ基準URをさらに、つまり値dUだけ高
めることが付加的に必要となる。
CML回路装置にとつて重要である電位の相互
関係は第５図に示されている。なおこの第５図に
おいて、左側セクシヨンＡは正規の駆動条件に対
する電位の相互関係を示し、一方右側のセクシヨ
ンＢは試験条件に対する電位の相互関係を示す。
特に上記において詳細に説明した電位変化は容易
に検知可能である。
関係は第５図に示されている。なおこの第５図に
おいて、左側セクシヨンＡは正規の駆動条件に対
する電位の相互関係を示し、一方右側のセクシヨ
ンＢは試験条件に対する電位の相互関係を示す。
特に上記において詳細に説明した電位変化は容易
に検知可能である。
電流源基準USおよび電流スイツチ基準URを
作るために、集積回路装置内にそれぞれ所定の回
路群のために共通的に設けられた基準電圧発生器
（バイアスドライバ）が使用される。このような
基準電圧発生器はたとえば1981年９月22〜24日に
開催された会議報告書ESSCIRCの第205頁第207
頁およびドイツ連邦共和国特許第2849133号明細
書によつて公知である。これらの基準電圧発生器
は一般的に温度補償形に構成され、限界値が供給
電圧の変化に左右されない。
作るために、集積回路装置内にそれぞれ所定の回
路群のために共通的に設けられた基準電圧発生器
（バイアスドライバ）が使用される。このような
基準電圧発生器はたとえば1981年９月22〜24日に
開催された会議報告書ESSCIRCの第205頁第207
頁およびドイツ連邦共和国特許第2849133号明細
書によつて公知である。これらの基準電圧発生器
は一般的に温度補償形に構成され、限界値が供給
電圧の変化に左右されない。
しかしながら所期の目的のためには、基準電位
US，URは可変とならなければならない。この
ことは、内部フイードバツク結合の解除（たとえ
ばドイツ連邦共和国特許第2849153号明細書にに
おけるトランジスタＴ３のベース接続）と可変補
助電圧の給電とによつて達成される。適切に変形
された基準電圧発生器が第６図に示されている。
抵抗に対してR6＝R7およびR8＝R3＋R4なる関
係が適用されるという前提の下に、基準電位
UR，USは、トランジスタＴ４のベースと供給
電圧接続点UEEとの間に印加される電圧Ｕ２か
ら、導通トランジスタのベース・エミツタ間電圧
降下UBEを差引いた電圧（U2−UBE）に比例す
る。
US，URは可変とならなければならない。この
ことは、内部フイードバツク結合の解除（たとえ
ばドイツ連邦共和国特許第2849153号明細書にに
おけるトランジスタＴ３のベース接続）と可変補
助電圧の給電とによつて達成される。適切に変形
された基準電圧発生器が第６図に示されている。
抵抗に対してR6＝R7およびR8＝R3＋R4なる関
係が適用されるという前提の下に、基準電位
UR，USは、トランジスタＴ４のベースと供給
電圧接続点UEEとの間に印加される電圧Ｕ２か
ら、導通トランジスタのベース・エミツタ間電圧
降下UBEを差引いた電圧（U2−UBE）に比例す
る。
個々には次のように表わされる。
UR＝（U2−UBE）・R3／R5
US＝（U2−UBE）・R8／R5
２つの異なつた値を取り得る補助電圧Ｕ２を出
力することにより第６図の基準電圧発生器を制御
するための制御回路は第１図に示されている。こ
の制御回路はトランジスタＴ５，Ｔ６を含み、そ
れらのエミツタは相互接続されると共に電流Ｉ１
を供給するための電流源回路IQ１に接続されて
いる。トランジスタＴ５のコレクタは基準電位
UCC＝0Vに接続されている。そのベースは基準
電圧UCCに接続された抵抗Ｒ９と接続点UEEに
接続された電流Ｉ２の供給用の定電流源回路IQ
２との結合点Ｃに接続されている。
力することにより第６図の基準電圧発生器を制御
するための制御回路は第１図に示されている。こ
の制御回路はトランジスタＴ５，Ｔ６を含み、そ
れらのエミツタは相互接続されると共に電流Ｉ１
を供給するための電流源回路IQ１に接続されて
いる。トランジスタＴ５のコレクタは基準電位
UCC＝0Vに接続されている。そのベースは基準
電圧UCCに接続された抵抗Ｒ９と接続点UEEに
接続された電流Ｉ２の供給用の定電流源回路IQ
２との結合点Ｃに接続されている。
第２のトランジスタＴ６のベースは供給電圧の
エミツタ側極UEEに対して一定のバイアス電圧
Ｕ１を有している。このバイアス電圧Ｕ１は完全
に電圧および温度補償された基準電圧発生器から
供給される。この基準電圧発生器からは電流源
IQ１，IQ２用の基準電圧も同様に導出される。
トランジスタＴ６のベースとコレクタとの間には
抵抗Ｒ１０が配置されている。出力電圧Ｕ２はト
ランジスタＴ６のコレクタから取出される。
エミツタ側極UEEに対して一定のバイアス電圧
Ｕ１を有している。このバイアス電圧Ｕ１は完全
に電圧および温度補償された基準電圧発生器から
供給される。この基準電圧発生器からは電流源
IQ１，IQ２用の基準電圧も同様に導出される。
トランジスタＴ６のベースとコレクタとの間には
抵抗Ｒ１０が配置されている。出力電圧Ｕ２はト
ランジスタＴ６のコレクタから取出される。
第１図に示した制御回路は、その作動が接続点
UCCとUEEとの間の供給電圧を減少させること
によつて生じるように設計されている。なお、そ
の供給電圧は接続点UCCをベースとする基準電
位に関係するので以下においては供給電圧UEE
と称することにする。抵抗Ｒ９の電圧降下を目的
に適うように設定することによつて、供給電圧
UEEが正規値の場合には、つまり、 ｜UEE1｜≧｜UEE｜≧｜UEE2｜ なる駆動範囲においては、 ｜UEE｜−I2・R9＞U1 なる関係があてはまる。
UCCとUEEとの間の供給電圧を減少させること
によつて生じるように設計されている。なお、そ
の供給電圧は接続点UCCをベースとする基準電
位に関係するので以下においては供給電圧UEE
と称することにする。抵抗Ｒ９の電圧降下を目的
に適うように設定することによつて、供給電圧
UEEが正規値の場合には、つまり、 ｜UEE1｜≧｜UEE｜≧｜UEE2｜ なる駆動範囲においては、 ｜UEE｜−I2・R9＞U1 なる関係があてはまる。
従つてトランジスタＴ５は、電流Ｉ１が流れ、
トランジスタＴ６は電流が流れず、U2＝U1とな
る。
トランジスタＴ６は電流が流れず、U2＝U1とな
る。
試験駆動においては、供給電圧UEEは次のよ
うな条件が適用される値UEEPに減少させられ
る。
うな条件が適用される値UEEPに減少させられ
る。
｜UEEP｜−I2・R9＜U1
この場合には電流Ｉ１がトランジスタＴ６を通
つて流れ、次の関係を生じる。
つて流れ、次の関係を生じる。
U2＝U1−I1・R10＜U1
従つて第６図に示された基準電圧発生器は電圧
UR，USを減少させ、すなわちUEEに対して電
流スイツチ基準URを高め、電流源基準USを低
下させる。
UR，USを減少させ、すなわちUEEに対して電
流スイツチ基準URを高め、電流源基準USを低
下させる。
CML信号レベルおよび基準への供給電圧UEE
の影響は第２図に示されている。この第２図に
は、電圧UR，USは、値UEESを境界として、駆
動範囲内および試験範囲内では一定であることが
示されている。
の影響は第２図に示されている。この第２図に
は、電圧UR，USは、値UEESを境界として、駆
動範囲内および試験範囲内では一定であることが
示されている。
試験の間供給電圧UEEPが設定されると、LSI
モジユールにおいて使用される出力段は、外へ発
信される信号レベルが明らかに同一であり得るよ
うに機能しなければならない。というのは、内部
機能だけが試験されるのであつて、パラメータに
ついて試験するのではないからである。さらに、
供給電圧UEEPを選定する際には、試験されるべ
き回路装置のトランジスタが飽和せず、それによ
つてあたかも欠陥があるようになることが生じな
いように注意しなければならない。
モジユールにおいて使用される出力段は、外へ発
信される信号レベルが明らかに同一であり得るよ
うに機能しなければならない。というのは、内部
機能だけが試験されるのであつて、パラメータに
ついて試験するのではないからである。さらに、
供給電圧UEEPを選定する際には、試験されるべ
き回路装置のトランジスタが飽和せず、それによ
つてあたかも欠陥があるようになることが生じな
いように注意しなければならない。
第１図の制御回路に対して僅かに変形された制
御回路は、供給電圧UEEを減少させる代りにこ
れを高めることによつて作動させることができ
る。しかしながら、この場合にはパワー損失が大
きくなるので、このような変形例は好ましくな
い。
御回路は、供給電圧UEEを減少させる代りにこ
れを高めることによつて作動させることができ
る。しかしながら、この場合にはパワー損失が大
きくなるので、このような変形例は好ましくな
い。
集積モジユールの試験の際に不所望な副作用が
出現する危険は、制御回路が供給電圧UEEの変
化によつては作動されず、外部から供給される制
御電圧UPによつて作動されるようにすると、回
避することができる。
出現する危険は、制御回路が供給電圧UEEの変
化によつては作動されず、外部から供給される制
御電圧UPによつて作動されるようにすると、回
避することができる。
このために第３図に示すように、第１図の制御
回路の抵抗Ｒ９と電流源IQ２とが除去され、制
御電圧UPが接続点UEEと点Ｃ（トランジスタＴ
５のベース）との間に印加される。
回路の抵抗Ｒ９と電流源IQ２とが除去され、制
御電圧UPが接続点UEEと点Ｃ（トランジスタＴ
５のベース）との間に印加される。
その場合、制御電圧UPに対しては、
正規駆動の場合：UP＞U1
試験結果の場合：UP＜U1
なる関係が適用される。
正規の供給電圧による駆動の利点に対して、制
御電圧UPを基準電圧発生器に導く少なくとも１
本の補助的な接続ピンと幾つかの補助的な内部導
線とが必要であるという欠点が生じる。
御電圧UPを基準電圧発生器に導く少なくとも１
本の補助的な接続ピンと幾つかの補助的な内部導
線とが必要であるという欠点が生じる。
以上に説明したように、本発明によれば、試験
の間信号振幅が減少させられ、それにより雑音余
裕が低減させられるようにすることによつて、
CML回路技術の集積モジユールの内部回路部分
の欠陥を容易に検出することができる。
の間信号振幅が減少させられ、それにより雑音余
裕が低減させられるようにすることによつて、
CML回路技術の集積モジユールの内部回路部分
の欠陥を容易に検出することができる。
第１図は本発明による方法を実施するための制
御回路の構成例を示す回路図、第２図は供給電圧
の関数としての信号レベルおよび基準電位を示す
波形図、第３図は本発明による方法を実施するた
めの制御回路の他の構成例を示す回路図、第４図
は公知のCML基本回路を示す回路図、第５図は
正規駆動と試験駆動とにおけるCML回路の信号
レベルおよび基準電位を示す波形図、第６図は可
制御形基準電圧発生器の回路構成を示す回路図で
ある。 Ｔ５，Ｔ６……トランジスタ、IQ１，IQ２…
…定電流源、Ｒ９，Ｒ１０……抵抗、UP……制
御電圧、Ｉ１，Ｉ２……電流、Ｕ１……バイアス
電圧、Ｕ２……出力電圧、UCC，UEE……接続
点、dU……信号振幅、２dU……信号振幅減少
分、UH，UL……信号レベル、UR……電流スイ
ツチ基準、US……電流源基準。
御回路の構成例を示す回路図、第２図は供給電圧
の関数としての信号レベルおよび基準電位を示す
波形図、第３図は本発明による方法を実施するた
めの制御回路の他の構成例を示す回路図、第４図
は公知のCML基本回路を示す回路図、第５図は
正規駆動と試験駆動とにおけるCML回路の信号
レベルおよび基準電位を示す波形図、第６図は可
制御形基準電圧発生器の回路構成を示す回路図で
ある。 Ｔ５，Ｔ６……トランジスタ、IQ１，IQ２…
…定電流源、Ｒ９，Ｒ１０……抵抗、UP……制
御電圧、Ｉ１，Ｉ２……電流、Ｕ１……バイアス
電圧、Ｕ２……出力電圧、UCC，UEE……接続
点、dU……信号振幅、２dU……信号振幅減少
分、UH，UL……信号レベル、UR……電流スイ
ツチ基準、US……電流源基準。
Claims (1)
- 【特許請求の範囲】 １ 内部雑音余裕を低減させることによりCML
回路技術の集積ロジツクモジユールの試験の際に
内部回路部分の欠陥を検出する方法において、信
号振幅ΔUを、モジユール内部に設けられた基準
電圧発生器を制御するための制御回路によつて、
その信号振幅ΔUの減少分２dUに比例する雑音余
裕の低減量が２つの２値信号レベルUH，ULに
関して少なくともほぼ等しくなるように、減少さ
せることを特徴とする集積モジユールの試験方
法。 ２ 信号振幅ΔUの減少は、電流スイツチとして
作用する差動増幅器に給電するための定電流源Ｔ
３，Ｒ１を制御するための基準電位USが低下さ
せられ、差動増幅器の基準電位USが高められる
ことによつて行われることを特徴とする特許請求
の範囲第１項記載の方法。 ３ 制御回路は駆動電圧を予め設定した値だけ変
化させることにより作動させられることを特徴と
する特許請求の範囲第１項または第２項記載の方
法。 ４ 制御回路は外部の制御信号UPによつて作動
させられることを特徴とする特許請求の範囲第１
項または第２項記載の方法。 ５ 基準電圧発生器の制御のための制御信号を発
生する制御回路は次のように構成されること、す
なわち、２つのトランジスタＴ５，Ｔ６が設けら
れ、それらのエミツタが相互接続されると共に第
１の電流Ｉ１を供給するための第１の定電流源
IQ１に接続され、 第１のトランジスタＴ６のベースは供給電圧の
エミツタ側接続点UEEに対して一定のバイアス
電圧Ｕ１を有し、 第１のトランジスタＴ６のベースと出力電圧Ｕ
２を取出すそのコレクタとの間には抵抗Ｒ１０が
配置され、 第２のトランジスタＴ５のベースは別の抵抗Ｒ
９と第２の電流Ｉ２を発生するための第２の定電
流源IQ２との結合点Ｃに接続され、 第２のトランジスタＴ５のコレクタは供給電圧
の他方の接続点UCCに接続され、 前記別の抵抗Ｒ９と第２の定電流源IQ２とか
ら成る直列回路は供給電圧の両接続点UCC，
UEE間に接続され、その場合第２の定電流源IQ
２は一端がエミツタ側接続点UEEに接続され、 第２の電流Ｉ２と前記別の抵抗Ｒ９とは、第２
のトランジスタＴ５に、供給電圧が正規である場
合（駆動範囲）には電流が流れそして供給電圧が
減少させられた場合（試験範囲）には電流が流れ
ないように設定される ことを特徴とする集積モジユールの試験回路装
置。 ６ 基準電圧発生器の制御のための制御信号を発
生する制御回路は次のように構成されること、す
なわち、２つのトランジスタＴ５，Ｔ６が設けら
れ、それらのエミツタが相互接続されると共に第
１の電流Ｉ１を供給するための第１の定電流源
IQ１に接続され、 第１のトランジスタＴ６のベースは供給電圧の
エミツタ側接続点UEEに対して一定のバイアス
電圧Ｕ１を有し、 第１のトランジスタＴ６のベースと出力電圧Ｕ
２を取出すそのコレクタとの間には抵抗Ｒ１０が
配置され、 第２のトランジスタＴ５のベースと供給電圧の
エミツタ側接続点UEEとの間には外部の制御信
号UPが印加され、 第２のトランジスタＴ５のコレクタは供給電圧
の他方の接続点UCCに接続される、 ことを特徴とする集積モジユールの試験回路装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3542731 | 1985-12-03 | ||
| DE3542731.0 | 1985-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134576A JPS62134576A (ja) | 1987-06-17 |
| JPH0580992B2 true JPH0580992B2 (ja) | 1993-11-11 |
Family
ID=6287496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287565A Granted JPS62134576A (ja) | 1985-12-03 | 1986-12-01 | 集積モジユ−ルの試験方法および回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4947105A (ja) |
| EP (1) | EP0226887B1 (ja) |
| JP (1) | JPS62134576A (ja) |
| AT (1) | ATE57579T1 (ja) |
| DE (1) | DE3674990D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0356365B1 (en) * | 1988-08-17 | 1996-05-08 | International Business Machines Corporation | Method and apparatus for detecting faults in differential current switching logic circuits |
| US5097144A (en) * | 1990-04-30 | 1992-03-17 | International Business Machines Corporation | Driver circuit for testing bi-directional transceiver semiconductor products |
| DE69320326T2 (de) * | 1993-05-07 | 1998-12-24 | Sgs Thomson Microelectronics | Mit niedriger Versorgungsspannung arbeitender, eine Hysteresis aufweisender Komparator |
| US6005406A (en) * | 1995-12-07 | 1999-12-21 | International Business Machines Corporation | Test device and method facilitating aggressive circuit design |
| US6173427B1 (en) * | 1997-06-20 | 2001-01-09 | Nec Corporation | Immunity evaluation method and apparatus for electronic circuit device and LSI tester |
| DE102005013450A1 (de) * | 2005-03-23 | 2006-09-28 | Robert Bosch Gmbh | Sicherheitssystem |
| FR2887089B1 (fr) * | 2005-06-09 | 2007-09-07 | France Etat | Dispositif formant porte logique adaptee pour detecter une faute logique |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577073A (en) * | 1969-02-18 | 1971-05-04 | Control Data Corp | Apparatus for automated computer maintenance comprising means for varying the input signal switching threshold voltage for any of a plurality of electronic circuits |
| DE2106163A1 (de) * | 1971-02-10 | 1972-12-28 | Siemens Ag | Verfahren zum Prüfen von Einheiten eines programmgesteuerten Verarbeitungssystems |
| JPS5377150A (en) * | 1976-12-20 | 1978-07-08 | Hitachi Ltd | Margin measuring unit for large scale integrated circuit |
| DE2849153C2 (de) * | 1978-11-13 | 1982-08-19 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Erzeugung einer konstanten Hilfsgleichspannung |
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| DE3040733A1 (de) * | 1980-10-29 | 1982-05-13 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur untersuchung einer auf einem halbleiterplaettchen integrierten schaltungsanordnung |
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| US4575647A (en) * | 1983-07-08 | 1986-03-11 | International Business Machines Corporation | Reference-regulated compensated current switch emitter-follower circuit |
| JPS60174527A (ja) * | 1984-02-21 | 1985-09-07 | Nec Corp | 論理回路 |
-
1986
- 1986-12-01 EP EP86116679A patent/EP0226887B1/de not_active Expired - Lifetime
- 1986-12-01 DE DE8686116679T patent/DE3674990D1/de not_active Expired - Fee Related
- 1986-12-01 JP JP61287565A patent/JPS62134576A/ja active Granted
- 1986-12-01 AT AT86116679T patent/ATE57579T1/de active
-
1989
- 1989-02-03 US US07/307,198 patent/US4947105A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE57579T1 (de) | 1990-11-15 |
| JPS62134576A (ja) | 1987-06-17 |
| EP0226887A1 (de) | 1987-07-01 |
| DE3674990D1 (de) | 1990-11-22 |
| EP0226887B1 (de) | 1990-10-17 |
| US4947105A (en) | 1990-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2519580B2 (ja) | 半導体集積回路 | |
| KR940008286B1 (ko) | 내부전원발생회로 | |
| US6677775B2 (en) | Circuit testing device using a driver to perform electronics testing | |
| JPH0580992B2 (ja) | ||
| JPH07244125A (ja) | Ｉｃ試験装置 | |
| JP2011044780A (ja) | ドライバ回路およびそれを用いた試験装置 | |
| US6377063B1 (en) | Semiconductor device and burn-in method thereof | |
| JP4593791B2 (ja) | 自動検査装置用の直列スイッチドライバ構造 | |
| JPH06324105A (ja) | 半導体試験装置 | |
| US4604531A (en) | Imbalance circuits for DC testing | |
| JP3399742B2 (ja) | 入力バッファ回路 | |
| JP3894891B2 (ja) | 高速，大出力電流かつ低消費電力の出力回路 | |
| JP2612213B2 (ja) | Ｉｃ試験装置 | |
| US4686462A (en) | Fast recovery power supply | |
| JP2651830B2 (ja) | 半導体集積回路 | |
| JPH05308271A (ja) | 動特性測定方法 | |
| JP2691182B2 (ja) | 集積回路のラッチアップ測定方法 | |
| JPH06265601A (ja) | 半導体装置 | |
| JPS5820942Y2 (ja) | 電源試験用負荷装置 | |
| JP3263231B2 (ja) | 半導体装置及びそのバーンイン方法 | |
| JPS63164706A (ja) | 半導体集積回路装置 | |
| JPH04203989A (ja) | 半導体集積回路装置 | |
| JPH08178970A (ja) | 電流測定装置 | |
| KR20040025189A (ko) | 고전압 집적 회로 장치를 테스트할 수 있는 로직 테스터장치 | |
| JPH06204840A (ja) | 半導体集積回路 |