JP2655045B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JP2655045B2 JP2655045B2 JP5225188A JP22518893A JP2655045B2 JP 2655045 B2 JP2655045 B2 JP 2655045B2 JP 5225188 A JP5225188 A JP 5225188A JP 22518893 A JP22518893 A JP 22518893A JP 2655045 B2 JP2655045 B2 JP 2655045B2
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Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ（エミッタ結合型
論理）回路に関し、特に低消費電力型のＥＣＬ回路に関
するものである。
論理）回路に関し、特に低消費電力型のＥＣＬ回路に関
するものである。
【０００２】
【従来の技術】ＥＣＬ回路は、互いにエミッタが共通接
続された差動対トランジスタと、これ等差動対トランジ
スタのエミッタ共通接続点に対して定電流を供給する定
電流トランジスタと、この定電流トランジスタのベース
に基準バイアスを供給する基準バイアス発生回路とから
なる。
続された差動対トランジスタと、これ等差動対トランジ
スタのエミッタ共通接続点に対して定電流を供給する定
電流トランジスタと、この定電流トランジスタのベース
に基準バイアスを供給する基準バイアス発生回路とから
なる。
【０００３】このＥＣＬ回路では、差動対トランジスタ
の一方のベースには基準電圧が印加され、他方のベース
に前段からの論理信号が印加されており、この論理信号
が“１”（ハイレベル）の場合は差動対トランジスタの
一方がオンとなり、“０”（ローレベル）の場合は差動
対トランジスタの他方がオンとなるものである。
の一方のベースには基準電圧が印加され、他方のベース
に前段からの論理信号が印加されており、この論理信号
が“１”（ハイレベル）の場合は差動対トランジスタの
一方がオンとなり、“０”（ローレベル）の場合は差動
対トランジスタの他方がオンとなるものである。
【０００４】従って、ＥＣＬ回路では、論理入力レベル
の如何にかかわらず、常に定電流が流れることなる。
の如何にかかわらず、常に定電流が流れることなる。
【０００５】
【発明が解決しようとする課題】この様に、従来のＥＣ
Ｌ回路では、定電流が常時流れるために、その消費電力
が大きく、特にＬＳＩの論理装置では、多数のＥＣＬ型
ゲート回路が配列されて集積化されていると、その発熱
が極めて大となり、ＬＳＩの冷却が困難になるという欠
点がある。
Ｌ回路では、定電流が常時流れるために、その消費電力
が大きく、特にＬＳＩの論理装置では、多数のＥＣＬ型
ゲート回路が配列されて集積化されていると、その発熱
が極めて大となり、ＬＳＩの冷却が困難になるという欠
点がある。
【０００６】そこで、本発明はこの様な従来のものの欠
点を解消すべくなされたものであって、その目的とする
ところは、消費電力の削減を図ったＥＣＬ回路を提供す
ることにある。
点を解消すべくなされたものであって、その目的とする
ところは、消費電力の削減を図ったＥＣＬ回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、互いに
エミッタが共通接続された差動対トランジスタと、前記
差動対トランジスタのエミッタ共通接続点に対して定電
流を供給する定電流トランジスタと、前記定電流トラン
ジスタのベースに基準バイアスを供給する基準バイアス
発生手段とを有するＥＣＬ回路であって、前記差動対ト
ランジスタのベース入力に対して前段回路からの論理信
号の未印加時に、前記基準バイアス発生手段の基準バイ
アスを可変してより小なるバイアスとするバイアス可変
手段を含み、前記基準バイアス発生手段は、ベースが一
定バイアスされたバイアス発生用トランジスタと、この
トランジスタのエミッタ出力を一定電圧だけレベルシフ
トするレベルシフト素子とを有し、このレベルシフト素
子によるレベルシフト電圧を前記定電流トランジスタの
ベースバイアスとするよう構成されており、前記バイア
ス可変手段は、電源間において順次直列接続された第１
抵抗素子，一定ベースバイアスのトランジスタ，第２抵
抗素子からなり、前記第１抵抗素子と前記一定ベースバ
イアスのトランジスタとの直列接続点から前記バイアス
発生用トランジスタのベースバイアスが供給されてお
り、前記第２抵抗素子と前記一定ベースバイアスのトラ
ンジスタとの直列接続点に前記ベース入力が接続されて
いることを特徴とするＥＣＬ回路が得られる。
エミッタが共通接続された差動対トランジスタと、前記
差動対トランジスタのエミッタ共通接続点に対して定電
流を供給する定電流トランジスタと、前記定電流トラン
ジスタのベースに基準バイアスを供給する基準バイアス
発生手段とを有するＥＣＬ回路であって、前記差動対ト
ランジスタのベース入力に対して前段回路からの論理信
号の未印加時に、前記基準バイアス発生手段の基準バイ
アスを可変してより小なるバイアスとするバイアス可変
手段を含み、前記基準バイアス発生手段は、ベースが一
定バイアスされたバイアス発生用トランジスタと、この
トランジスタのエミッタ出力を一定電圧だけレベルシフ
トするレベルシフト素子とを有し、このレベルシフト素
子によるレベルシフト電圧を前記定電流トランジスタの
ベースバイアスとするよう構成されており、前記バイア
ス可変手段は、電源間において順次直列接続された第１
抵抗素子，一定ベースバイアスのトランジスタ，第２抵
抗素子からなり、前記第１抵抗素子と前記一定ベースバ
イアスのトランジスタとの直列接続点から前記バイアス
発生用トランジスタのベースバイアスが供給されてお
り、前記第２抵抗素子と前記一定ベースバイアスのトラ
ンジスタとの直列接続点に前記ベース入力が接続されて
いることを特徴とするＥＣＬ回路が得られる。
【０００８】
【実施例】以下に図面を用いて本発明の実施例について
説明する。
説明する。
【０００９】図１は本発明の実施例の回路図である。図
において、差動対トランジスタＱ2，Ｑ3 のエミッタは
互いに共通接続されており、トランジスタＱ2 のベース
に前段回路（図示せず）からの論理信号が印加され、ト
ランジスタＱ3 のベースは基準電圧Ｖ2 が印加されてい
る。
において、差動対トランジスタＱ2，Ｑ3 のエミッタは
互いに共通接続されており、トランジスタＱ2 のベース
に前段回路（図示せず）からの論理信号が印加され、ト
ランジスタＱ3 のベースは基準電圧Ｖ2 が印加されてい
る。
【００１０】トランジスタＱ2 ，Ｑ3 のエミッタ共通接
続点と低電位電源ＶＥとの間には、定電流回路が設けら
れており、この定電流回路は定電流トランジスタＱ4 と
抵抗Ｒ5 との直列接続構成であり、トランジスタＱ4 の
ベースに基準バイアスが印加されることにより、一定電
流がそのコレクタに生成されてＥＣＬ回路の動作電流と
なっている。
続点と低電位電源ＶＥとの間には、定電流回路が設けら
れており、この定電流回路は定電流トランジスタＱ4 と
抵抗Ｒ5 との直列接続構成であり、トランジスタＱ4 の
ベースに基準バイアスが印加されることにより、一定電
流がそのコレクタに生成されてＥＣＬ回路の動作電流と
なっている。
【００１１】このトランジスタＱ4 のベース基準バイア
スは、トランジスタＱ5 ，レベルシフトダイオードＤ1
，Ｄ2 及び抵抗Ｒ6 からなる基準バイアス発生回路に
より生成されている。この基準バイアス発生回路は、高
電位電源（本例ではアース）と低電位電源ＶＥとの間に
おいて、トランジスタＱ5 ，レベルシフトダイオードＤ
1 ，Ｄ2 ，抵抗Ｒ6 がこの順に直列接続されたものであ
り、ダイオードＤ2 と抵抗Ｒ6 との直列接続点の電位が
基準バイアスとなって、トランジスタＱ4 のベースへ印
加されている。
スは、トランジスタＱ5 ，レベルシフトダイオードＤ1
，Ｄ2 及び抵抗Ｒ6 からなる基準バイアス発生回路に
より生成されている。この基準バイアス発生回路は、高
電位電源（本例ではアース）と低電位電源ＶＥとの間に
おいて、トランジスタＱ5 ，レベルシフトダイオードＤ
1 ，Ｄ2 ，抵抗Ｒ6 がこの順に直列接続されたものであ
り、ダイオードＤ2 と抵抗Ｒ6 との直列接続点の電位が
基準バイアスとなって、トランジスタＱ4 のベースへ印
加されている。
【００１２】トランジスタＱ5 のベースには、抵抗Ｒ1
による電圧降下分がバイアスとして印加されいるが、こ
のバイアス値はトランジスタＱ1 のオンオフにより可変
自在となっている。
による電圧降下分がバイアスとして印加されいるが、こ
のバイアス値はトランジスタＱ1 のオンオフにより可変
自在となっている。
【００１３】このバイアス可変用のトランジスタＱ1 の
コレクタとアースとの間に先の抵抗Ｒ1 が接続され、そ
のエミッタと電源ＶＥとの間に別の抵抗Ｒ4 が接続され
ており、ＥＣＬ回路の論理入力ＩＮがトランジスタＱ1
のエミッタに接続されている。トランジスタＱ1 のベー
スには一定電圧Ｖ1 が印加されている。
コレクタとアースとの間に先の抵抗Ｒ1 が接続され、そ
のエミッタと電源ＶＥとの間に別の抵抗Ｒ4 が接続され
ており、ＥＣＬ回路の論理入力ＩＮがトランジスタＱ1
のエミッタに接続されている。トランジスタＱ1 のベー
スには一定電圧Ｖ1 が印加されている。
【００１４】尚、差動対トランジスタＱ2 ，Ｑ3 の各コ
レクタには負荷抵抗Ｒ2 ，Ｒ3 が夫々設けられており、
本例では、トランジスタＱ3 のコレクタから回路出力Ｏ
ＵＴが導出されている。
レクタには負荷抵抗Ｒ2 ，Ｒ3 が夫々設けられており、
本例では、トランジスタＱ3 のコレクタから回路出力Ｏ
ＵＴが導出されている。
【００１５】かかる構成において、トランジスタＱ1 の
ベース電位Ｖ1 の値を次の如く設定しておく。すなわ
ち、入力ＩＮに前段回路が接続されて通常の論理入力レ
ベルの電圧が印加されるときには、トランジスタＱ1 は
オフし、入力ＩＮが無接続時（前段回路からの論理信号
が未印加時）には、トランジスタＱ1 はオンする様な電
圧Ｖ1 を、トランジスタＱ1 のベースへ予め設定して印
加しておく。
ベース電位Ｖ1 の値を次の如く設定しておく。すなわ
ち、入力ＩＮに前段回路が接続されて通常の論理入力レ
ベルの電圧が印加されるときには、トランジスタＱ1 は
オフし、入力ＩＮが無接続時（前段回路からの論理信号
が未印加時）には、トランジスタＱ1 はオンする様な電
圧Ｖ1 を、トランジスタＱ1 のベースへ予め設定して印
加しておく。
【００１６】すなわち、通常の論理入力レベルがＶOH
（ハイレベル）〜ＶOL（ローレベル）間で変化する場合
には、 ＶOL＞＞Ｖ1 ＞ＶＥ＋ＶBE（Ｑ1 ） となる様なＶ1 に設定する。ＶBE（Ｑ1 ）はトランジス
タＱ1 のベースエミッタ間電圧である。
（ハイレベル）〜ＶOL（ローレベル）間で変化する場合
には、 ＶOL＞＞Ｖ1 ＞ＶＥ＋ＶBE（Ｑ1 ） となる様なＶ1 に設定する。ＶBE（Ｑ1 ）はトランジス
タＱ1 のベースエミッタ間電圧である。
【００１７】こうすることにより、入力ＩＮに前段回路
が接続されて論理入力レベルがＶOH〜ＶOLの範囲にある
ときは、トランジスタＱ1 は常時オフとなっているの
で、抵抗Ｒ1 に電流は流れず、よって定電流トランジス
タＱ4 のベース電位は、 −｛ＶBE（Ｑ5 ）＋２ＶD ｝ ……（１） となる。尚、ＶD はレベルシフトダイオードＤ1 ，Ｄ2
の順方向電圧である。
が接続されて論理入力レベルがＶOH〜ＶOLの範囲にある
ときは、トランジスタＱ1 は常時オフとなっているの
で、抵抗Ｒ1 に電流は流れず、よって定電流トランジス
タＱ4 のベース電位は、 −｛ＶBE（Ｑ5 ）＋２ＶD ｝ ……（１） となる。尚、ＶD はレベルシフトダイオードＤ1 ，Ｄ2
の順方向電圧である。
【００１８】従って、ＥＣＬ回路の定電流値は、 ｛ＶＥ−ＶBE（Ｑ5 ）−２ＶD −ＶBE（Ｑ4 ）｝／Ｒ5 ……（２） となる。
【００１９】次に、入力ＩＮが無接続となり、抵抗Ｒ4
によりプルダウンされて入力ＩＮの電位がＶＥに等しく
なると、トランジスタＱ1 は始めてオンとなり、抵抗Ｒ
1 に電流が流れることになる。
によりプルダウンされて入力ＩＮの電位がＶＥに等しく
なると、トランジスタＱ1 は始めてオンとなり、抵抗Ｒ
1 に電流が流れることになる。
【００２０】従って、この抵抗Ｒ1 には電圧降下が生
じ、その電位ＶＲ1 は、 ＶR1＝−Ｒ1 ｛ＶＥ−（Ｖ1 −ＶBE（Ｑ1 ））｝／Ｒ4 となる。
じ、その電位ＶＲ1 は、 ＶR1＝−Ｒ1 ｛ＶＥ−（Ｖ1 −ＶBE（Ｑ1 ））｝／Ｒ4 となる。
【００２１】よって、定電流トランジスタＱ4 のベース
電位は、 −｛ＶR1＋ＶBE（Ｑ5 ）＋２ＶD ｝ ……（３） となり、通常動作時のベース電位である（１）式と比較
すると、ＶR1だけ低い電位となる。
電位は、 −｛ＶR1＋ＶBE（Ｑ5 ）＋２ＶD ｝ ……（３） となり、通常動作時のベース電位である（１）式と比較
すると、ＶR1だけ低い電位となる。
【００２２】その結果、トランジスタＱ4 による定電流
値は、 ｛ＶＥ−ＶR1−ＶBE（Ｑ5 ）−２ＶD −ＶBE（Ｑ4 ）｝／Ｒ5 ……（４） となり、通常時の定電流値である（２）式と比較する
と、当然ＶR1による値だけ低い電流値となる。
値は、 ｛ＶＥ−ＶR1−ＶBE（Ｑ5 ）−２ＶD −ＶBE（Ｑ4 ）｝／Ｒ5 ……（４） となり、通常時の定電流値である（２）式と比較する
と、当然ＶR1による値だけ低い電流値となる。
【００２３】そこで、このＶR1を、トランジスタＱ4 の
ベース電位がＶＥと略等しくなる様な値に設定しておけ
ば、トランジスタＱ4 はオフとなり、定電流は零とな
り、ＥＣＬ回路の消費電力は極めて小となるのである。
ベース電位がＶＥと略等しくなる様な値に設定しておけ
ば、トランジスタＱ4 はオフとなり、定電流は零とな
り、ＥＣＬ回路の消費電力は極めて小となるのである。
【００２４】尚、図１の例は単なる一例を示すに止ま
り、種々の変更が可能であることは明らかである。
り、種々の変更が可能であることは明らかである。
【００２５】
【発明の効果】叙上の如く、本発明によれば、論理入力
が未印加時には、定電流回路の電流値を極めて小（ほぼ
零）に設定することができるので、消費電力が小となっ
て、特にＬＳＩで多数ＥＣＬゲートを使用する場合に有
用となるものである。
が未印加時には、定電流回路の電流値を極めて小（ほぼ
零）に設定することができるので、消費電力が小となっ
て、特にＬＳＩで多数ＥＣＬゲートを使用する場合に有
用となるものである。
【図１】本発明の実施例の回路図である。
Ｑ1 バイアス可変用トランジスタ Ｑ2 ，Ｑ3 差動対トランジスタ Ｑ4 定電流トランジスタ Ｑ5 バイアス発生用トランジスタ Ｄ1 ，Ｄ2 レベルシフトダイオード Ｒ1 〜Ｒ6 抵抗
Claims (2)
- 【請求項１】 互いにエミッタが共通接続された差動対
トランジスタと、前記差動対トランジスタのエミッタ共
通接続点に対して定電流を供給する定電流トランジスタ
と、前記定電流トランジスタのベースに基準バイアスを
供給する基準バイアス発生手段とを有するＥＣＬ回路で
あって、前記差動対トランジスタのベース入力に対して
前段回路からの論理信号の未印加時に、前記基準バイア
ス発生手段の基準バイアスを可変してより小なるバイア
スとするバイアス可変手段を含み、 前記基準バイアス発生手段は、ベースが一定バイアスさ
れたバイアス発生用トランジスタと、このトランジスタ
のエミッタ出力を一定電圧だけレベルシフトするレベル
シフト素子とを有し、このレベルシフト素子によるレベ
ルシフト電圧を前記定電流トランジスタのベースバイア
スとするよう構成されており、 前記バイアス可変手段は、電源間において順次直列接続
された第１抵抗素子，一定ベースバイアスのトランジス
タ，第２抵抗素子からなり、前記第１抵抗素子と前記一
定ベースバイアスのトランジスタとの直列接続点から前
記バイアス発生用トランジスタのベースバイアスが供給
されており、前記第２抵抗素子と前記一定ベースバイア
スのトランジスタとの直列接続点に前記ベース入力が接
続されている ことを特徴とするＥＣＬ回路。 - 【請求項２】 前記論理信号の未印加時における前記定
電流トランジスタのベースバイアスはこの定電流トラン
ジスタがオフとなるバイアスであることを特徴とする請
求項１記載のＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225188A JP2655045B2 (ja) | 1993-08-18 | 1993-08-18 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225188A JP2655045B2 (ja) | 1993-08-18 | 1993-08-18 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758628A JPH0758628A (ja) | 1995-03-03 |
| JP2655045B2 true JP2655045B2 (ja) | 1997-09-17 |
Family
ID=16825347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225188A Expired - Fee Related JP2655045B2 (ja) | 1993-08-18 | 1993-08-18 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655045B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653815A (ja) * | 1992-07-28 | 1994-02-25 | Fujitsu Ltd | 半導体集積回路 |
| JPH06164369A (ja) * | 1992-11-20 | 1994-06-10 | Fujitsu Ltd | 半導体集積回路 |
-
1993
- 1993-08-18 JP JP5225188A patent/JP2655045B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758628A (ja) | 1995-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |