JP3042471B2 - インタフェイス回路 - Google Patents
インタフェイス回路Info
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- JP3042471B2 JP3042471B2 JP9306242A JP30624297A JP3042471B2 JP 3042471 B2 JP3042471 B2 JP 3042471B2 JP 9306242 A JP9306242 A JP 9306242A JP 30624297 A JP30624297 A JP 30624297A JP 3042471 B2 JP3042471 B2 JP 3042471B2
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- transistors
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- current
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Description
【0001】
【発明の属する技術分野】本発明は、インタフェイス回
路に関し、特に、電流モードで動作するインタフェイス
回路に関する。
路に関し、特に、電流モードで動作するインタフェイス
回路に関する。
【0002】
【従来の技術】従来、インタフェイス回路は、例えば、
電流モードでの動作回路に構成される。従来の電流モー
ドで動作するインタフェイス回路の一つを図4に示す。
これは特開平3−283741号公報の図2(a)より
引用した回路図である。本従来例のインタフェイス回路
は、送信回路1、受信回路2、入力端子3、出力端子
4、布線5により構成される。
電流モードでの動作回路に構成される。従来の電流モー
ドで動作するインタフェイス回路の一つを図4に示す。
これは特開平3−283741号公報の図2(a)より
引用した回路図である。本従来例のインタフェイス回路
は、送信回路1、受信回路2、入力端子3、出力端子
4、布線5により構成される。
【0003】上記のインタフェイス回路において、送信
回路1は、定電流源I0とその電流を切り替える電流ス
イッチ用のNPNトランジスタQ1、Q2とから構成さ
れ、入力端子3に入力したデジタル信号に対応した電流
信号を布線5へ出力する。受信回路2は、ベース接地の
NPNトランジスタQ3、Q4と、このトランジスタの
コレクタにそれぞれ接続する抵抗R1、R2、およびバ
イアス電流源I1、I2とで構成される。
回路1は、定電流源I0とその電流を切り替える電流ス
イッチ用のNPNトランジスタQ1、Q2とから構成さ
れ、入力端子3に入力したデジタル信号に対応した電流
信号を布線5へ出力する。受信回路2は、ベース接地の
NPNトランジスタQ3、Q4と、このトランジスタの
コレクタにそれぞれ接続する抵抗R1、R2、およびバ
イアス電流源I1、I2とで構成される。
【0004】この構成の回路において、送信回路が布線
5に出力した電流信号は、トランジスタQ3、Q4のエ
ミッタを通り、抵抗R1、R2で電圧信号に変換され
て、出力端子4より出力される。布線5は、ベース接地
のNPNトランジスタQ3、Q4によりほぼ一定の電圧
に保たれる。このため布線5の寄生容量への充放電電荷
は小さく、信号の高速伝送に適している。
5に出力した電流信号は、トランジスタQ3、Q4のエ
ミッタを通り、抵抗R1、R2で電圧信号に変換され
て、出力端子4より出力される。布線5は、ベース接地
のNPNトランジスタQ3、Q4によりほぼ一定の電圧
に保たれる。このため布線5の寄生容量への充放電電荷
は小さく、信号の高速伝送に適している。
【0005】
【発明が解決しようとする課題】しかしながら、図4に
示した従来のインタフェイス回路は、布線5の電位がト
ランジスタQ3、Q4のベース電位VBBから、さらに
バイポーラトランジスタの順方向電圧Vf(約0.8
V)だけ下がるので、低電源電圧で動作させることがで
きないという欠点を持つ。何故なら電源電圧VEEは、
布線5の電位からトランジスタQ1、Q2が飽和しない
だけのエミッタコレクタ間電圧と、定電流源が必要とす
る電圧だけ下がった電圧にしなければならないからであ
る。なお且つ、ベース電圧VBBは、トランジスタQ
3、Q4が飽和しないように、GND電位より下げてお
く必要がある。これは、布線5の電位がGNDからVf
以上下がっているためである。
示した従来のインタフェイス回路は、布線5の電位がト
ランジスタQ3、Q4のベース電位VBBから、さらに
バイポーラトランジスタの順方向電圧Vf(約0.8
V)だけ下がるので、低電源電圧で動作させることがで
きないという欠点を持つ。何故なら電源電圧VEEは、
布線5の電位からトランジスタQ1、Q2が飽和しない
だけのエミッタコレクタ間電圧と、定電流源が必要とす
る電圧だけ下がった電圧にしなければならないからであ
る。なお且つ、ベース電圧VBBは、トランジスタQ
3、Q4が飽和しないように、GND電位より下げてお
く必要がある。これは、布線5の電位がGNDからVf
以上下がっているためである。
【0006】次に、必要な電源電圧を概算する。出力端
子4の振幅を0.2Vにし、トランジスタQ3、Q4を
流れる電流比が1:2になるようにバイアス電流が定ま
っているとすれば、出力端子4の、ハイレベルは−0.
2V、ロウレベルは−0.4Vになる。コレクタエミッ
タ間を0.4Vとすると、布線の電位は−0.8V、ト
ランジスタQ1、Q2のコレクタエミッタ間電圧を0.
4Vとし、電流源に0.5Vの電圧を充てると、電源電
圧VEEは−1.7Vとなる。つまり従来の回路では、
1.7V以上の電源電圧が必要となる問題点を伴う。
子4の振幅を0.2Vにし、トランジスタQ3、Q4を
流れる電流比が1:2になるようにバイアス電流が定ま
っているとすれば、出力端子4の、ハイレベルは−0.
2V、ロウレベルは−0.4Vになる。コレクタエミッ
タ間を0.4Vとすると、布線の電位は−0.8V、ト
ランジスタQ1、Q2のコレクタエミッタ間電圧を0.
4Vとし、電流源に0.5Vの電圧を充てると、電源電
圧VEEは−1.7Vとなる。つまり従来の回路では、
1.7V以上の電源電圧が必要となる問題点を伴う。
【0007】本発明は、低電圧での動作を可能としたイ
ンタフェイス回路を提供することを目的とする。
ンタフェイス回路を提供することを目的とする。
【0008】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のインタフェイス回路は、それぞれのエミッ
タ端子が定電流源(I0)と接続され、それぞれのゲー
ト端子が入力端子(3)と接続され、定電流源(I0)
の電流を切り替える電流スイッチ用のトランジスタ(Q
1、Q2)が、入力端子(3)に入力したデジタル信号
に対応した電流信号を出力する送信回路(1)と、ベー
ス接地のPNPトランジスタ(Q3、Q4)のそれぞれ
のエミッタ端子がトランジスタ(Q1、Q2)のコレク
タ端子と接続され、出力端子(4)と接続されたこのト
ランジスタ(Q3、Q4)のコレクタ端子に、抵抗(R
1、R2)が接続され且つこの抵抗(R1、R2)の他
端が電源端子(VA)とされて構成される受信回路
(2)とを有して構成された、ことを特徴としている。
め、本発明のインタフェイス回路は、それぞれのエミッ
タ端子が定電流源(I0)と接続され、それぞれのゲー
ト端子が入力端子(3)と接続され、定電流源(I0)
の電流を切り替える電流スイッチ用のトランジスタ(Q
1、Q2)が、入力端子(3)に入力したデジタル信号
に対応した電流信号を出力する送信回路(1)と、ベー
ス接地のPNPトランジスタ(Q3、Q4)のそれぞれ
のエミッタ端子がトランジスタ(Q1、Q2)のコレク
タ端子と接続され、出力端子(4)と接続されたこのト
ランジスタ(Q3、Q4)のコレクタ端子に、抵抗(R
1、R2)が接続され且つこの抵抗(R1、R2)の他
端が電源端子(VA)とされて構成される受信回路
(2)とを有して構成された、ことを特徴としている。
【0009】また、上記のトランジスタ(Q1、Q2)
は、NPNトランジスタ、または、NMOSトランジス
タとするとよい。
は、NPNトランジスタ、または、NMOSトランジス
タとするとよい。
【0010】さらに、上記のインタフェイス回路は、ト
ランジスタ(Q1、Q2)のコレクタにそれぞれ接続さ
れた抵抗(R1、R2)で構成された電流源(6)を有
し、この電流源(6)の抵抗(R1、R2)を接地端子
へ接続するとよい。
ランジスタ(Q1、Q2)のコレクタにそれぞれ接続さ
れた抵抗(R1、R2)で構成された電流源(6)を有
し、この電流源(6)の抵抗(R1、R2)を接地端子
へ接続するとよい。
【0011】なお、上記のベース接地のベース電位(V
BB)を略−0.9V、電源電圧(VEE)を略−1.
3V、電源端子(VA)の電位を略−0.9V、とする
とよい。
BB)を略−0.9V、電源電圧(VEE)を略−1.
3V、電源端子(VA)の電位を略−0.9V、とする
とよい。
【0012】
【発明の実施の形態】次に添付図面を参照して本発明に
よるインタフェイス回路の実施の形態を詳細に説明す
る。図1〜図3を参照すると本発明のインタフェイス回
路の一実施形態が示されている。
よるインタフェイス回路の実施の形態を詳細に説明す
る。図1〜図3を参照すると本発明のインタフェイス回
路の一実施形態が示されている。
【0013】<基本構成>図1は、本発明のインタフェ
イス回路の基本構成例を示す回路図である。図1のイン
タフェイス回路は、送信回路1、受信回路2、入力端子
3、出力端子4、布線5、電流源6により構成される。
イス回路の基本構成例を示す回路図である。図1のイン
タフェイス回路は、送信回路1、受信回路2、入力端子
3、出力端子4、布線5、電流源6により構成される。
【0014】上記のインタフェイス回路の送信回路1
は、それぞれのエミッタ端子が定電流源I0と接続さ
れ、それぞれのゲート端子が入力端子3と接続され、定
電流源I0の電流を切り替える電流スイッチ用のNPN
トランジスタQ1、Q2が、入力端子3に入力したデジ
タル信号に対応した電流信号を出力する。
は、それぞれのエミッタ端子が定電流源I0と接続さ
れ、それぞれのゲート端子が入力端子3と接続され、定
電流源I0の電流を切り替える電流スイッチ用のNPN
トランジスタQ1、Q2が、入力端子3に入力したデジ
タル信号に対応した電流信号を出力する。
【0015】また、受信回路2は、ベース接地のPNP
トランジスタQ3、Q4のそれぞれのエミッタ端子がN
PNトランジスタQ1、Q2のコレクタ端子と接続さ
れ、出力端子4と接続されたこのトランジスタQ3、Q
4のコレクタ端子に、抵抗R1、R2が接続され且つ抵
抗R1、R2の他端が可変電源端子VAとされて構成さ
れる。
トランジスタQ3、Q4のそれぞれのエミッタ端子がN
PNトランジスタQ1、Q2のコレクタ端子と接続さ
れ、出力端子4と接続されたこのトランジスタQ3、Q
4のコレクタ端子に、抵抗R1、R2が接続され且つ抵
抗R1、R2の他端が可変電源端子VAとされて構成さ
れる。
【0016】さらに、電流源6は、トランジスタQ1、
Q2のコレクタにそれぞれ接続された抵抗R1、R2で
構成され、この抵抗R1、R2は接地端子へ接続され
る。
Q2のコレクタにそれぞれ接続された抵抗R1、R2で
構成され、この抵抗R1、R2は接地端子へ接続され
る。
【0017】<基本動作>上記構成のインタフェイス回
路を構成する送信回路1は、入力端子3に入力したデジ
タル信号に対応した電流信号を、布線5に出力する。受
信回路2は、ベース接地のPNPトランジスタQ3、Q
4と、これらのトランジスタのコレクタ端子にそれぞれ
接続する抵抗R1、R2とで構成される。送信回路が布
線5に出力した電流信号は、トランジスタQ3、Q4の
エミッタを通り、抵抗R1、R2で電圧信号に変換され
て、出力端子4より出力される。電流源6は、PNPト
ランジスタQ3、Q4にバイアス電流を供給する。布線
5は、ベース接地のPNPトランジスタQ3、Q4によ
りほぼ一定の電圧に保たれる。このため、布線5の寄生
容量への充放電電荷は小さく、信号の高速伝送に適して
いる。
路を構成する送信回路1は、入力端子3に入力したデジ
タル信号に対応した電流信号を、布線5に出力する。受
信回路2は、ベース接地のPNPトランジスタQ3、Q
4と、これらのトランジスタのコレクタ端子にそれぞれ
接続する抵抗R1、R2とで構成される。送信回路が布
線5に出力した電流信号は、トランジスタQ3、Q4の
エミッタを通り、抵抗R1、R2で電圧信号に変換され
て、出力端子4より出力される。電流源6は、PNPト
ランジスタQ3、Q4にバイアス電流を供給する。布線
5は、ベース接地のPNPトランジスタQ3、Q4によ
りほぼ一定の電圧に保たれる。このため、布線5の寄生
容量への充放電電荷は小さく、信号の高速伝送に適して
いる。
【0018】電流モードによる信号の伝送の基本動作
は、[従来の技術]の欄で説明した動作と同一である。
つまり、布線5の電位は、ベース接地のPNPトランジ
スタQ3、Q4のベース電位VBBよりVfだけ高いの
で、低電源電圧での動作が可能である。
は、[従来の技術]の欄で説明した動作と同一である。
つまり、布線5の電位は、ベース接地のPNPトランジ
スタQ3、Q4のベース電位VBBよりVfだけ高いの
で、低電源電圧での動作が可能である。
【0019】<第1の実施形態>本発明の第1の実施形
態を図2に示す。第1の実施形態のインタフェイス回路
は、送信回路1、受信回路2、入力端子3、出力端子
4、布線5、電流源6により構成される。
態を図2に示す。第1の実施形態のインタフェイス回路
は、送信回路1、受信回路2、入力端子3、出力端子
4、布線5、電流源6により構成される。
【0020】上記構成各部の内の送信回路1は、定電流
源I0と、その電流を切り替える電流スイッチ用のNP
NトランジスタQ1、Q2から構成され、入力端子3に
入力したデジタル信号に対応した電流信号を布線5に出
力する。受信回路2は、ベース接地のPNPトランジス
タQ3、Q4と、これらのトランジスタのコレクタ端子
にそれぞれ接続する抵抗R1、R2で構成される。送信
回路が布線5に出力した電流信号は、トランジスタQ
3、Q4のエミッタを通り抵抗R1、R2で電圧信号に
変換されて、出力端子4より出力される。布線5は、ベ
ース接地のNPNトランジスタQ3、Q4によりほぼ一
定の電圧に保たれる。このため、布線の寄生容量への充
放電電荷は小さく、信号の高速伝送に適している。電流
源6は抵抗R3、R4で構成される。
源I0と、その電流を切り替える電流スイッチ用のNP
NトランジスタQ1、Q2から構成され、入力端子3に
入力したデジタル信号に対応した電流信号を布線5に出
力する。受信回路2は、ベース接地のPNPトランジス
タQ3、Q4と、これらのトランジスタのコレクタ端子
にそれぞれ接続する抵抗R1、R2で構成される。送信
回路が布線5に出力した電流信号は、トランジスタQ
3、Q4のエミッタを通り抵抗R1、R2で電圧信号に
変換されて、出力端子4より出力される。布線5は、ベ
ース接地のNPNトランジスタQ3、Q4によりほぼ一
定の電圧に保たれる。このため、布線の寄生容量への充
放電電荷は小さく、信号の高速伝送に適している。電流
源6は抵抗R3、R4で構成される。
【0021】定電流源I0の電流値は、下記の条件にお
いて、1mA、R1=R2=200Ω、R3=R4=5
0Ω、である。 ベース電位VBB=−0.9V 可変電源端子VA=−0.9V 電源電圧VEE=−1.3V ただし、入力端子3のハイレベル側は0.0V、ロウレ
ベル側は−0.2Vとする。
いて、1mA、R1=R2=200Ω、R3=R4=5
0Ω、である。 ベース電位VBB=−0.9V 可変電源端子VA=−0.9V 電源電圧VEE=−1.3V ただし、入力端子3のハイレベル側は0.0V、ロウレ
ベル側は−0.2Vとする。
【0022】そうすると、PNPトランジスタQ3、Q
4の一方には約2mAの電流が流れ、もう一方には約1
mAの電流が流れ、布線5の振幅は約20mVで、電位
は約−0.1Vである。出力端子4のハイレベルは、約
−0.5Vでロウレベルは約−0.7Vとなる。トラン
ジスタQ1〜Q4のコレクタエミッタ間電圧は少なくと
も0.4V以上あり、トランジスタの飽和の心配はな
い。定電流源I0の端子間には約0.5Vの電圧があ
り、これだけの端子間電圧があれば定電流源は容易に構
成できる。すなわち、本実施形態のインタフェイス回路
は、電源電圧1.3Vという低電圧で動作可能である。
先に述べた従来例では1.7Vであったので0.4V電
源電圧を下げることができる。
4の一方には約2mAの電流が流れ、もう一方には約1
mAの電流が流れ、布線5の振幅は約20mVで、電位
は約−0.1Vである。出力端子4のハイレベルは、約
−0.5Vでロウレベルは約−0.7Vとなる。トラン
ジスタQ1〜Q4のコレクタエミッタ間電圧は少なくと
も0.4V以上あり、トランジスタの飽和の心配はな
い。定電流源I0の端子間には約0.5Vの電圧があ
り、これだけの端子間電圧があれば定電流源は容易に構
成できる。すなわち、本実施形態のインタフェイス回路
は、電源電圧1.3Vという低電圧で動作可能である。
先に述べた従来例では1.7Vであったので0.4V電
源電圧を下げることができる。
【0023】<第2の実施形態>次に本発明の第2の実
施形態について図3を参照して説明する。送信回路1に
おいて、電流切り替えスイッチがバイポーラトランジス
タの代わりにNMOSトランジスタN1、N2で構成さ
れている。また定電流源I0は、ソース接地のNMOS
トランジスタN3で構成されている。オン時のゲートソ
ース間電圧を0.6Vとし、N3のドレインソース間電
圧を0.3Vとすれば、電源電圧VEEは−0.9Vで
あり、N1、N2のドレインソース間電圧は0.5V以
上となる。つまり0.9Vの低電源電圧で動作する。
施形態について図3を参照して説明する。送信回路1に
おいて、電流切り替えスイッチがバイポーラトランジス
タの代わりにNMOSトランジスタN1、N2で構成さ
れている。また定電流源I0は、ソース接地のNMOS
トランジスタN3で構成されている。オン時のゲートソ
ース間電圧を0.6Vとし、N3のドレインソース間電
圧を0.3Vとすれば、電源電圧VEEは−0.9Vで
あり、N1、N2のドレインソース間電圧は0.5V以
上となる。つまり0.9Vの低電源電圧で動作する。
【0024】上記各実施形態のインタフェイス回路は、
受信回路の入力部をベース接地のPNPトランジスタで
構成し、このPNPトランジスタにバイアス電流を供給
する電流源が布線に接続している。この電流源は、送信
回路に含まれる場合も、受信回路に含まれる場合も、二
つに分割されて両回路に含まれる場合も、あるいはどち
らにも含まれず布線に接続している場合の、いずれの場
合もある。
受信回路の入力部をベース接地のPNPトランジスタで
構成し、このPNPトランジスタにバイアス電流を供給
する電流源が布線に接続している。この電流源は、送信
回路に含まれる場合も、受信回路に含まれる場合も、二
つに分割されて両回路に含まれる場合も、あるいはどち
らにも含まれず布線に接続している場合の、いずれの場
合もある。
【0025】本実施形態のインタフェイス回路では、布
線の電位はベース接地のPNPトランジスタのベース電
位よりVfだけ高くなる。このため、従来例よりずっと
高い電位になり、低電源電圧での動作が可能となる。
線の電位はベース接地のPNPトランジスタのベース電
位よりVfだけ高くなる。このため、従来例よりずっと
高い電位になり、低電源電圧での動作が可能となる。
【0026】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【0027】
【発明の効果】以上の説明より明かなように、本発明の
インタフェイス回路は、それぞれのエミッタ端子が定電
流源と接続され、それぞれのゲート端子が入力端子と接
続され、定電流源の電流を切り替える電流スイッチ用の
NPNトランジスタが、入力端子に入力したデジタル信
号に対応した電流信号を出力する。また、ベース接地の
PNPトランジスタのそれぞれのエミッタ端子がNPN
トランジスタのコレクタ端子と接続され、出力端子と接
続されたこのトランジスタのコレクタ端子に、抵抗が接
続され且つこの抵抗の他端が可変電源端子とされて構成
される。
インタフェイス回路は、それぞれのエミッタ端子が定電
流源と接続され、それぞれのゲート端子が入力端子と接
続され、定電流源の電流を切り替える電流スイッチ用の
NPNトランジスタが、入力端子に入力したデジタル信
号に対応した電流信号を出力する。また、ベース接地の
PNPトランジスタのそれぞれのエミッタ端子がNPN
トランジスタのコレクタ端子と接続され、出力端子と接
続されたこのトランジスタのコレクタ端子に、抵抗が接
続され且つこの抵抗の他端が可変電源端子とされて構成
される。
【0028】よって、電流信号を受ける受信部をPNP
トランジスタで構成したことにより従来例と比べより低
電源電圧での動作が可能となる。
トランジスタで構成したことにより従来例と比べより低
電源電圧での動作が可能となる。
【図1】本発明のインタフェイス回路の実施形態を示す
基本回路図である。
基本回路図である。
【図2】第1の実施形態の回路図である。
【図3】第2の実施形態の回路図である。
【図4】従来例のインタフェース回路の回路構成例を示
す回路図である。
す回路図である。
1 送信回路 2 受信回路 3 入力端子 4 出力端子 5 布線 6 電流源 Q1、Q2、Q3、Q4 バイポーラトランジスタ R1、R2、R3、R4 抵抗 I0 定電流源 N1、N2、N3 MOSトランジスタ VA 可変電源端子
Claims (6)
- 【請求項1】 それぞれのエミッタ端子が定電流源(I
0)と接続され、それぞれのゲート端子が入力端子
(3)と接続され、前記定電流源(I0)の電流を切り
替える電流スイッチ用のトランジスタ(Q1、Q2)
が、前記入力端子(3)に入力したデジタル信号に対応
した電流信号を出力する送信回路(1)と、 ベース接地のPNPトランジスタ(Q3、Q4)のそれ
ぞれのエミッタ端子が前記トランジスタ(Q1、Q2)
のコレクタ端子と接続され、出力端子(4)と接続され
た該トランジスタ(Q3、Q4)のコレクタ端子に、抵
抗(R1、R2)が接続され且つ該抵抗(R1、R2)
の他端が電源端子(VA)とされて構成される受信回路
(2)とを有して構成された、ことを特徴とするインタ
フェイス回路。 - 【請求項2】 前記トランジスタ(Q1、Q2)は、N
PNトランジスタであることを特徴とする請求項1記載
のインタフェイス回路。 - 【請求項3】 前記トランジスタ(Q1、Q2)は、N
MOSトランジスタであることを特徴とする請求項1記
載のインタフェイス回路。 - 【請求項4】 前記インタフェイス回路は、さらに、前
記トランジスタ(Q1、Q2)のコレクタにそれぞれ接
続された抵抗(R1、R2)で構成された電流源(6)
を有することを特徴とする請求項1から3の何れか1項
に記載のインタフェイス回路。 - 【請求項5】 前記電流源(6)の抵抗(R1、R2)
は接地端子へ接続されたことを特徴とする請求項1から
4の何れか1項に記載のインタフェイス回路。 - 【請求項6】 前記ベース接地のベース電位(VBB)
を略−0.9V、電源電圧(VEE)を略−1.3V、
前記電源端子(VA)の電位を略−0.9V、としたこ
とを特徴とする請求項1から5の何れか1項に記載のイ
ンタフェイス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9306242A JP3042471B2 (ja) | 1997-11-07 | 1997-11-07 | インタフェイス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9306242A JP3042471B2 (ja) | 1997-11-07 | 1997-11-07 | インタフェイス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145818A JPH11145818A (ja) | 1999-05-28 |
JP3042471B2 true JP3042471B2 (ja) | 2000-05-15 |
Family
ID=17954721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9306242A Expired - Lifetime JP3042471B2 (ja) | 1997-11-07 | 1997-11-07 | インタフェイス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3042471B2 (ja) |
-
1997
- 1997-11-07 JP JP9306242A patent/JP3042471B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11145818A (ja) | 1999-05-28 |
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