JP3290571B2 - ドライバ回路 - Google Patents
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- diode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
- H03K17/76—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
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- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置等
で被試験デバイスを駆動する、タイミング精度及びレベ
ル精度を向上した、３値のドライバ回路に関するもので
ある。
で被試験デバイスを駆動する、タイミング精度及びレベ
ル精度を向上した、３値のドライバ回路に関するもので
ある。
【０００２】
【従来の技術】半導体試験装置等においては、被試験デ
バイスに入力信号を印加するドライバや、被試験デバイ
スからの出力信号を比較するコンパレータが用いられ
る。そして、ドライバ例として、３つの値を出力するこ
とのできる３値ドライバが用いられる場合がある。これ
は、通常のドライバ機能時の２値の他に、例えば被試験
デバイスからの出力信号を比較する場合のターミネート
電圧を供給する目的で、さらに３番目の電圧を発生する
機能を備えたものである。
バイスに入力信号を印加するドライバや、被試験デバイ
スからの出力信号を比較するコンパレータが用いられ
る。そして、ドライバ例として、３つの値を出力するこ
とのできる３値ドライバが用いられる場合がある。これ
は、通常のドライバ機能時の２値の他に、例えば被試験
デバイスからの出力信号を比較する場合のターミネート
電圧を供給する目的で、さらに３番目の電圧を発生する
機能を備えたものである。
【０００３】従来の３値ドライバの例を図を用いて説明
する。従来の技術による第１の実施例を図４に示す。図
４は、ダイオードブリッジを３個使用した３値出力ドラ
イバの基本的な回路である。動作は、３つのダイオード
ブリッジ（ＤＢ１、ＤＢ２、ＤＢ３）のうち、一つのみ
をオンにし、接続された各電圧源（Ｖ１、Ｖ２、Ｖ３）
のうち一つの電圧をバッファ部（ＢＵＦ）から出力する
ものである。
する。従来の技術による第１の実施例を図４に示す。図
４は、ダイオードブリッジを３個使用した３値出力ドラ
イバの基本的な回路である。動作は、３つのダイオード
ブリッジ（ＤＢ１、ＤＢ２、ＤＢ３）のうち、一つのみ
をオンにし、接続された各電圧源（Ｖ１、Ｖ２、Ｖ３）
のうち一つの電圧をバッファ部（ＢＵＦ）から出力する
ものである。
【０００４】図５は、従来の第１実施例による、２値出
力時のタイミングチャートである。第１の入力論理信号
（Ｓ１）は、出力ドライバ値が、ハイレベル（Ｖ１）
か、ローレベル（Ｖ２）かを指定する。第２の入力論理
信号（Ｓ２）は、出力ドライバ値が、ターミネート値
（Ｖ３）か否かを指定する。図５においては、出力がＶ
１→Ｖ２→Ｖ１→と変化する時の電圧波形を示してい
る。ダイオードブリッジＤＢ１がオンすると、選択され
た電圧Ｖ１がバッファ入力端（ＮＢ）に加わる。次に、
ダイオードブリッジＤＢ１がオフし、ダイオードブリッ
ジＤＢ２がオンすると、選択された電圧Ｖ２がバッファ
入力端（ＮＢ）に加わる。
力時のタイミングチャートである。第１の入力論理信号
（Ｓ１）は、出力ドライバ値が、ハイレベル（Ｖ１）
か、ローレベル（Ｖ２）かを指定する。第２の入力論理
信号（Ｓ２）は、出力ドライバ値が、ターミネート値
（Ｖ３）か否かを指定する。図５においては、出力がＶ
１→Ｖ２→Ｖ１→と変化する時の電圧波形を示してい
る。ダイオードブリッジＤＢ１がオンすると、選択され
た電圧Ｖ１がバッファ入力端（ＮＢ）に加わる。次に、
ダイオードブリッジＤＢ１がオフし、ダイオードブリッ
ジＤＢ２がオンすると、選択された電圧Ｖ２がバッファ
入力端（ＮＢ）に加わる。
【０００５】ところで、ダイオードブリッジの各ノード
には、浮遊容量および寄生容量が存在しており、電位の
変化に応じて、充電や放電が生じている。これらの容量
は、小さいことが望ましいが、物理的な構造により生じ
ているため、取り除くことはできない。先ず、Ｖ１出力
期間は、ダイオードブリッジＤＢ１のハイ側のノードＮ
１１は、ダイオード１個分の電圧降下（Ｖｄ）分だけ、
Ｖ１よりも高い電位を示す。次にＶ２出力期間は、ノー
ドＮＢがＶ２に降下するため、ノードＮ１１の浮遊容量
Ｃ１１にチャージしていた電荷は、ダイオードブリッジ
ＤＢ１を通じて放電し、結局ノードＮ１１はＶ１の電位
でバランスする。
には、浮遊容量および寄生容量が存在しており、電位の
変化に応じて、充電や放電が生じている。これらの容量
は、小さいことが望ましいが、物理的な構造により生じ
ているため、取り除くことはできない。先ず、Ｖ１出力
期間は、ダイオードブリッジＤＢ１のハイ側のノードＮ
１１は、ダイオード１個分の電圧降下（Ｖｄ）分だけ、
Ｖ１よりも高い電位を示す。次にＶ２出力期間は、ノー
ドＮＢがＶ２に降下するため、ノードＮ１１の浮遊容量
Ｃ１１にチャージしていた電荷は、ダイオードブリッジ
ＤＢ１を通じて放電し、結局ノードＮ１１はＶ１の電位
でバランスする。
【０００６】一方、ノードＮ３２の電位は、Ｖ１出力期
間は、ダイオードブリッジＤＢ３のダイオードを通じ、
浮遊容量Ｃ３２にチャージされるため、、Ｖ１の電位を
示す。次にＶ２出力期間は、ノードＮＢがＶ２に降下す
るが、ダイオードブリッジＤＢ３は逆バイアス状態とな
るため、結局ノードＮ３２はＶ１の電位を維持する。
間は、ダイオードブリッジＤＢ３のダイオードを通じ、
浮遊容量Ｃ３２にチャージされるため、、Ｖ１の電位を
示す。次にＶ２出力期間は、ノードＮＢがＶ２に降下す
るが、ダイオードブリッジＤＢ３は逆バイアス状態とな
るため、結局ノードＮ３２はＶ１の電位を維持する。
【０００７】次に、バッファ入力端ＮＢの電位を、Ｖ２
からＶ１に変化させる場合には、ブリッジ電流ＩＨが、
トランジスタＱ１Ｈを通じて、浮遊容量Ｃ１１に流れ込
み、徐々にノードＮ１１の電位が上昇し、その後にダイ
オードブリッジＤＢ１が作動する。この時の電位の変化
の割合は、 ｄＶ／ｄｔ＝ＩＨ／Ｃ１１ で示される。従って、この電位傾斜で、Ｖ２からＶ１ま
で変化する。このように、ダイオードブリッジＤＢｎが
作動して電圧Ｖｎがバッファ入力端ＮＢに出力するまで
には、一般に、浮遊容量の影響により、一定の時間を要
することになる。例えば振幅がＶ１とＶ２の間の５０％
を横切る点に注目して、変化時刻をＴＳとする。
からＶ１に変化させる場合には、ブリッジ電流ＩＨが、
トランジスタＱ１Ｈを通じて、浮遊容量Ｃ１１に流れ込
み、徐々にノードＮ１１の電位が上昇し、その後にダイ
オードブリッジＤＢ１が作動する。この時の電位の変化
の割合は、 ｄＶ／ｄｔ＝ＩＨ／Ｃ１１ で示される。従って、この電位傾斜で、Ｖ２からＶ１ま
で変化する。このように、ダイオードブリッジＤＢｎが
作動して電圧Ｖｎがバッファ入力端ＮＢに出力するまで
には、一般に、浮遊容量の影響により、一定の時間を要
することになる。例えば振幅がＶ１とＶ２の間の５０％
を横切る点に注目して、変化時刻をＴＳとする。
【０００８】図６は、従来の第１実施例による、３値出
力時のタイミングチャートである。図６においては、出
力がＶ３→Ｖ２→Ｖ１→と変化する時の電圧波形を示し
ている。ダイオードブリッジＤＢ３がオンすると、選択
された電圧Ｖ３がバッファ入力端（ＮＢ）に加わる。次
に、ダイオードブリッジＤＢ３がオフし、ダイオードブ
リッジＤＢ２がオンすると、選択された電圧Ｖ２がバッ
ファ入力端（ＮＢ）に加わる。
力時のタイミングチャートである。図６においては、出
力がＶ３→Ｖ２→Ｖ１→と変化する時の電圧波形を示し
ている。ダイオードブリッジＤＢ３がオンすると、選択
された電圧Ｖ３がバッファ入力端（ＮＢ）に加わる。次
に、ダイオードブリッジＤＢ３がオフし、ダイオードブ
リッジＤＢ２がオンすると、選択された電圧Ｖ２がバッ
ファ入力端（ＮＢ）に加わる。
【０００９】先ず、Ｖ３出力期間は、ダイオードブリッ
ジＤＢ３のロー側のノードＮ３２は、ダイオード１個分
の電圧降下（Ｖｄ）分だけ、Ｖ３よりも低い電位を示
す。次にＶ２出力期間は、ノードＮＢがＶ２に上昇する
ため、ノードＮ３２の浮遊容量Ｃ３２に対して、ダイオ
ードブリッジＤＢ３を通じて充電が生じ、結局ノードＮ
３２はＶ２の電位でバランスする。
ジＤＢ３のロー側のノードＮ３２は、ダイオード１個分
の電圧降下（Ｖｄ）分だけ、Ｖ３よりも低い電位を示
す。次にＶ２出力期間は、ノードＮＢがＶ２に上昇する
ため、ノードＮ３２の浮遊容量Ｃ３２に対して、ダイオ
ードブリッジＤＢ３を通じて充電が生じ、結局ノードＮ
３２はＶ２の電位でバランスする。
【００１０】一方、ノードＮ１１の電位は、Ｖ３出力期
間は、Ｖ３の電位を示す。次にＶ２出力期間は、ノード
ＮＢがＶ２に上昇するが、ダイオードブリッジＤＢ１は
逆バイアス状態となるため、結局ノードＮ１１はＶ３の
電位を維持する。
間は、Ｖ３の電位を示す。次にＶ２出力期間は、ノード
ＮＢがＶ２に上昇するが、ダイオードブリッジＤＢ１は
逆バイアス状態となるため、結局ノードＮ１１はＶ３の
電位を維持する。
【００１１】次に、バッファ入力端ＮＢの電位を、Ｖ２
からＶ１に変化させる場合には、ブリッジ電流ＩＨが、
トランジスタＱ１Ｈを通じて、浮遊容量Ｃ１１に流れ込
み、徐々にノードＮ１１の電位が上昇し、その後にダイ
オードブリッジＤＢ１が作動する。この時の電位の変化
の割合は、 ｄＶ／ｄｔ＝ＩＨ／Ｃ１１ で示される。従って、この電位傾斜で、Ｖ３からＶ１ま
で変化する。このため、この変化時刻は、図５に於ける
ＴＳよりも遅れ、（ＴＳ＋ＴＤ）時刻に規定の電圧値を
横切る。すなわち、図６の３値出力時と、図５の２値出
力時との相違（ＴＤ）は、２値の場合には、Ｖ２から電
位の変化が始まるのに対し、３値の場合には、Ｖ３から
電位の変化が始まるためである。
からＶ１に変化させる場合には、ブリッジ電流ＩＨが、
トランジスタＱ１Ｈを通じて、浮遊容量Ｃ１１に流れ込
み、徐々にノードＮ１１の電位が上昇し、その後にダイ
オードブリッジＤＢ１が作動する。この時の電位の変化
の割合は、 ｄＶ／ｄｔ＝ＩＨ／Ｃ１１ で示される。従って、この電位傾斜で、Ｖ３からＶ１ま
で変化する。このため、この変化時刻は、図５に於ける
ＴＳよりも遅れ、（ＴＳ＋ＴＤ）時刻に規定の電圧値を
横切る。すなわち、図６の３値出力時と、図５の２値出
力時との相違（ＴＤ）は、２値の場合には、Ｖ２から電
位の変化が始まるのに対し、３値の場合には、Ｖ３から
電位の変化が始まるためである。
【００１２】このように、Ｖ２出力サイクルにおける、
ノードＮ１１やＮ３２の電位は、その前のサイクルの出
力電圧によってきまり、影響を受ける。この相違（Ｔ
Ｄ）は、被測定デバイスに於いては、スキューの相違と
して表れ、測定誤差の要因となってしまう。
ノードＮ１１やＮ３２の電位は、その前のサイクルの出
力電圧によってきまり、影響を受ける。この相違（Ｔ
Ｄ）は、被測定デバイスに於いては、スキューの相違と
して表れ、測定誤差の要因となってしまう。
【００１３】従来の技術による第２の実施例を図７に示
す。図８は、従来の第２実施例による、２値出力時のタ
イミングチャートである。図９は、従来の第２実施例に
よる、３値出力時のタイミングチャートである。本実施
例は、上記の第１実施例の欠点を補おうとするものであ
る。図７に示すように、ノードＮ２１とノードＮ１１と
の間に、ダイオードＤ１が接続してあり、ノードＮ２２
とノードＮ１２との間に、ダイオードＤ２が接続してあ
る。このため、図９に示すように、Ｖ３出力期間からＶ
２出力期間へ移る時に、ノードＮ１１は、ダイオードＤ
１を通して充電され電位Ｖ２に変化する。このように、
ノードＮ１１のタイムチャートは、図８に示す２値出力
時のタイミングチャートと同等となる。
す。図８は、従来の第２実施例による、２値出力時のタ
イミングチャートである。図９は、従来の第２実施例に
よる、３値出力時のタイミングチャートである。本実施
例は、上記の第１実施例の欠点を補おうとするものであ
る。図７に示すように、ノードＮ２１とノードＮ１１と
の間に、ダイオードＤ１が接続してあり、ノードＮ２２
とノードＮ１２との間に、ダイオードＤ２が接続してあ
る。このため、図９に示すように、Ｖ３出力期間からＶ
２出力期間へ移る時に、ノードＮ１１は、ダイオードＤ
１を通して充電され電位Ｖ２に変化する。このように、
ノードＮ１１のタイムチャートは、図８に示す２値出力
時のタイミングチャートと同等となる。
【００１４】また、図７に示すように、ノードＮ３２と
第１電圧源Ｖ１との間に、ダイオードＤ３と抵抗Ｒ１の
直列回路が接続してあり、ノードＮ３１と第２電圧源Ｖ
２との間に、ダイオードＤ４と抵抗Ｒ２の直列回路が接
続してある。このため、図９に示すように、Ｖ３出力期
間からＶ２出力期間へ移る時に、ノードＮ３２は、ダイ
オードＤ３と抵抗Ｒ１を通して徐々に充電され電位Ｖ１
に変化する。このように、ノードＮ３２の３値出力時に
おけるＶ２出力期間の電圧波形は、図８に示す２値出力
時の電圧波形と似たものとなる。そして、Ｖ２出力期間
からＶ１出力期間に変化する際に、ノードＮ３２の電位
が電圧Ｖ１に充分近づいていれば、タイミングエッジの
ズレは軽減できる。特に、抵抗Ｒ１と浮遊容量Ｃ３２に
よる時定数が小さい場合には、この改善が著しい。
第１電圧源Ｖ１との間に、ダイオードＤ３と抵抗Ｒ１の
直列回路が接続してあり、ノードＮ３１と第２電圧源Ｖ
２との間に、ダイオードＤ４と抵抗Ｒ２の直列回路が接
続してある。このため、図９に示すように、Ｖ３出力期
間からＶ２出力期間へ移る時に、ノードＮ３２は、ダイ
オードＤ３と抵抗Ｒ１を通して徐々に充電され電位Ｖ１
に変化する。このように、ノードＮ３２の３値出力時に
おけるＶ２出力期間の電圧波形は、図８に示す２値出力
時の電圧波形と似たものとなる。そして、Ｖ２出力期間
からＶ１出力期間に変化する際に、ノードＮ３２の電位
が電圧Ｖ１に充分近づいていれば、タイミングエッジの
ズレは軽減できる。特に、抵抗Ｒ１と浮遊容量Ｃ３２に
よる時定数が小さい場合には、この改善が著しい。
【００１５】しかし、他方で、このダイオードＤ３と抵
抗Ｒ１からなる回路により、電流ＩＮ３２が流れ、この
電流がダイオードブリッジＤＢ３のバランスを崩す。こ
のため、バッファの入力端（ＮＢ）と、第３電圧源Ｖ３
との間に誤差が生じる。図１０は、ダイオードブリッジ
のアンバランス電流の大きさの変動を示すグラフであ
る。図１０に示すように、この誤差要因となる電流値
（ＩＮ３２）の大きさは、抵抗Ｒ１が小さくなるほど著
しくなる。さらに、電位差（Ｖ１−Ｖ３）により、誤差
値が変動してしまう。
抗Ｒ１からなる回路により、電流ＩＮ３２が流れ、この
電流がダイオードブリッジＤＢ３のバランスを崩す。こ
のため、バッファの入力端（ＮＢ）と、第３電圧源Ｖ３
との間に誤差が生じる。図１０は、ダイオードブリッジ
のアンバランス電流の大きさの変動を示すグラフであ
る。図１０に示すように、この誤差要因となる電流値
（ＩＮ３２）の大きさは、抵抗Ｒ１が小さくなるほど著
しくなる。さらに、電位差（Ｖ１−Ｖ３）により、誤差
値が変動してしまう。
【００１６】上述のように、従来の技術による実施例２
において、タイミング誤差を小さくしようとして、抵抗
Ｒ１を小さくすると、第３電圧源Ｖ３をバッファ部から
出力する際のレベル誤差が増大する結果となってしま
う。
において、タイミング誤差を小さくしようとして、抵抗
Ｒ１を小さくすると、第３電圧源Ｖ３をバッファ部から
出力する際のレベル誤差が増大する結果となってしま
う。
【００１７】
【発明が解決しようとする課題】本発明は、タイミング
精度を向上すると共に、レベル精度を向上した、３値の
ドライバ回路を実現することを目的としている。
精度を向上すると共に、レベル精度を向上した、３値の
ドライバ回路を実現することを目的としている。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、３種のダイオードブリッジ（ＤＢ１、ＤＢ２、ＤＢ
３）を順次選択して、各電圧源（Ｖ１、Ｖ２、Ｖ３）の
電圧を出力するドライバ回路において、第１電圧源（Ｖ
１）と、第３ダイオードブリッジ（ＤＢ３）のロー側ノ
ード（Ｎ３２）との間に、制御端子を、第２ダイオード
ブリッジ（ＤＢ２）の制御信号（Ｑ２１Ｈ、Ｑ２１Ｌ）
により制御する、ダイオードブリッジ（ＤＢ４）を設け
る。そして、第２電圧源（Ｖ２）と、第３ダイオードブ
リッジ（ＤＢ３）のハイ側ノード（Ｎ３１）との間に、
制御端子を、第１ダイオードブリッジ（ＤＢ１）の制御
信号（Ｑ１１Ｈ、Ｑ１１Ｌ）により制御する、ダイオー
ドブリッジ（ＤＢ５）を設ける。このようにドライバ回
路を構成する。
に、３種のダイオードブリッジ（ＤＢ１、ＤＢ２、ＤＢ
３）を順次選択して、各電圧源（Ｖ１、Ｖ２、Ｖ３）の
電圧を出力するドライバ回路において、第１電圧源（Ｖ
１）と、第３ダイオードブリッジ（ＤＢ３）のロー側ノ
ード（Ｎ３２）との間に、制御端子を、第２ダイオード
ブリッジ（ＤＢ２）の制御信号（Ｑ２１Ｈ、Ｑ２１Ｌ）
により制御する、ダイオードブリッジ（ＤＢ４）を設け
る。そして、第２電圧源（Ｖ２）と、第３ダイオードブ
リッジ（ＤＢ３）のハイ側ノード（Ｎ３１）との間に、
制御端子を、第１ダイオードブリッジ（ＤＢ１）の制御
信号（Ｑ１１Ｈ、Ｑ１１Ｌ）により制御する、ダイオー
ドブリッジ（ＤＢ５）を設ける。このようにドライバ回
路を構成する。
【００１９】また、上述の構成に加えて、第１ダイオー
ドブリッジ（ＤＢ１）のハイ側ノード（Ｎ１１）にカソ
ード側を接続し、第２ダイオードブリッジ（ＤＢ２）の
ハイ側ノード（Ｎ２１）にアノード側を接続した、ダイ
オード（Ｄ１）を設ける。そして、第１ダイオードブリ
ッジ（ＤＢ１）のロー側ノード（Ｎ１２）にカソード側
を接続し、第２ダイオードブリッジ（ＤＢ２）のロー側
ノード（Ｎ２２）にアノード側を接続した、ダイオード
（Ｄ２）を設ける。このように構成してタイミング精度
及びレベル精度を向上したドライバ回路を実現してもよ
い。
ドブリッジ（ＤＢ１）のハイ側ノード（Ｎ１１）にカソ
ード側を接続し、第２ダイオードブリッジ（ＤＢ２）の
ハイ側ノード（Ｎ２１）にアノード側を接続した、ダイ
オード（Ｄ１）を設ける。そして、第１ダイオードブリ
ッジ（ＤＢ１）のロー側ノード（Ｎ１２）にカソード側
を接続し、第２ダイオードブリッジ（ＤＢ２）のロー側
ノード（Ｎ２２）にアノード側を接続した、ダイオード
（Ｄ２）を設ける。このように構成してタイミング精度
及びレベル精度を向上したドライバ回路を実現してもよ
い。
【００２０】
【発明の実施の形態】以下に、この発明の実施の形態を
実施例と共に詳細に説明する。
実施例と共に詳細に説明する。
【００２１】
【実施例】図１に本発明によるドライバ回路の一例を示
す。この回路においては、第１電圧源（Ｖ１）と、第３
ダイオードブリッジ（ＤＢ３）のロー側ノード（Ｎ３
２）との間に、ダイオードブリッジ（ＤＢ４）を設け
る。このダイオードブリッジ（ＤＢ４）の制御端子は、
第２ダイオードブリッジ（ＤＢ２）の制御信号（Ｑ２１
Ｈ、Ｑ２１Ｌ）により、制御する。また、第２電圧源
（Ｖ２）と、第３ダイオードブリッジ（ＤＢ３）のハイ
側ノード（Ｎ３１）との間に、ダイオードブリッジ（Ｄ
Ｂ５）を設ける。このダイオードブリッジ（ＤＢ５）の
制御端子は、第１ダイオードブリッジ（ＤＢ１）の制御
信号（Ｑ１１Ｈ、Ｑ１１Ｌ）により、制御する。
す。この回路においては、第１電圧源（Ｖ１）と、第３
ダイオードブリッジ（ＤＢ３）のロー側ノード（Ｎ３
２）との間に、ダイオードブリッジ（ＤＢ４）を設け
る。このダイオードブリッジ（ＤＢ４）の制御端子は、
第２ダイオードブリッジ（ＤＢ２）の制御信号（Ｑ２１
Ｈ、Ｑ２１Ｌ）により、制御する。また、第２電圧源
（Ｖ２）と、第３ダイオードブリッジ（ＤＢ３）のハイ
側ノード（Ｎ３１）との間に、ダイオードブリッジ（Ｄ
Ｂ５）を設ける。このダイオードブリッジ（ＤＢ５）の
制御端子は、第１ダイオードブリッジ（ＤＢ１）の制御
信号（Ｑ１１Ｈ、Ｑ１１Ｌ）により、制御する。
【００２２】また、第１ダイオードブリッジ（ＤＢ１）
のハイ側ノード（Ｎ１１）にカソード側を接続し、第２
ダイオードブリッジ（ＤＢ２）のハイ側ノード（Ｎ２
１）にアノード側を接続した、ダイオード（Ｄ１）を設
ける。また、第１ダイオードブリッジ（ＤＢ１）のロー
側ノード（Ｎ１２）にカソード側を接続し、第２ダイオ
ードブリッジ（ＤＢ２）のロー側ノード（Ｎ２２）にア
ノード側を接続した、ダイオード（Ｄ２）を設ける。
のハイ側ノード（Ｎ１１）にカソード側を接続し、第２
ダイオードブリッジ（ＤＢ２）のハイ側ノード（Ｎ２
１）にアノード側を接続した、ダイオード（Ｄ１）を設
ける。また、第１ダイオードブリッジ（ＤＢ１）のロー
側ノード（Ｎ１２）にカソード側を接続し、第２ダイオ
ードブリッジ（ＤＢ２）のロー側ノード（Ｎ２２）にア
ノード側を接続した、ダイオード（Ｄ２）を設ける。
【００２３】図２は、本発明による、２値出力時のタイ
ミングチャートである。図３は、本発明による、３値出
力時のタイミングチャートである。図３において示すよ
うに、Ｖ３出力期間からＶ２出力期間に移る際に、第１
ダイオードブリッジ（ＤＢ１）のハイ側ノード（Ｎ１
１）の浮遊容量Ｃ１１は、ダイオードＤ１を通して、充
電される。このため、ノードＮ１１は、電圧Ｖ２でバラ
ンスする。
ミングチャートである。図３は、本発明による、３値出
力時のタイミングチャートである。図３において示すよ
うに、Ｖ３出力期間からＶ２出力期間に移る際に、第１
ダイオードブリッジ（ＤＢ１）のハイ側ノード（Ｎ１
１）の浮遊容量Ｃ１１は、ダイオードＤ１を通して、充
電される。このため、ノードＮ１１は、電圧Ｖ２でバラ
ンスする。
【００２４】また、Ｖ３出力期間からＶ２出力期間に移
る際に、ダイオードブリッジＤＢ４がオンとなるので、
第３ダイオードブリッジＤＢ３のロー側ノードＮ３２の
浮遊容量Ｃ３２は、電圧Ｖ１により充電される。このた
め、図３に示すように、ノードＮ３２は、急速に充電さ
れてＶ１に達する。
る際に、ダイオードブリッジＤＢ４がオンとなるので、
第３ダイオードブリッジＤＢ３のロー側ノードＮ３２の
浮遊容量Ｃ３２は、電圧Ｖ１により充電される。このた
め、図３に示すように、ノードＮ３２は、急速に充電さ
れてＶ１に達する。
【００２５】このため、Ｖ２出力期間からＶ１出力期間
に移る際には、各ノードの状態は、図２に示す２値出力
時のタイミングチャートに示す電圧波形と同等であるた
め、タイミングエッジのズレは生じない。また、Ｖ３出
力時には、第４ダイオードブリッジＤＢ４、及び第５ダ
イオードブリッジＤＢ５はオフであり、電流の出入りが
ないので、バッファの入力端ＮＢと第３電圧源Ｖ３との
間に誤差が生じることは無い。すなわち、タイミング精
度、レベル精度共に改善できるドライバ回路となってい
る。
に移る際には、各ノードの状態は、図２に示す２値出力
時のタイミングチャートに示す電圧波形と同等であるた
め、タイミングエッジのズレは生じない。また、Ｖ３出
力時には、第４ダイオードブリッジＤＢ４、及び第５ダ
イオードブリッジＤＢ５はオフであり、電流の出入りが
ないので、バッファの入力端ＮＢと第３電圧源Ｖ３との
間に誤差が生じることは無い。すなわち、タイミング精
度、レベル精度共に改善できるドライバ回路となってい
る。
【００２６】上記の説明では、ダイオードブリッジＤＢ
４やダイオードＤ１の作用を述べたが、例えばＶ３出力
→Ｖ１出力→Ｖ２出力の順序などの、条件の変動に応じ
て、ダイオードブリッジＤＢ５やダイオードＤ２が上述
と同様な働きを行う。
４やダイオードＤ１の作用を述べたが、例えばＶ３出力
→Ｖ１出力→Ｖ２出力の順序などの、条件の変動に応じ
て、ダイオードブリッジＤＢ５やダイオードＤ２が上述
と同様な働きを行う。
【００２７】
【発明の効果】本発明は、以上説明したように構成され
ているので、タイミング精度を向上すると共に、レベル
精度を向上した、３値のドライバ回路を実現できた。
ているので、タイミング精度を向上すると共に、レベル
精度を向上した、３値のドライバ回路を実現できた。
【図面の簡単な説明】
【図１】本発明によるドライバ回路の一例を示す。
【図２】本発明による、２値出力時のタイミングチャー
トである。
トである。
【図３】本発明による、３値出力時のタイミングチャー
トである。
トである。
【図４】従来の、ダイオードブリッジを３個使用した３
値出力ドライバの基本的な回路である。
値出力ドライバの基本的な回路である。
【図５】従来の第１実施例による、２値出力時のタイミ
ングチャートである。
ングチャートである。
【図６】従来の第１実施例による、３値出力時のタイミ
ングチャートである。
ングチャートである。
【図７】従来の技術による第２の実施例を示す。
【図８】従来の第２実施例による、２値出力時のタイミ
ングチャートである。
ングチャートである。
【図９】従来の第２実施例による、３値出力時のタイミ
ングチャートである。
ングチャートである。
【図１０】ダイオードブリッジのアンバランス電流の大
きさの変動を示すグラフである。
きさの変動を示すグラフである。
ＢＵＦ バッファ部 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ＤＢ１ 第１ダイオードブリッジ ＤＢ２ 第２ダイオードブリッジ ＤＢ３ 第３ダイオードブリッジ ＤＢ４ 第４ダイオードブリッジ ＤＢ５ 第５ダイオードブリッジ Ｒ１、Ｒ２ 抵抗 Ｖ１ 第１電圧源 Ｖ２ 第２電圧源 Ｖ３ 第３電圧源
Claims (2)
- 【請求項１】３種のダイオードブリッジ（ＤＢ１、ＤＢ
２、ＤＢ３）を順次選択して、各電圧源（Ｖ１、Ｖ２、
Ｖ３）の電圧を出力するドライバ回路において、 第１電圧源（Ｖ１）と、第３ダイオードブリッジ（ＤＢ
３）のロー側ノード（Ｎ３２）との間に、制御端子を第
２ダイオードブリッジ（ＤＢ２）の制御信号（Ｑ２１
Ｈ、Ｑ２１Ｌ）により制御する、ダイオードブリッジ
（ＤＢ４）を設け、 第２電圧源（Ｖ２）と、第３ダイオードブリッジ（ＤＢ
３）のハイ側ノード（Ｎ３１）との間に、制御端子を第
１ダイオードブリッジ（ＤＢ１）の制御信号（Ｑ１１
Ｈ、Ｑ１１Ｌ）により制御する、ダイオードブリッジ
（ＤＢ５）を設け、たことを特徴とするドライバ回路。 - 【請求項２】請求項１記載のドライバ回路に加えて、 第１ダイオードブリッジ（ＤＢ１）のハイ側ノード（Ｎ
１１）にカソード側を接続し、第２ダイオードブリッジ
（ＤＢ２）のハイ側ノード（Ｎ２１）にアノード側を接
続した、ダイオード（Ｄ１）を設け、 第１ダイオードブリッジ（ＤＢ１）のロー側ノード（Ｎ
１２）にカソード側を接続し、第２ダイオードブリッジ
（ＤＢ２）のロー側ノード（Ｎ２２）にアノード側を接
続した、ダイオード（Ｄ２）を設けて、 タイミング精度及びレベル精度を向上したことを特徴と
するドライバ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26939495A JP3290571B2 (ja) | 1995-09-22 | 1995-09-22 | ドライバ回路 |
| KR1019960040786A KR100211198B1 (ko) | 1995-09-22 | 1996-09-19 | 드라이버 회로 |
| US08/716,996 US5781059A (en) | 1995-09-22 | 1996-09-20 | Driver circuit for semiconductor test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26939495A JP3290571B2 (ja) | 1995-09-22 | 1995-09-22 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993113A JPH0993113A (ja) | 1997-04-04 |
| JP3290571B2 true JP3290571B2 (ja) | 2002-06-10 |
Family
ID=17471803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26939495A Expired - Fee Related JP3290571B2 (ja) | 1995-09-22 | 1995-09-22 | ドライバ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5781059A (ja) |
| JP (1) | JP3290571B2 (ja) |
| KR (1) | KR100211198B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400193B1 (en) | 2001-05-17 | 2002-06-04 | Advantest Corp. | High speed, high current and low power consumption output circuit |
| US10209307B2 (en) * | 2016-05-23 | 2019-02-19 | Analog Devices, Inc. | Multiple-level driver circuit with non-commutating bridge |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036219A (en) * | 1989-05-31 | 1991-07-30 | Harris Corporation | Precise, high speed CMOS track (sample)/hold circuits |
| JPH03277983A (ja) * | 1990-03-28 | 1991-12-09 | Ando Electric Co Ltd | Ｄｂ型ａｓによるｄｕｔ負荷切換回路 |
-
1995
- 1995-09-22 JP JP26939495A patent/JP3290571B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-19 KR KR1019960040786A patent/KR100211198B1/ko not_active IP Right Cessation
- 1996-09-20 US US08/716,996 patent/US5781059A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993113A (ja) | 1997-04-04 |
| US5781059A (en) | 1998-07-14 |
| KR100211198B1 (ko) | 1999-07-15 |
| KR970018997A (ko) | 1997-04-30 |
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