JP3734877B2

JP3734877B2 - Ｉｃ試験装置のｉ／ｏ切換スイッチ回路

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Publication number: JP3734877B2
Application number: JP06617196A
Authority: JP
Inventors: 隆関野
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1996-03-22
Filing date: 1996-03-22
Publication date: 2006-01-11
Anticipated expiration: 2016-03-22
Also published as: JPH09257871A

Description

【０００１】
【発明の属する技術分野】
この発明はＩＣ試験装置のＩ／Ｏ（インプット／アウトプット）切換スイッチ回路に関し、特に被試験ＩＣ（以下ＤＵＴと言う）のＩ／Ｏ端子に対するＡＣ（交流）試験の高速化と、測定精度の向上に関する。
【０００２】
【従来の技術】
（１）ＩＣ試験装置は図４に示すように装置本体２より延長されたケーブル３にテストヘッド４が接続され、そのテストヘッド４にピンエレクトロニックスボード５が収容され、そのピンエレクトロニックスボード５にＤＵＴのＩ／Ｏ端子に試験波形を印加するドライバＤＲ及びＤＵＴのＩ／Ｏ端子の応答波形を測定するコンパレータ（比較器）ＣＰ等が実装される。ドライバＤＲとコンパレータＣＰとは互いに接続されて、伝送線路６の一端に接続され、その他端はパフォーマンスボード７に着脱自在に取付けられたＤＵＴ８の１つのＩ／Ｏ端子８ａに接続される。Ｉ／Ｏ端子数がｎであればドライバＤＲ，コンパレータＣＰ及び伝送線路６の数もそれぞれｎとなる。
【０００３】
ＤＵＴ８がＣＭＯＳＩＣの場合を考えると、Ｉ／Ｏ端子の入力インピーダンスはハイインピーダンスであり、出力インピーダンスは１０〜４０Ωで比較的低い値である。
ＤＵＴのＩ／Ｏ端子８ａと伝送線路６との接続点ＰＡとコンパレータＣＰの入力端のＰＢ点における試験波形は例えば図４Ｂに示すようになる。いまドライバＤＲ出力端からＰＡ点まで及びＰＡ点からＰＢ点までの伝搬遅延時間をそれぞれτｄ１，τｄ２とする。τｄ１＋τｄ２はラウンド・トリップ・ディレイ(round trip delay) と呼ばれる。ＰＢ点では、ＤＵＴ出力波形の立下りはＰＡ点のそれよりτｄ２だけ遅れ、一方ドライバ出力波形の立上りはＰＡ点のそれよりτｄ１だけ早い。そのため、ＰＡ点で、ＤＵＴ出力の立下りとドライバ出力の立上りとの間隔ｔｂが短い高速試験を行おうとすると、ＰＢ点では図に示すようにＤＵＴ出力の立下り波形とドライバ出力の立上り波形が衝突して、コンパレータＣＰでＤＵＴ出力波形の測定ができなくなる問題がある。
【０００４】
（２）上記の問題を解決する方法として、図５に示すようにドライバＤＲ出力端でのコンパレータＣＰとの接続を分離し、各々をドライバ出力側伝送線路６ａ及びコンパレータ入力側伝送線路６ｂの各一端に接続し、両線路の他端を互いに接続してＤＵＴのＩ／Ｏ端子８ａに接続する。そして入力側伝送線路６ｂはコンパレータＣＰ側で抵抗器Ｒｔにより終端する。なお出力側伝送線路６ａのドライバ側は図４と同様にドライバの出力抵抗Ｒｏにより終端されている。
【０００５】
図５Ｂに示すようにドライバ出力端のＰＢ点では、図４のＰＢ点と同様にＤＵＴ出力とドライバ出力とが衝突するが、図５のコンパレータ入力側のＰＣ点では、ＤＵＴ出力の立下り及びドライバ出力の立上り共ＰＡ点の波形に対して共にτｄ２だけ遅れているので、両者の間隔はＰＡ点における間隔ｔｂを保持し、衝突は起こらない。しかしながら、ＤＵＴ８の出力信号は伝送線路６ａ，６ｂを介してＲｏとＲｔの両者に印加されるため、出力電流の大きなＤＵＴしか測定できないと言う問題がある。
【０００６】
（３）一方、抵抗終端を用いないＣＭＯＳデバイスのＩ／Ｏ端子に対する試験方法として、図６に示すようにバッファアンプ（またはコンパレータ）１１と、ＦＥＴスイッチ１２をＤＵＴの直近に設ける方法がある。ＦＥＴスイッチ１２は図５ＢのＰＡ点の波形図で示したインターバルｔａ中にオフとされ、次のインターバルｔｂ中にオンとされる。この方法は、ＤＵＴのＩ／Ｏ端子が図５のように同時に２箇所で抵抗終端されることはなく、ＤＵＴとして大きな出力電流のものに限られると言うことはないが、しかしながらＤＵＴのピン数が少ない場合には実現できるが、ピン数の多い（ｎ本とする）場合には、バッファやＦＥＴスイッチの数もそれぞれｎ倍となるので、実装スペースの問題や、消費電力による発熱の問題があり、実現困難である。
【０００７】
また、図６の方法では、ＦＥＴスイッチ１２として低速のＦＥＴを用いると、寄生容量が大きいため波形が劣化し、コンパレータによる測定精度に問題があり、また高速のＦＥＴを用いると寄生容量は小さいので、波形の劣化する問題は少ないが、反面ゲート・ドレイン間及びゲート・ソース間のリーク電流が数１０nAと大きくなり、直流電流の測定精度が低下する問題がある。
【０００８】
【発明が解決しようとする課題】
この発明は、図６と同様にコンパレータＣＰの入力端でＤＵＴ出力とドライバ出力とが衝突しないようにするため、ドライバ出力側伝送線路６ａとコンパレータ入力側伝送線路６ｂを用いると共に、ＤＵＴ出力がドライバＤＲの出力抵抗ＲｏとコンパレータＣＰの入力端の抵抗Ｒｔ（図５）で同時に終端され、従ってＤＵＴとして大きな電流（従って電力）のものでないと測定できないと言う不都合を無くすために、ＤＵＴの直近にスイッチ素子を設ける。しかし、この発明は図６のようなＤＵＴの直近に設けるデバイスのスペースや発熱が大きくなる問題がなく、また寄生容量やリーク電流の大きい問題のないＩ／Ｏ切換スイッチ回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
（１）請求項１のＩ／Ｏ切換スイッチ回路は、パフォーマンスボードに実装される第１回路と、その第１回路と伝送線路により接続され、テストヘッド内に実装される第２回路とより成る。
第１回路は、一端がＤＵＴのＩ／Ｏ端子に接続され、他端がドライバ出力側伝送線路の延長端及びコンパレータ入力側伝送線路の延長端にそれぞれ接続される第１及び第２フォトコンダクティブスイッチと、それら第１，第２フォトコンダクティブスイッチをそれぞれオン／オフさせる第１，第２レーザダイオードとより成る。
【００１０】
第２回路は、第１定電流源と、電流値が第１定電流源の電流値より小さな第２定電流源と、第１定電流源を第１または第２レーザダイオードのいずれかに切換接続する第１差動スイッチと、第２定電流源を第２レーザダイオードまたはダミー回路に切換接続する第２差動スイッチとを有する。
更に第２回路は、第１または第２差動スイッチより第２レーザダイオードに供給する電流を２分配して、一方を２レーザダイオードに他方をダミー回路に供給する電流分配回路と、第２差動スイッチを切換制御して、ＤＣ（直流）試験モードのとき、第２定電流源の電流を第２レーザダイオードに供給させ、ＡＣ（交流）試験モードのとき、該電流をダミー回路に供給させるＤＣ／ＡＣ試験選択回路とを有する。
【００１１】
更に第２回路は、第１差動スイッチを切換制御し、ＤＣ試験モード時第１定電流源の電流を第１レーザダイオードに供給し、ＡＣ試験モード時第１定電流源の電流を第１及び第２レーザダイオードに選択的に供給するＩ／Ｏ制御回路と、電流分配回路の電流分配率を制御し、第１定電流源より第２レーザダイオードに供給する電流値を調整して、第２フォトコンダクティブスイッチのオン抵抗を調整・設定するオン抵抗調整・設定回路とを有する。
【００１２】
（２）請求項２の発明は、前記（１）において、第１または第２差動スイッチは、エミッタ同士が接続されて、第１または第２定電流源に接続される２個のトランジスタより構成される。
（３）請求項３の発明は、前記（１）において、電流分配回路は、２個のトランジスタより成る差動増幅回路で構成され、それらトランジスタのエミッタ同士が接続されて、第１及び第２差動スイッチのそれぞれの一方の切換端子に接続され、一方のトランジスタのコレクタが第２レーザダイオードに、他方のトランジスタのコレクタがダミー回路にそれぞれ接続される。
【００１３】
（４）請求項４の発明は、前記（１）において、第１回路が集積化されているものである。
（５）請求項５の発明は、前記（１）において、ＤＣ試験モードのとき、第１，第２定電流源より第１，第２レーザダイオードにそれぞれ点灯用電流を供給するものである。
【００１４】
（６）請求項６の発明は、前記（１）において、ＡＣ試験モードのとき、ドライバより試験波形をＤＵＴに印加する際、第１定電流源より第１レーザダイオードに点灯電流を供給し、一方、第２レーザダイオードは非点灯状態とし、コンパレータでＤＵＴの応答波形を測定する際、第１定電流源より第２レーザダイオードに点灯電流を供給し、一方、第１レーザダイオードは非点灯状態とするものである。
【００１５】
（７）請求項７の発明は、前記（１）において、ＡＣ試験モードにおける第２フォトコンダクティブスイッチのオン抵抗Ｒon２は、ＤＵＴの出力抵抗をＲout ，コンパレータ入力側伝送線路の特性インピーダンスを｜Ｚｒ｜とすると、Ｒon２≒｜Ｚｒ｜−Ｒout に設定される。
【００１６】
【発明の実施の形態】
図１，図２の実施例を参照して、発明の実施の形態を説明する。図１には図４〜６と対応する部分に同じ符号を付けてある。ＩＣ試験装置では、ＤＣ（直流）試験モードとＡＣ（交流）試験モードが存在する。ＤＣ試験モードではＤＵＴ８のＩ／Ｏ端子８ａに直流電圧電流測定ユニットＤＣＵ１よりＩ／Ｏ端子８ａに所定の直流電圧を印加し、（その電圧はＤＣＵ２で測定する）、そのとき発生した電流をＤＣＵ１で測定したり、ＤＣＵ１より所定の直流電流をＩ／Ｏ端子に印加し（その電流値はＤＣＵ１で測定する）、そのとき発生した電圧をＤＣＵ２で測定する。ＤＣＵ１，ＤＣＵ２は通常ＩＣ試験装置本体２に収容され、ピンエレクトロニックスボード５内でスイッチＲＬ２，ＲＬ４によりドライバ出力側またはコンパレータ入力側伝送線路６ａ，６ｂの一端にそれぞれ接続される。
【００１７】
一方、ＡＣ試験モードではドライバＤＲよりＩ／Ｏ端子８ａに試験波形を印加し、その結果、Ｉ／Ｏ端子に発生したＤＵＴの応答波形をコンパレータＣＰで測定する。ドライバＤＲ及びコンパレータＣＰはスイッチＲＬ１，ＲＬ２を介して出力側または入力側伝送線路６ａまたは６ｂにそれぞれ接続される。各試験モードにおけるこれらスイッチのオン／オフ状態を図２に示してある。
【００１８】
この発明のＩ／Ｏ切換スイッチ回路は、パフォーマンスボード７に実装される第１回路２１と、その第１回路２１と複数の伝送線路で接続され、テストヘッド４内に実装される第２回路２２とより成る。
第１回路２１は、一端がＤＵＴのＩ／Ｏ端子８ａに接続され、他端が出力側伝送線路６ａの延長端及び入力側伝送線路６ｂの延長端にそれぞれ接続される第１及び第２フォトコンダクティブスイッチ（以下ＰＣＳＷと言う）ＰＣＳＷ１，ＰＣＳＷ２と、それぞれのスイッチに対して光を点滅させてオン／オフさせる第１，第２レーザダイオードＬＤ１，ＬＤ２とより成る。
【００１９】
この第１回路２１はＤＵＴ８の１個のＩ／Ｏ端子当たり１回路を必要とするが、複数回路分をまとめて集積化するのが望ましい。ＰＣＳＷは極めて高速なスイッチング動作が可能で、ターンオン時間１ns，端子間容量３１fFと非常に小さく、オン抵抗が３０〜６０Ωのものが開発されている。図５ＢのＰＡ点の波形図を用いて説明すると、インターバルｔａ内でＰＣＳＷ１がオフ、ＰＣＳＷ２がオンとなり、次のインターバルｔｂ内でＰＣＳＷ１がオン、ＰＣＳＷ２がオフとされる。
【００２０】
テストヘッド４内に実装される第２回路２２は次に述べるように多数の部分回路から構成される。２３は電流値がＩ１の第１定電流源であり、２４は電流値がＩ２（Ｉ２＜Ｉ２）の第２定電流源２４である。２５は第１定電流源２３を第１，第２レーザダイオードＬＤ１，ＬＤ２のいずれかに切換接続する第１差動スイッチであり、この例ではエミッタの結合されたトランジスタＱ４，Ｑ５より成る。差動スイッチの各トランジスタは一方がオンのとき他方はオフとなる。また２６は第２定電流源２４を第２レーザダイオードＬＤ２または所定のダミー回路（この例では共通電位点）に切換接続する第２差動スイッチであり、この例ではエミッタの結合されたトランジスタＱ６，Ｑ７より成る。
【００２１】
２７は第１または第２差動スイッチ２５，２６より出力される第１または第２定電流源の電流Ｉ１，Ｉ２を２分配して一方を第２レーザダイオードＬＤ２に供給し、他方をダミー回路（この例では共通電位点）に供給する電流分配回路であり、エミッタの結合されたトランジスタＱ２，Ｑ３より成る。両トランジスタは差動スイッチの場合と異なり、カットオフ（ボトム）と飽和領域との間の直線領域（アクティブ領域）で動作するようにベース電圧が与えられて、差動増幅回路を構成し、一方のコレクタ電流が増えれば他方のコレクタ電流は減少するように動作する。
【００２２】
２８のＤＣ／ＡＣ試験選択回路は、第２差動スイッチ２６を制御していずれかのモードを選択する回路である。即ち、ＤＣ試験モード時にはトランジスタＱ７をオフに、Ｑ６をオンに制御して、第２定電流源２４の電流Ｉ２を電流分配回路２７を介して第２レーザダイオードＬＤ２に供給し、点灯させる。このとき後述するように、Ｑ４はオン、Ｑ５はオフに制御され、Ｉ１はＬＤ１に供給される。このようにＤＣ試験時にはＬＤ２にＩ２より小さいＩ２を供給することによって省電力を図っている。ＰＣＳＷ２のオン抵抗Ｒon２は多少増えるが、直流電流電圧測定ユニットＤＣＵ２によるＩ／Ｏ端子８ａの電圧測定値はほとんど影響を与えない。
【００２３】
一方、ＡＣ試験モード時にはＱ７をオン、Ｑ６をオフ制御するので、第２定電流源２４から第２レーザダイオードＬＤ２に供給する電流はゼロである。このときＬＤ２には後述するが必要に応じ第１定電流源２３の電流が供給される。各トランジスタＱｉ，ＬＤ１，ＬＤ２，ＰＣＳＷ１，ＰＣＳＷ２のオン／オフ状態を図２に示してある。
【００２４】
２９のＩ／Ｏ制御回路は第１差動スイッチ２５の切換えを制御し、第１または第２レーザダイオードＬＤ１，ＬＤ２を選択的に点灯させる。即ち、ＤＣ試験モード時には、Ｑ４をオン、Ｑ５をオフに制御して第１定電流源２３の電流を第１レーザダイオードに供給する。このとき第２レーザダイオードＬＤ２には第２定電流源２４より電流が供給される。ＡＣ試験モード時では、ドライバの出力波形をＤＵＴに印加するときに、ＤＣ試験と同様にＱ４をオン、Ｑ５をオフに制御して第１定電流源２３の電流を第１レーザダイオードに供給する。このときＤＵＴの応答波形をコンパレータで測定するときに、逆にＱ４をオフ、Ｑ５をオンに制御して、第１定電流源２３の電流Ｉ１を電流分配回路２７を介して第２レーザダイオードＬＤ２に供給する。
【００２５】
３０のオン抵抗調整・設定回路は、電流分配回路２７のＱ３のベースに与える電圧ＶＣを可変してその分配率を制御し、第１定電流源よりＬＤ２に供給する電流を調整してＰＣＳＷ２のオン抵抗Ｒon２を調整して、Ｉ／Ｏ端子８ａにおけるＤＵＴの出力抵抗Ｒout とＰＣＳＷ２のオン抵抗Ｒon２との和が入力側伝送線路６ｂの特性インピーダンス｜Ｚr ｜に等しくなるように設定する。このようにすると、ＡＣ試験モードで、コンパレータＣＰでＤＵＴの応答波形を測定する際、インピーダンス不整合のために応答波形に図３に示すようなオーバシュートやアンダーシュートが現れないので測定精度が向上する。
【００２６】
（ＰＣＳＷ２のオン抵抗の調整について）
ＰＣＳＷ２のオン抵抗は装置のインシャライズ時（初期調整時）に行われる。その方法はＤＣＵ２を用いる方法と、コンパレータＣＰでＤＵＴの応答波形を測定する方法とがある。
▲１▼ ＤＣＵ２を用いる方法
Ｑ４をオフ、Ｑ５をオン；Ｑ６をオフ、Ｑ７をオンとし、ＬＤ１の電流ＩＬＤ１＝０（ＰＣＳＷ１はオフ）とし、ＬＤ２の電流ＩＬＤ２としてＩ１の一部を分配供給し、ＰＣＳＷ２をオンとする。ＲＬ４をオンとしてＤＣＵ２によりＤＵＴのＩ／Ｏ端子８ａの出力抵抗Ｒout とＰＣＳＷ２のオン抵抗Ｒonの和を測定しながら、オン抵抗調整・設定回路３０の出力電圧ＶＣを調整し、上記抵抗の和が入力側伝送線路６ｂの特性インピーダンス｜Ｚｒ｜（例えば５０Ω）に合わせる。例えばＲout ≒１０ΩとすればＲon２＝４０Ωのときに伝送線路６ｂとのインピーダンスの整合がとれる。従って、ＡＣ試験モードにおけるコンパレータの入力波形は図３の内のオーバシュートやアンダシュートのない波形▲２▼となる。
【００２７】
▲２▼ コンパレータを用いる方法
Ｑ４をオフ、Ｑ５をオン；Ｑ６をオフ、Ｑ７をオンとし、ＩＬＤ１＝０（ＰＣＳＷ１はオフ）とし、ＩＬＤ２としてＩ１の一部を分配供給し、ＰＣＳＷ２をオンとする。ここまでは▲１▼と同じである。ＲＬ３をオン、ＲＬ４をオフとし、プログラム制御によりコンパレータＣＰでＤＵＴの出力波形（図３）のオーバシュートやアンダシュートを測定しながら、オーバシュートやアンダシュートが無くなるようにオン抵抗調整・設定回路３０の出力電圧を調整する。このようにすると結果として、ＤＵＴの出力抵抗Ｒout とＰＣＳＷ２のオン抵抗Ｒon２との和が入力側伝送線路６ｂの特性インピーダンス｜Ｚｒ｜に等しい値に設定される。
【００２８】
【発明の効果】
この発明ではＤＵＴの直近に設けるフォトコンダクティブスイッチＰＣＳＷ１，ＰＣＳＷ２，及びレザダイオードＬＤ１，ＬＤ２より成る第１回路は極めて小形に形成でき、また電力消費が極めて小さく、従って実装スペースや発熱量が少なくて済むので、適用可能なＤＵＴのＩ／Ｏ端子数を増やすことが容易である。第１回路をＬＳＩ化した場合には、いっそう顕著である。
【００２９】
またフォトコンダクティブスイッチは寄生容量やリーク電流が極めて小さくできるので、Ｉ／Ｏ切換スイッチ回路の波形の劣化やリーク電流が少なく、これらに起因する測定精度の低下する問題が改善される。
この発明では、ＤＣ試験モードにおいてＬＤ２，従ってＰＣＳＷ２をオンさせる際に電流を供給する第２定電流源２４の電流Ｉ２は第１定電流源２４の電流Ｉ１より可なり小さくできるので（ＤＣＵ２で電圧を測定できればよいので）、全体として省電力が図られる。
【図面の簡単な説明】
【図１】この発明の実施例を示す回路図。
【図２】図１の各トランジスタ及びスイッチ類のオン／オフ状態を示す図。
【図３】図１のＰＣＳＷ２のオン抵抗を変化させた場合のコンパレータ入力信号の波形図。
【図４】Ａは従来のＩＣ試験装置のＤＵＴとのインターフェース部分の要部を示すブロック図、ＢはＡの動作波形図。
【図５】Ａは従来の他のＩＣ試験装置のＤＵＴとのインターフェース部分の要部を示すブロック図、ＢはＡの要部の動作波形図。
【図６】従来の更に他のＩＣ試験装置のＤＵＴとのインターフェース部分の要部を示すブロック図。

Claims

ＩＣ試験装置のテストヘッドよりパフォーマンスボード（被試験ＩＣが取付けられる）上に延長されたドライバ出力側伝送線路及びコンパレータ入力側伝送線路の各延長端と、被試験ＩＣ（以下ＤＵＴと言う）のＩ／Ｏ端子との接続をオン／オフするＩＣ試験装置のＩ／Ｏ切換スイッチ回路において、前記パフォーマンスボードに実装される第１回路と、その第１回路と伝送線路により接続され、前記テストヘッド内に実装される第２回路とより成り、
前記第１回路は、一端が前記ＤＵＴのＩ／Ｏ端子に接続され、他端が前記ドライバ出力側伝送線路の延長端及び前記コンパレータ入力側伝送線路の延長端にそれぞれ接続される第１及び第２フォトコンダクティブスイッチと、
それら第１，第２フォトコンダクティブスイッチをそれぞれオン／オフさせる第１，第２レーザダイオードとより成り、
前記第２回路は、
第１定電流源と、電流値が第１定電流源の電流値より小さな第２定電流源と、前記第１定電流源を前記第１または第２レーザダイオードのいずれかに切換接続する第１差動スイッチと、
前記第２定電流源を前記第２レーザダイオードまたはダミー回路に切換接続する第２差動スイッチと、
前記第１または第２差動スイッチより前記第２レーザダイオードに供給する電流を２分配して、一方を前記第２レーザダイオードに他方をダミー回路に供給する電流分配回路と、
前記第２差動スイッチを切換制御して、ＤＣ（直流）試験モードのとき、前記第２定電流源の電流を前記第２レーザダイオードに供給させ、ＡＣ（交流）試験モードのとき、該電流をダミー回路に供給させるＤＣ／ＡＣ試験選択回路と、
前記第１差動スイッチを切換制御し、ＤＣ試験モード時前記第１定電流源の電流を前記第１レーザダイオードに供給し、ＡＣ試験モード時前記第１定電流源の電流を前記第１，第２レーザダイオードに選択的に供給するＩ／Ｏ制御回路と、
前記電流分配分回路の電流分配率を制御し、前記第１定電流源より前記第２レーザダイオードに供給する電流値を調整して、前記第２フォトコンダクティブスイッチのオン抵抗を調整・設定するオン抵抗調整・設定回路と、
を具備することを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、前記第１または第２差動スイッチは、エミッタ同士が接続されて、前記第１または第２定電流源に接続される２個のトランジスタより成ることを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、前記電流分配回路は、２個のトランジスタより成る差動増幅回路であって、それら各トランジスタのエミッタ同士が接続されて、前記第１及び第２差動スイッチのそれぞれの一方の切換端子に接続され、一方のトランジスタのコレクタが前記第２レーザダイオードに、他方のトランジスタのコレクタがダミー回路にそれぞれ接続されていることを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、前記第１回路が集積化されていることを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、ＤＣ試験モードのとき、前記第１，第２定電流源より前記第１，第２レーザダイオードにそれぞれ点灯用電流を供給することを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、ＡＣ試験モードのとき、
ドライバより試験波形をＤＵＴに印加する際、前記第１定電流源より前記第１レーザダイオードに点灯電流を供給し、一方、前記第２レーザダイオードは非点灯状態とし、
コンパレータでＤＵＴの応答波形を測定する際、前記第１定電流源より前記第２レーザダイオードに点灯電流を供給し、一方、前記第１レーザダイオードは非点灯状態とすることを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。
請求項１において、ＡＣ試験モードにおける前記第２フォトコンダクティブスイッチのオン抵抗Ｒon２は、ＤＵＴの出力抵抗をＲout ，コンパレータ入力側伝送線路の特性インピーダンスを｜Ｚｒ｜とすると、
Ｒon２≒｜Ｚｒ｜−Ｒout
に設定されていることを特徴とするＩＣ試験装置のＩ／Ｏ切換スイッチ回路。