JP3935338B2

JP3935338B2 - 差動信号の交差点に従って論理出力信号を送り出すための回路

Info

Publication number: JP3935338B2
Application number: JP2001346954A
Authority: JP
Inventors: バーナード・ロス
Original assignee: Verigy Singapore Pte Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2000-11-24
Filing date: 2001-11-13
Publication date: 2007-06-20
Anticipated expiration: 2021-11-13
Also published as: US20020075035A1; DE60001923T2; US6448806B1; DE60001923D1; EP1152530A1; EP1152530B1; JP2002208843A

Description

【０００１】
【発明の属する技術分野】
本発明は、差動信号の交差点に従って論理出力信号を送り出すための回路に関するものである。
【０００２】
【従来の技術】
その種の回路は、例えば、自動テスト装置（ＡＴＥ）のフロント・エンドにおいて有効に利用することが可能である。こうしたＡＴＥ環境において、テストを受ける装置（ＤＵＴ）の出力信号は、シングル・エンド並びに差動タイプの信号とすることが可能である。
【０００３】
ユーザにとってのＡＴＥの値は、多くの異なる要素によって決まる。それらのうちの２つは、どれだけ多くの異なる部分および異なる信号タイプの何れか一方または両方をテストすることができるかという意味において、普遍性と、テスト結果を得る速度及び正確さという意味において、性能である。
【０００４】
ＤＵＴで発生した信号を受信するようになっている回路に関して、シングル・エンド信号（ＡＴＥに対して送り出すのに１つのピンだけしか必要としない信号）を生じるＤＵＴが、差動信号（一方のピンが通常の論理出力レベルを表し、もう一方が相補性論理出力レベルを表す、２つのピンを必要とする信号）を送り出すＤＵＴと同じテスト装置においてテストされなければならない場合に、問題が生じる。
【０００５】
本発明に関する後掲の図面及び解説を明確に理解するためには、以下で用いられる規則について説明しておくのが望ましい。
【０００６】
図１ａには、例えば、ＡＴＥシステムに用いられるコンパレータの基本回路図が示されている。それは、本質的に、トランジスタＱ１及びＱ２から形成された対称差動増幅器である。この単純な対称差動増幅器は、基本的に、２つの出力信号、すなわち、通常信号と相補性信号を送り出す。
【０００７】
Ｑ１への入力信号ＩＮが、Ｑ２に適用されるしきい値ＴＨと比較される。その結果は、Ｑ２から生じる通常信号ＯＵＴ１であり、Ｑ１から生じる相補性信号ＮＯＵＴ１である。両物理的信号とも、同じ情報内容を表している（論理０が、必ず、ＯＵＴ１＝低で、ＮＯＵＴ１＝高を意味する）ので、図１ｂ及び１ｃに描かれるように、ＯＵＴ１及びＯＵＴ２ではなく、１つの出力ラインＯＵＴだけを示せば十分であり、ほとんどの記号表現及びブロック図において用いられる。ラインＯＵＴは、全く一般に、通常信号の極性を表していると言ってもよく、従って、必ず、ＯＵＴ１のような挙動を示す。
【０００８】
現在のＡＴＥの大部分は、シングル・エンド信号だけしか処理することができず、これまでのところ、差動信号を取り扱うことが可能なものは、ほんのわずかしかない。シングル・エンドＡＴＥによって差動信号を取り扱うために現在用いられている概念は、図２に示すように、２つのシングル・エンド・コンパレータＣ１及びＣ２を利用することであり、Ｃ１に対するしきい値電圧ＶＴＨ１及びＣ２に対するしきい値電圧ＶＴＨ２が、同じレベル、通常は、論理レベルの５０％にセットされる。この例では、ＳＩＧは、ＤＵＴからＡＴＥへの通常信号レベルの入力信号を表し、ＮＳＩＧは、非相補性信号レベルの入力信号を表している。
【０００９】
この概念の主たる欠点は、信号ＳＩＧ−ＮＳＩＧのゼロ交差点が、（ＳＩＧ−ＶＴＨ）及び（ＮＳＩＧ−ＶＴＨ）の何れか一方または両方のゼロ交差点と同じでない場合に生じる、タイミングの不正確さである。
【００１０】
均等に最小限の遅延が施されたゼロ交差から生じるタイミング・エラーが、図３に表されているが、これに示すように、Ｃ１の出力信号ＯＵＴ１とＣ２の出力信号ＯＵＴ２は、位相がずれている。ＯＵＴ１とＯＵＴ２の両方の前縁及び後縁は、外側の点線間の中央の縦点線によって表示された、正しい時点に比べてシフトしている。計算された信号曲線（ＳＩＧ−ＮＳＩＧ）には、ＳＩＧとＮＳＩＧの実信号交差が示されている。図３には、この曲線から得られる、予測タイミング・エラーのない出力信号ＯＵＴ１＿ＥＸＰも表示されている。ＮＳＩＧとＶＴＨ、および、ＳＩＧとＶＴＨの実ゼロ交差は、外側の点線に相当し、この図の下部の線において、ＯＵＴ１及びＯＵＴ２対（ＳＩＧ−ＮＳＩＧ）の実ゼロ交差のタイミング・エラーを示している。これから明らかなように、ＡＴＥによって不正確なＤＵＴ信号にさらに処理を加えると、測定エラーが生じ、ほとんどの場合、テストを受けるＤＵＴに関して信頼に足る推定が得られなくなる。
【００１１】
図示の移相は、信号ＳＩＧとＮＳＩＧの交差点が、高レベルと低レベルの真ん中にない状況の単なる一例にすぎない点に留意されたい。他の状況としては、例えば、異なる揺れ、レベル、または、遷移時間があり得る。
【００１２】
従って、図４ａから４ｃに示す、異なるアプローチが検討されてきた。両代替案を取り扱うことが可能なＡＴＥには、２つのシングル・エンド・コンパレータＣ１、Ｃ２と、独立した出力ラインＯＵＴＤを備えた１つの差動コンパレータを利用することが可能なものもある。通常信号レベルに関する差動コンパレータＤの入力ラインは、Ｃ１の入力において、通常論理レベルを備えた差動信号ＳＩＧを伝送するラインに接続され、相補性信号レベルに関するＤの入力ラインは、Ｃ２の入力において差動信号ＮＳＩＧのラインに接続される。図４ａの実施例には、差動コンパレータの出力ＯＵＴＤのために余分なラインが必要になるという欠点がある。
【００１３】
出力ラインの費用を節減するため、図４ｂの例に示すように、ＯＵＴＤの代わりにＯＵＴ１を用いることが、ただし、ＯＵＴ１をＣ１の出力またはＤの出力に接続するスイッチＳＷＩを追加して、本来、シングル・エンド応用例に用いられるラインが、これにより、異なる応用例にも役立つようにすることによって可能になる。
【００１４】
図４ｃには、スイッチＳＷ２を利用して、ＳＷ２がＣ１へのＶＴＨ１ラインに挿入されるか、あるいは、Ｃ２へのＶＴＨ２ラインに挿入されるかに従って、一方のしきい値電圧ＶＴＨ１（２）と相補性信号ＮＳＩＧ（通常信号ＳＩＧ）のいずれかを、コンパレータＣ１（Ｃ２）の一方に経路指定することが可能な、もう１つの代替案が示されている。図４ｃには、さらに、Ｃ１に関する回路修正が示されている：すなわち、ＳＷ２だけがＣ１に接続され、シングル・エンド・モードの場合、ＳＷ２によって、Ｃ１がしきい値電圧ＶＴＨ１に接続され、差動モードの場合、ＳＷ２によって、Ｃ１がＣ２の入力においてＮＳＩＧに接続されるようになっている。
【００１５】
図４ａ及び４ｂによるアプローチには、各入力信号ライン毎に、ＡＴＥによってシングル・エンド応用例が実行されない場合には用いられない、追加コンパレータによる負荷が加えらるので、重大な欠点がある。こうした場合、差動コンパレータＤは、寄生負荷に相当する。一方、ＡＴＥが、差動応用例を実行している場合、シングル・エンド・コンパレータＣ１及びＣ２は、寄生信号歪みの一因になる。コンパレータの入力ラインにおける寄生キャパシタンスのために、入力信号が遅延し、その周波数が制限を受けるため、これは、ＡＴＥの性能に有害な影響を及ぼすことになる。もう１つの欠点とみなすことことができるのは、上述のアプローチでは、その実施にかなり多くの電力とシリコン・スペースがさらに必要になるという点である。さらに、図４ｃに示す解決法は、スイッチを介して転送される信号が、本質的に歪んだものになり、信号遅延や、それ自体による他の歪みを生じるので、高速応用例には役に立たない。
【００１６】
しかし、これらの問題は、２つの異なる専用ＡＴＥ、または、ピン専用の電子回路要素を有する、異なる専用プラグイン・プリント回路カードを備えた１つのＡＴＥを利用することによって解決することが可能である。しかし、両解決法とも、やはり、コストが高くなるとか、余分なフロア・スペースが要るとか、ＡＴＥによるチャネル使用の普遍性が制限されるといった、厳しい欠点がある。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、差動信号の交差点に従って論理出力信号を送り出す改良された回路を提供することにある。
【００１８】
【課題を解決するための手段】
従って、本発明の回路構造によれば、それが接続されたＡＴＥの測定ノードに寄生コンポーネントを追加することなく、従って、ＡＴＥの入力チャネルの帯域幅に望ましくない影響を及ぼすことなく、２つのシングル・エンド・コンパレータを差動コンパレータに組み合わせることが可能になる。コンパレータの組み合わせ回路構成に必要な追加コンポーネント数、並びに、追加電流を最小限にすることも可能である。
【００１９】
明らかに、本発明は、例えば、ＡＴＥコントローラ回路構成に組み込まれた適合するデータ処理装置による実行が可能な、適合するソフトウェア・サブルーチンまたはプログラムによって、部分的にまたは完全に実現することが可能である。
【００２０】
本明細書では、ＡＴＥ応用例について説明されるが、本発明がそれに制限されるものではなく、差動信号の交差点に従って論理出力信号を送り出さなければならないいかなる場合にも適用可能であることは、やはり明らかである。
【００２１】
【発明の実施の形態】
本発明のベースとなる新規の概念は、ほとんど全ての比較回路（すなわちコンパレータ）が、２つ以上の増幅段から構成されており、第１の増幅段は、その増幅が比較的小さいので、その定常特性（特性曲線）にかなり広い線形領域を生じるという事実を利用している。
【００２２】
図５には、本発明の基本が示されている。図５には、例えば、図２のコンパレータＣ１の２つの増幅段ＣＳ１及びＣＳ２が示されている。増幅段の少なくとも２つの段への同じ細分は、コンパレータＣ２にも施すことが可能であるが、図５には、Ｃ２は示されていない。論理低から論理高への信号ＳＩＧのレベル遷移は、図５の（ＳＩＧ−ＶＴＨ）時間軸上に見ることができるように、広い範囲にわたって線形に進行する。線形領域の中央にくるように適正なバイアスがかけられた、線形領域から得られる、第１段ＣＳ１の出力信号ＯＵＴ１が、同様の増倍率を備えた第２段ＣＳ２に転送される。これは、第２段ＣＳ２の追加増幅のため、入力信号に関する線形領域が小さくなることを表しており、任意の後続増幅段を続ける効果を表している。
【００２３】
本発明の回路で最良の結果が得られるようにするには、（ＳＩＧ−ＮＳＩＧ）のゼロ交差が第１段の線形領域内において生じるのが望ましい。差動テストを必要とするＤＵＴの大部分は、１ボルト以下の範囲内における低信号の揺れを利用しているので、この条件は、ほぼ全てのケースにおいて満たされる。
【００２４】
図６ａには、本発明の一般概念が、内部で第１段と第２段に分割される差動コンパレータとして理解することが可能な、ブロック図の形で示されている。各コンパレータＣ１、Ｃ２における第１段の広い線形領域は、第１段の後、コンパレータＣ１の信号ＳＩＧＯＵＴ（ＯＵＴ１）及びコンパレータＣ２の信号ＮＳＩＧＯＵＴ（ＯＵＴ２）を発生するために利用され、これらの信号は、和信号（ＳＩＧＯＵＴ−ＮＳＩＧＯＵＴ）を発生して、回路構成のＶＴＨ３レベル（ほとんど０Ｖにセットされる）に対する最終比較を実施する第３のコンパレータＣ３に送られ、結果として信号ＯＵＴＤが生じることになる。
【００２５】
留意すべきは、図６ａのＣ１及びＣ２が、それぞれ、引き続き、減算を実施する第１段に相当し、Ｃ３が、それ以外の全ての段（２、３、．．．）に相当し、Ｃ１、Ｃ２、及び、Ｃ３が、全体として、コンパレータ回路を形成しているという点である。
【００２６】
図７ａから７ｆのさらに明確な理解が得られるように、図６ｂには、減算器の機能Ｓが、信号ＳＩＧＯＵＴ−ＮＳＩＧＯＵＴの差を形成する独立した機能として示されている。次に、コンパレータＣ３によって、和信号が回路構成のＶＴＨ３＝０Ｖと関連づけられる。コンパレータによって差動信号を取り扱うため、通常通り、しきい値電圧ＶＴＨは、やはり、ＶＴＨ＝ＶＴＨ１＝ＶＴＨ２にセットされる。
【００２７】
図６ｃには、エラーのない出力信号ＯＵＴＤの結果が得られる方法の信号位相が示されている。最初の上から６つのラインは、図３に示すものと同じである：信号ＳＩＧおよびＮＳＩＧの交差が、ＳＩＧ−ＮＳＩＧとゼロ電圧ラインとのゼロ交差と同時に生じる。これは、予測信号ＯＵＴＤ＿ＥＸＰがＳＩＧ／ＮＳＩＧ交差と同位相をなすことを表している。６番目のラインの下方にある信号ラインは、本発明が、広い出力線形領域を利用して、信号ＮＳＩＧＯＵＴ及びＳＩＧＯＵＴを発生する方法を明らかにする。これらの信号は、減算器Ｓに送られて、差信号ＳＩＧＯＵＴ−ＮＳＩＧＯＵＴが生じ、この信号がコンパレータＣ３に転送されて、最終比較が実施される。この結果、所望のエラーのない差動出力信号ＯＵＴＤが得られる。
【００２８】
図７ａから７ｆには、本発明の基本概念の多種多様な実施例が示されている。本発明の骨子は、通常の技術者であって、本発明の基本概念、すなわち、シングル・エンド・コンパレータの第１の増幅段の広い（ほぼ）線形領域を利用して、信号減算を実施するという概念に留意する者には明らかになると思われる、さらに多くの回路構造にわたっている。
【００２９】
図６ａと全く同様の図７ａのブロック図から始めると、減算器Ｓのタッピング・ポイントが、コンパレータＣ１の増幅の小さい第１段Ｃ１Ｓ１と第２段Ｃ１Ｓ２の間、及び、コンパレータＣ２の増幅が同等に小さい第１段Ｃ２Ｓ１と第２段Ｃ２Ｓ２の間で選択されることが分かる。差信号ＳＩＧＯＵＴ−ＮＳＩＧＯＵＴが、減算器Ｓ（図６ａを参照されたい）によって得られ、差動コンパレータＣ３に供給され、タイミング・エラーのない差動出力信号ＯＵＴＤが発生する（図１ａから１ｃも参照されたい）。
【００３０】
図７ｂに示すように、スイッチＳＷが追加され、減算器ＳがＣ１Ｓ１とＣ１Ｓ２の間に挿入されると、図７ａのＣ３は、もはや必要ではなくなる。
【００３１】
図７ｃの構造は、２位置スイッチＳＷを用いて、Ｃ２Ｓ１とＣ２Ｓ２の間の接続ラインが減算器ＳまたはＣ２Ｓ２に接続される限りにおいて、図７ｂとは異なっている。差動モードの（ＳＷが上位置にある）場合、Ｃ１Ｓ２は、エラーのない差動出力信号ＯＵＴＤを送り出す。ＳＷが下位置にある場合、回路全体が、二つの独立シングル・エンド・コンパレータとして機能する。
【００３２】
図７ｄには、もう一つの代替案が示されている。２つの減算器Ｓ１及びＳ２と、２つのスイッチＳＷ１及びＳＷ２を利用して、Ｃ１Ｓ２によって（ＳＷ１が閉じ、同時に、ＳＷ２が開く場合）、または、Ｃ２Ｓ２によって（ＳＷ１が開き、ＳＷ２が閉じる場合）、または、Ｃ１Ｓ１及びＳ２Ｓ２によって（ＳＷ１及びＳＷ２が閉じる場合）ＯＵＴＤが発生する。
【００３３】
図７ｅのブロック図では、１つの減算器Ｓと、スイッチＳ１及びＳ２だけしか利用されておらず、Ｓ２は２位置スイッチである。図７ｄの構成と同様、このコンパレータは、Ｃ１Ｓ２または両方によってタイミング・エラーのない差動信号ＯＵＴＤを発生することが可能である。第１のケースでは、ＳＷ１が閉じ、ＳＷ２が下位置について、Ｃ２Ｓ１をＣ２Ｓ２に接続する。第２のケースでは、ＳＷ１がやはり閉じ、ＳＷ２が上位置について、Ｓの出力をＣ２Ｓ２に接続する。シングル・エンド動作の場合、ＳＷ１が開き、ＳＷ２が下位置につく。
【００３４】
図７ｆには、入力信号ＳＩＧ及びＮＳＩＧが浮動レベルを備えることができるようにする応用例に関するブロック構成が示されている。補償のため、両信号が、加算器Ａにおいて加算され、引き続き、和信号が、除算器Ｄによって２で割られる。浮動レベル入力信号の場合、２位置スイッチＳＷ１及びＳＷ２を利用して、この平均信号が、しきい値電圧ＶＴＨ１及びＶＴＨ２の代わりに、Ｃ１Ｓ１及びＣ２Ｓ１に供給される（ＳＷ１が下位置につき、ＳＷ２が上位置につく）。非浮動レベル入力信号の場合、スイッチＳＷ１が上位置につき、スイッチＳＷ２が下位置について、しきい値電圧がＣ１Ｓ１及びＣ２Ｓ１に印加される。もう１つの信号処理は、図７ｃに示す通りとすることが可能であり、ＳＷがＳＷ３と同じ機能を果たす。
【００３５】
上述の浮動しきい値アプローチは、図７ａ、７ｂ、７ｄ、及び、７ｅに示す回路にも適用することが可能である。
【００３６】
図８には、ＮＰＮトランジスタによって実現される、図７ｃによる単純な回路構成が描かれている。タイミング・エラーのない差動出力信号ＯＵＴ１とＮＯＵＴ１（図７ｃのＯＵＴＤ）、及び、ＯＵＴ２とＮＯＵＴ２を発生するのに重要な線形領域は、基本的に、電流源から得られる、コンパレータＣ１と抵抗器Ｒ１０及びＲ１１を流れる電流Ｉ１によって形成される。コンパレータＣ２の場合、線形領域は、基本的に、やはり、電流源とＲ２０及びＲ２１から得られる、Ｉ２によって形成される。スイッチＳＷは、トランジスタＱ１、Ｑ２、Ｑ２６、及び、Ｑ２７と減算器Ｓによって、電流が、Ｑ２２、Ｑ１を通ってＯＵＴ１に、また、Ｑ１３を通ってＯＵＴ１に流れ、さらに、Ｑ２３、Ｑ２を通ってＮＯＵＴ１に、また、Ｑ１２を通ってＮＯＵＴ１に流れることによって実現される。両部分電流の差によって、ＳＩＧＯＵＴ−ＮＳＩＧＯＵＴが生じている。図８の下部の表ＴＡＢ１には、動作モード、すなわち、シングル・エンド・モードまたは差動モードによって決まる、コンパレータの関与するノードとコンポーネント間のさまざまな関係が示されている。モード制御要素は、電圧ＶＣ２より十分に低いと、ＴＨ２＝ＴＨ２と相俟って、シングル・エンド・モードにし、ＶＣ２より十分に高いと、ＴＨ２＝ＴＨ１と相俟って、差動モードにする、電圧ＶＩＤである。
【００３７】
この回路構成では、シングル・エンド・モードの場合、または、差動モードの場合で、論理レベルが異なるので、この結果、後で接続される回路に問題を生じる可能性がある。シングル・エンド動作モードと差動動作モードの両方における論理レベルを同じにするため、カスコードＱ１６及びＱ１７（図９）が、ダイオードＤ１及びＤ２、及び、２位置スイッチＳＷ１と共に、追加される。差動動作を実施するため、ＳＷ１をＤ位置にすると、並列に接続されたダイオードＤ１及びＤ２に電流Ｉ（＝Ｉ１＝Ｉ２）が供給される。これによって、Ｑ１６とＱ１７を流れる電流の和が、動作モードによって変化することはなくなる。スイッチＳＷ１がＳ位置につくと、電流Ｉは、アースに導かれるか、あるいは、シングル・エンド・モードの場合には、オフになる（不図示）。
【００３８】
図９の下部の表ＴＢ２には、やはり、コンパレータの関与するノードとコンポーネント、及び、コンパレータをシングル・エンド動作モードまたは差動動作モードにするために用いられる制御信号とのさまざまな関係が示されている。
【００３９】
図７ａから７ｆに描かれたさまざまな構造のもう１つのサンプルが、図７ｅの構成の詳細回路図例に相当する図１０に示されている。基本モード制御要素は、やはり、表ＴＡＢ３において、コンパレータＣ１とＣ２との中間に示された、トランジスタＱ３とＱ４、及び、Ｑ１とＱ２を制御する制御電圧ＶＣＤ、及び、ＶＩＤである。トランジスタＱ３及びＱ４は、共に、Ｑ１２、Ｑ１３からの和電流の半分を受け取り、ノードＯＵＴ１及びＮＯＵＴ１の抵抗器Ｒ２３及びＲ２４にそれを供給する。従って、両出力は、基本的に、コンパレータの後続段によって後続処理を受ける差信号ＳＩＧ−ＮＳＩＧに相当する。
【００４０】
高速動作を実施するため、コンパレータの大部分は、通常、ＤＵＴ信号をサンプリングすべき場合に、最高の正確さが得られることになる、組み込みラッチ機能を備えるように設計されている。図１１に示すように、出力信号ＯＵＴは、ラッチ機能を利用することによって現状態に保持され、ラッチ・イネーブル信号ＬＥの遷移の発生時における、入力信号ＩＮの現在状態に左右されない。この瞬間、コンパレータＣ３（図６参照）の入力は、それ自体の出力またはその出力から直接得られる信号にスイッチされる。
【００４１】
図１２には、図１０の回路と図１１のラッチ機能の実現された組み合わせが示されている。コンパレータＣ１に関連したラッチ目的のため、ラッチ・イネーブル信号ＬＥが高になり、相補性信号ＮＬＥが低になると、起動されて、Ｑ１１、Ｑ１２、及び、Ｑ１３からＱ１０、Ｑ１４、及び、Ｑ１５に流れる再経路指定された電流Ｉ１が生じるようにする、Ｑ１８、Ｑ１９、Ｖ１ａ、Ｖ１ｂ、Ｉ１ａ、Ｉ１ｂ、Ｑ１４、及び、Ｑ１５を介したフィードバック経路が設定される。コンパレータＣ２内においてラッチ機能を実施するために、同じ措置が施される。組み込みラッチ機能のこの技法は、高速コンパレータに関して既知のところである。
【００４２】
トランジスタＱ１、Ｑ２、Ｑ３、及び、Ｑ４を利用して、両コンパレータ・タイプを組み合わせる方法の基本概念は、実施されるラッチ機能にも有効に作用する。差動モードの場合、Ｑ１６、Ｑ１７、及び、Ｑ３、Ｑ４の間における電流の分配は等しいので、結果生じる電圧、従って、両コンパレータのフィードバック特性も等しくなる。この結果、差電圧ＳＩＧ−ＮＳＩＧから所望のラッチ機能が得られることになる。Ｃ１及びＣ２の回路は同じであるため、Ｃ１に関してのみ、ラッチＬの詳細を説明すれば十分である。Ｃ２に組み込まれたラッチ機能の詳細は、従って、同じである。
【００４３】
Ｃ１（及びＣ２）に組み込まれたラッチ機能Ｌが、点線内に示されている。それには、トランジスタＱ１０、Ｑ１１、Ｑ１４、及び、Ｑ１５が含まれている。信号ＬＥが低（ＮＬＥが高）である限り、トランジスタＱ１０はオフになり（導通しなくなり）、電流１１が、トランジスタＱ１２及びＱ１３と、抵抗器Ｒ１０及びＲ１１を含む差動増幅器に流れる。Ｑ１２がオフであるため、Ｑ１４及びＱ１５から電流が流れる可能性はないので、それらが機能性に寄与することはない。この場合、コンパレータは、論理入力の変化がその出力において直接反映される透過モードにある。
【００４４】
ＬＥが高になると（ＮＬＥが低になると）、電流Ｉ１が、Ｑ１２、Ｑ１３、Ｑ１０、及び、Ｒ１１を含む差動増幅器から増幅器Ｑ１４、Ｑ１５に再経路指定され、この電流が、それらのベース接続における電圧間の差に従って、分配されるので、ＯＵＴ１及びＯＵＴ２をそれらの現在の状態に保持する正のフィードバックが生じることになる。図１３のパルス−時間図には、すぐ上で述べた、高速コンパレータに組み込まれたラッチ機能に関するラッチ制御信号ＬＥ及びＮＬＥの制御効果が示されている。図１２の下部の表ＴＡＢ４には、やはり、シングル・エンドまたは差動モードにおいてコンパレータを動作させるために用いられる不可欠な制御信号が示されている。
【００４５】
図１４には、ラッチ機能が組み込まれた、図７ｄによる実施例に相当する、やや単純な回路構成が示されている。コンパレータＣ１及びＣ２の電流は、それら両方の間で等分に分割され、その組み合わせが、出力ＯＵＴ１（相補性出力ＯＵＴ１Ｂ）及びＯＵＴ２（相補性出力ＯＵＴ２Ｂ）において直接行われる。
【００４６】
抵抗器Ｒ１からＲ４、Ｒ１４、Ｒ１５、２４、及び、Ｒ２５は、オプションであり、とりわけ、関与する半導体コンポーネントが互いにあまりにも異なるために、等電圧ＶＣ１＝ＶＤＣ１の必要条件を厳密に満たすことができない場合に、前記電流をより均等に分配するために利用することが可能である。図７ｄのスイッチＳＷ１及びＳＷ２は、図１４において、Ｑ１、Ｑ２、Ｒ１、Ｒ２、Ｒ２４、Ｒ２５、及び、Ｑ２６、Ｑ２７を含むＳＷ１と、Ｑ３、Ｑ４、Ｒ３、Ｒ４、Ｒ１４、Ｒ１５、及び、Ｑ１６、Ｑ１７を含むＳＷ２によって表されている。減算機能は、部分電流の減算を行って、ＯＵＴ１にＳＩＧＯＵＴ１−ＮＳＩＧＯＵＴ１が生じ、ＯＵＴ２にＮＳＩＧＯＵＴ１−ＳＩＧＯＵＴ１が生じるようにすることによって、図８に関して記載のところと同様に構成される。図１４の下部の表ＴＡＢ５には、やはり、シングル・エンド動作モードから差動動作モードにスイッチするのに用いられる、不可欠な制御要素が示されている。
【図面の簡単な説明】
【図１ａ】コンパレータの記号表現の略回路図及びブロック図である。
【図１ｂ】コンパレータの記号表現の略回路図及びブロック図である。
【図１ｃ】コンパレータの記号表現の略回路図及びブロック図である。
【図２】シングル・エンド信号並びに差動信号を取り扱うために用いられるコンパレータのブロック図である。
【図３】動作中に生じる図２のコンパレータの入力及び出力パルスに関するパルス−時間図である。
【図４ａ】シングル・エンド信号並びに差動信号を取り扱うために用いられるコンパレータの異なる回路構成図である。
【図４ｂ】シングル・エンド信号並びに差動信号を取り扱うために用いられるコンパレータの異なる回路構成図である。
【図４ｃ】シングル・エンド信号並びに差動信号を取り扱うために用いられるコンパレータの異なる回路構成図である。
【図５】本発明の基本概念を表した図である。
【図６ａ】本発明の一例の動作中における入力及び出力パルスに関するブロック図及びパルス−時間図である。
【図６ｂ】本発明の一例の動作中における入力及び出力パルスに関するブロック図及びパルス−時間図である。
【図６ｃ】本発明の一例の動作中における入力及び出力パルスに関するブロック図及びパルス−時間図である。
【図７ａ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図７ｂ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図７ｃ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図７ｄ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図７ｅ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図７ｆ】本発明に従ってシングル・エンド比較動作並びに差動比較動作を実施するさまざまな回路構成のブロック図である。
【図８】図７ｃの回路構成の実施例を表した回路図である。
【図９】シングル・エンド・モード及び差動モードにおける等レベル論理出力信号のために修正された図７ｃの回路図である。
【図１０】図７ｅの回路構成の実施例を表した回路図である。
【図１１】高速コンパレータに用いられるラッチ機能を表す略ブロック図である。
【図１２】ラッチ機能が組み込まれた回路図である。
【図１３】動作中に生じる、図１２の回路構成のさまざまな入力、制御、及び、出力信号を示すパルス−時間図である。
【図１４】補助ラッチ機能を備えた、図７の回路構成の実施例を表した回路図である。
【符号の説明】
Ａ加算器
Ｃ１第１の増幅器
Ｃ１Ｓ２第３のコンパレータ
Ｃ２第２の増幅器
Ｃ２Ｓ２第２のコンパレータ
Ｃ３第１のコンパレータ
Ｄ除算器
ＳＷスイッチ

Claims

通常入力信号と、前記通常入力信号に対する相補性信号としての相補性入力信号を含む差動信号の交差点、すなわち、前記通常入力信号と前記相補性入力信号が同じレベルである場合に生じる交差点に従って、第１の論理レベルと第２の論理レベルを備えた論理出力信号を送り出すための回路であって、
前記通常入力信号と第１のしきい値との第１の信号差を増幅し、第１の出力信号として前記増幅された第１の信号差を送り出すための第１の増幅器と、前記相補性入力信号と、
前記第１のしきい値と同じレベルに設定された第２のしきい値との第２の信号差を増幅し、第２の出力信号として前記増幅された第２の信号差を送り出すための第２の増幅器と、
前記第１の出力信号と前記第２の出力信号との第３の信号差が第３のしきい値より大きい時には前記第１の論理レベルを送り出し、前記第３の信号差が前記第３のしきい値より小さい時には、前記第２の論理レベルを送り出すための第１のコンパレータ、
が含まれている回路。
さらに、前記第２の増幅器の出力を受信する第２のコンパレータと、前記第１の増幅器の出力を受信する第３のコンパレータが含まれていることを特徴とする、請求項１に記載の回路。
さらに、スイッチ及び第２のコンパレータが含まれていることと、
シングル・エンド・モードの場合、前記スイッチが前記第１の増幅器の出力を前記第１のコンパレータに結合し、前記第２の増幅器の出力が前記第２のコンパレータに結合されると、前記第１の増幅器が前記第１のコンパレータと共に、前記第１の増幅器の入力に結合される第１のシングル・エンド入力信号と前記第１のしきい値とを比較するための第１のコンパレータ・ユニットを形成し、前記第２の増幅器が前記第２のコンパレータと共に、前記第２の増幅器の入力に結合される第２のシングル・エンド入力信号と前記第２のしきい値を比較するための第２のコンパレータ・ユニットを形成し、前記第１と前記第２のしきい値が異なるレベルに設定可能であることと、
差動モードの場合、前記スイッチが前記第１と第２の増幅器の出力を請求項１に記載のように第１のコンパレータに結合すること、
を特徴とする請求項１に記載の回路。
前記第１の増幅器及び前記第２の増幅器が、それぞれ、ほぼ線形増幅領域内で動作することを特徴とする、請求項１ないし請求項３のいずれかに記載の回路。
前記第１と第２の増幅器の動作点が、その特性曲線の拡大線形領域のほぼ中央に合わせて調整されることを特徴とする、請求項４に記載の回路。
通常及び相補性入力信号レベルの浮動を補償するため、加算器において両入力信号を加算し、その後、除算器で２で割って、第１と第２のしきい値レベルとして利用されることを特徴とする、請求項１ないし請求項５のいずれかに記載の回路。
前記第３の信号差が、前記第１と第２の出力信号を受信する減算器によって得られることを特徴とする、請求項１ないし請求項６のいずれかに記載の回路。
さらに、前記論理出力信号を定義された一時的状態に保持し、差動信号の現在の状態から独立した状態に保持するためのラッチ機能が含まれることを特徴とする、請求項１ないし請求項７のいずれかに記載の回路。