KR20010034661A - 억제 연속성 종료되는, 집적 회로 검사기용 차동 구동 회로 - Google Patents

억제 연속성 종료되는, 집적 회로 검사기용 차동 구동 회로 Download PDF

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Abstract

본 발명은 구동 모드 또는 종료 모드 모두에서 동작하는 집적 회로 검사기(10)용 구동 회로에 관한 것이다.

Description

억제 연속성 종료되는, 집적 회로 검사기용 차동 구동 회로{INHIBITABLE, CONTINUOUSLY-TERMINATED, DIFFERENTIAL DRIVE CIRCUIT FOR AN INTEGRATED CIRCUIT TESTER}
집적 회로(IC) 검사기는 집적 회로(DUT)의 입/출력(I/O) 핀 또는 단자에 검사 신호 시퀀스를 전송하고 검사 중인 집적 회로(IC device under test; DUT)가 검사 신호에 응답하여 생성하는 출력 신호의 타이밍 및 논리 레벨을 측정함으로써, 집적 회로의 스위칭 속도 및 전파 지연 시간을 검사한다. 통상적인 집적 회로 검사기는 한 세트의 "핀 일렉트로닉스" 회로를 포함하는데, 여기서 각각의 핀 일렉트로닉스 회로는 DUT의 각 핀 또는 각 단자에 연결된다. 각각의 핀 일렉트로닉스 회로는 단일 단(single-ended)의 검사 신호를 DUT 핀으로 전송하거나, 또는 핀에서 생성된 단일 단의 DUT 출력 신호를 샘플링하여 출력 신호의 논리 상태를 결정할 수 있다. DUT의 응답 시간을 아주 정확하게 측정하기 위해서는, 핀 일렉트로닉스 회로가 정확하게 타이밍된 에지(edge)를 가지는 검사 신호를 생성할 수 있어야 한다. 핀 일렉트로닉스 회로가 DUT 출력 신호를 샘플링할 때, 검사 신호를 생성하는 핀 일렉트로닉스 내의 구동 회로는 턴오프되어 하이 임피던스 상태(3상태)가 된다.
각각의 핀 일렉트로닉스 회로는 전송 라인을 통해 DUT 핀과 연결되는데, 이 때 전송 라인에 의해 핀 일렉트로닉스 회로와 DUT 핀 사이에서 전송되는 검사 및 DUT 응답 신호의 왜곡은 가능한 작아야 한다. 핀 일렉트로닉스 회로가 DUT 출력 신호를 샘플링하는 경우에 전송 라인의 왜곡을 작게 하기 위해, 전송 라인은 특성 임피던스(characteristic impedance)에 의해 핀 일렉트로닉스 회로의 종단과 정합 연결(terminated)되어야 한다.
대부분의 집적 회로가 단일 종단의 입력 및 출력 신호를 사용하기 때문에, 통상적으로 집적 회로 검사기는 단일 종단의 검사 신호를 생성하는 핀 일렉트로닉스 회로를 사용한다. DUT가 차동 신호 입력을 요구하는 경우, 진짜(true) 차동 검사 신호를 시뮬레이션하는 "의사 차동(pseudo-differential)" 검사 신호를 공급하기 위해, 통상적으로 집적 회로 검사기는 180°의 위상 차를 가지고 동작하는 2개의 핀 일렉트로닉스 회로를 사용한다. 그러나 2개의 핀 일렉트로닉스 회로가 생성하는 신호의 에지가 정확하게 일치하도록 2개의 핀 일렉트로닉스 회로의 위상을 맞추는 것은 쉽지 않다. 또한 정확한 전압 레벨에서 이들이 교차하도록 하기 위해 2개 신호의 슬루율(slew rate)을 정확하게 맞추는 것도 어렵다. 신호 주파수가 증가할수록, 의사 차동 검사 신호를 형성하는 2개 신호 동작사이의 작은 오정합(mismatching)은 상당히 큰 타이밍 오류를 가져온다.
의사 차동 검사 신호와 연관된 문제점을 피하기 위해, 차동 신호 입력을 가지는 집적 회로를 검사하는 경우 진짜 차동 검사 신호를 제공하는 핀 일렉트로닉스 회로를 사용하는 것이 바람직하다. 차동 구동기(differential driver)는 공지되어 있고, 전자 산업계에서 일반적으로 사용되고 있지만, 통상적으로 집적 회로 검사기 핀 일렉트로닉스 회로에는 사용되지 않는데, 이는 핀 일렉트로닉스 회로가 검사 신호를 생성하는 대신에 DUT 출력 신호를 샘플링하는 경우에 차동 구동기를 하이 임피던스 상태로 신속하게 스위칭하는 것이 어렵기 때문이다. 트랜지스터 또는 계전기 스위치를 사용하여 구동기를 전송 라인과 분리할 수 있지만, 트랜지스터 스위치는 검사 신호를 왜곡할 수 있으며, 계전기 스위치는 고속 검사의 경우에 사용하기에는 너무 저속으로 동작한다.
핀 일렉트로닉스 회로가 DUT 출력 신호를 수신하고 샘플링하는 경우, 전송 라인을 통해 핀 일렉트로닉스 회로에 전송되는 DUT 출력 신호는 가능한 한 작은 왜곡을 가져야 한다. 신호 왜곡을 최소화하기 위해, 전송 라인은 특성 임피던스에 의해 핀 일렉트로닉스 회로와 정합 연결되어야 한다. 따라서 진짜 차동 검사 신호를 생성할 수 있으며 전송 라인이 DUT 출력 신호를 전달하는 경우 적당한 전송 라인 종료 임피던스(terminating impedance)를 제공할 수 있는 구동 회로가 필요하다.
본 발명은 일반적으로 차동 검사 신호(differential test signal)를 제공하는 집적 회로 검사기용 구동 회로에 관한 것이며, 더 상세하게는 억제 연속성 종료되는(inhibitable, continuously-terminated) 차동 구동 회로에 관한 것이다.
도 1은 본 발명의 제1 실시예에 따른 구동 회로를 포함하는 집적 회로 검사기용 핀 일렉트로닉스 회로를 블록도 및 개략도가 결합된 형태로 예시하는 도면.
도 2는 본 발명의 제2 실시예에 따른 구동 회로를 블록도 및 개략도가 결합된 형태로 예시하는 도면.
도 3은 본 발명의 제3 실시예에 따른 구동 회로를 블록도 및 개략도가 결합된 형태로 예시하는 도면.
도 4는 본 발명의 제4 실시예에 따른 구동 회로를 블록도 및 개략도가 결합된 형태로 예시하는 도면.
본 발명은 집적 회로(IC) 검사기용 구동 회로에 관한 것이다. 본 발명의 일 태양에 따른 구동 회로는 2개의 동작 모드, 즉 구동 모드 및 종료 모드를 가진다. 구동 동작 모드의 경우, 구동 회로는 매칭되는 한 쌍의 전송 라인을 통해 차동 검사 신호를 검사 중인 집적 회로 소자(DUT)의 단자에 전송한다. 동일 쌍의 전송 라인을 사용하여 DUT 출력 신호가 집적 회로 검사기로 다시 전달되는 경우, 구동 회로는 종료 모드에서 동작하며 종료 모드에서 동작하는 구동 회로는 전송 라인을 적당하게 정합 연결하고, DUT 출력 신호에 적당한 부하(loading)를 제공한다. 각 전송 라인의 검사기 단에서의 부하를 적당하게 조절함으로써, DUT는 특정 부하 조건 하의 출력 신호를 생성할 수 있다.
본 발명의 다른 태양에 따라, 본 발명의 바람직한 실시예에 있어서, 구동 회로는 회로 노드, 한 쌍의 트랜지스터, 및 한 쌍의 저항에 조절가능한 공급 전압을 제공하기 위한 디지털-아날로그 변환기(DAC)를 포함하며, 여기서 각각의 저항은 전송 라인의 특성 임피던스를 가진다. 각각의 저항은 개별적인 전송 라인 및 개별적인 하나의 트랜지스터의 부하 단자를 회로 노드에 연결한다. 또한 구동 회로는 2개의 전류 출력을 가지는 조절가능한 전류원을 포함하며, 여기서 각각의 출력은 개별적인 하나의 트랜지스터를 통해 부하 전류를 제공한다. 구동 회로가 차동 동작 모드에서 동작하는 동안, 전류원은 공통 부하 전류를 모든 트랜지스터에 제공한다. 따라서 본 발명의 구동 회로는 입력 차동 DRIVE 신호가 각각의 트랜지스터를 통과하여 흐르는 부하 전류의 상대적인 비율을 제어하여 그 결과 트랜지스터의 부하 단자에 연결된 전송 라인 상에 나타나는 구동 회로의 출력 TEST 신호의 상태를 제어하는 종래의 구동기와 동일하게 동작한다.
구동 회로가 종료 모드에서 동작하는 경우, 이들 트랜지스터 모두는 전류원에 연결되어 턴온된다. 각각의 트랜지스터는 부하 단자에 연결된 전송 라인을 전류원에 의해 제공되는 부하 전류의 크기에 의해 결정되는 전압 레벨로 풀링(pulling)한다. DUT가 출력 신호를 생성하는 경우 부하 전류는 각각의 전송 라인 상의 전압 레벨이 DUT의 특정 부하 전압을 정합하도록 조절될 수 있다.
따라서 본 발명의 목적은 구동 모드의 경우 차동 검사 신호를 한 쌍의 전송 라인 상에 제공하여 DUT에 전송할 수 있으며, DUT가 전송 라인을 통해 출력 신호를 검사기로 전송하는 경우 전송 라인의 적당한 전압 및 장치 출력 회로 특성에 적당한 종료 임피던스를 제공할 수 있는, 종료 모드로 동작할 수 있는 집적 회로 검사기 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 출력 신호의 노이즈를 최소로 하는, 구동 모드와 종료 모드 사이에서 신속하게 스위칭할 수 있는 구동 회로를 제공하는 것이다.
본 명세서의 후반부는 본 발명의 요지를 지적하여 권리범위화한다. 그러나, 당업자라면 유사한 구성요소에 유사한 참조번호를 사용하는 첨부된 도면을 참조하여 본 명세서의 나머지 부분을 읽음으로써 본 발명의 목적, 장점과 함께 본 발명의 구성과 동작 방법을 가장 잘 이해하게 될 것이다.
도 1은 집적 회로 검사기용 핀 일렉트로닉스 회로(10)를 블록도와 개략도가 결합된 형태로 예시한다. 핀 일렉트로닉스 회로(10)는 본 발명의 제1 실시예에 따른 구동 회로(12) 및 종래의 비교 회로(14)를 포함한다. 본 발명에 따르면 구동 회로(12)는 2개의 모드 중에서 임의의 하나의 모드로 동작할 수 있다. 입력 INHIBIT 데이터 비트가 로우인 경우, 구동 회로(12)는 출력 차동 검사 신호(TEST)를 생성하는 "구동" 동작 모드로 들어가며, 여기서 TEST 신호의 상태는 입력 차동 DRIVE 신호의 상태에 의해 결정된다. 한 쌍의 전송 라인(16A, 16B)은 검사 중인 집적 회로(DUT; 20)의 한 쌍의 입/출력(I/O) 단자(18A, 18B)에 TEST 신호를 전달한다. 차동 TEST 신호의 하이 및 로우 레벨은 입력 데이터 DHIGH및 DLOW에 의해 설정된다.
INHIBIT 비트가 하이인 경우, 구동 회로(12)는 "종료" 동작 모드로 들어간다. 이러한 종료 동작 모드의 경우 비교 회로(14)는 DUT(20)가 생성하는 차동 출력 신호 DUT_OUT의 전송 라인(16A, 16B) 상에서의 상태를 샘플링하고, 구동 회로(12)는 특성 임피던스로 전송 라인(16A, 16B)을 정합 연결하여 DUT_OUT 신호에 조절가능한 부하 전압을 공급한다. 입력 데이터 DTERM은 조절가능한 부하의 크기를 설정한다.
전류원 스위칭 구동 회로
도 1의 구동 회로(12)는 조절가능한 전류원(22), 제어기(23), 한 쌍의 NPN 바이폴러 전류원(24, 26) 및 한 쌍의 저항(29, 30)을 포함한다. 전송 라인(16A)은 트랜지스터(24)의 부하 단자(컬렉터)에 연결되며, 전송 라인(16B)은 트랜지스터(26)의 컬렉터에 연결된다. 저항(29, 30)은 각각 트랜지스터(24, 26)의 부하 단자(컬렉터)를 노드(32)로 연결한다. 전류원(22)은 트랜지스터(24, 26)의 이미터(emitter)로부터 전류를 끌어낸다. 제어 장치(23)는 외부 소스로부터 입력 제어 데이터 및 신호(DHIGH, DRIVE, INHIBIT, DTERM, 및 DLOW)를 수신하고, 입력 제어 신호를 전류원(22) 및 트랜지스터(24, 26)에 공급한다. 또한 제어 장치(23)는 입력 DHIGH데이터에 의해 구동되며, 노드(32)에 출력 전압 VHIGH을 공급하는 디지털-아날로그 변환기(DAC; 34)를 포함한다.
조절가능한 전류원(22)은 3개의 전류원(38, 46, 48)으로 이루어진 하나의 전류원 집합과 스위치(28)를 포함하며, 스위치(28)는 각각의 전류원(38, 46, 48)을 트랜지스터(24, 26)의 이미터 또는 노드(32)에 선택적으로 연결하며, INHIBIT 데이터에 의해 제어된다. 구동 회로(12)가 구동 모드로 동작하여 DUT(20)에 차동 TEST 신호 입력을 공급하는 경우, INHIBIT 데이터 비트는 거짓(false)으로 설정된다. INHIBIT 데이터 비트가 거짓이면, 스위치(28)는 트랜지스터(24, 26)의 이미터를 전류원(38)에 연결하며, 역시 INHIBIT 데이터 비트에 의해 제어되는 제어 장치(23) 내의 스위치(42)는 트랜지스터(24, 26)의 제어 단자(베이스) 양단에 입력 차동 DRIVE 신호를 연결한다. DRIVE 신호가 논리 "1"인 경우, 트랜지스터(24)의 이미터는 하이로 구동되고, 트랜지스터(26)의 이미터는 로우로 구동된다. 트랜지스터(24)는 턴온되고, 트랜지스터(26)는 턴오프된다. 그 후 전류원(38)은 저항(29) 및 트랜지스터(24)를 통해 노드(32)로부터 부하 전류 IDIFF를 끌어내어, 전송 라인(16A)을 저 전압 레벨 VLOW로 풀다운(pull down)하고, 전송 라인(16B)을 고 전압 레벨 VHIGH로 풀업(pull up)한다. 이에 따라 DUT(20)로 입력되는 TEST 신호는 논리 "1"로 설정된다. 이와 반대로 DRIVE 신호가 논리 "0"인 경우, 트랜지스터(26)의 이미터는 하이가 되고 트랜지스터(24)의 이미터는 로우가 된다. 트랜지스터(26)는 턴온되고, 트랜지스터(24)는 턴오프되며, 전류원(38)은 저항(30) 및 트랜지스터(26)를 통해 노드(32)로부터 부하 전류 IDIFF를 끌어낸다. 전송 라인(16A)은 고 전압 레벨 VHIGH로 구동되고, 전송 라인(16B)은 로우 전압 레벨 VLOW로 구동된다. 이에 따라 DUT(20)으로 입력되는 TEST 신호 입력은 논리 "0"으로 설정된다. 입력 DLOW데이터에 의해 구동되는 DAC(44)의 출력 전압은 전류원(38)이 끌어내는 전류 IDIF의 크기를 제어한다. 차동 저 전압 레벨 VLOW의 크기는 VHIGH- IDIFR이며, 여기서 R은 각각의 저항(29, 30)의 저항값이다. 따라서 입력 데이터 DHIGH를 통해 TEST 신호를 고 전압 VHIGH로 설정한 후 TEST 신호를 입력 데이터 DLOW를 통해 저 차동 전압 VLOW로 설정함으로써, DUT(20)의 입력 신호 요구에 적합하도록 차동 TEST 신호의 특성을 조절할 수 있다.
DUT(20)가 출력 신호 DUT_OUT를 생성하는 경우, INHIBIT 데이터 비트는 '진짜'로 설정되어 구동 회로(12)를 종료 모드로 설정한다. INHIBIT가 진짜인 경우, 스위치(28)는 트랜지스터(24, 26)의 이미터를 전류원(46, 48)에 각각 연결하고, 스위치(42)는 양 전압원 +V를 트랜지스터(24, 26)의 베이스에 연결하여, 이들 트랜지스터를 턴온한다. 전류원(46)은 저항(29) 및 트랜지스터(24)를 통해 노드(32)로부터 부하 전류 I1을 끌어낸다. 전류원(48)은 저항(30) 및 트랜지스터(26)를 통해 노드(32)로부터 부하 전류 I2를 끌어낸다. I1및 I2의 크기는 유사하며, DTERM입력 데이터에 의해 구동되는 DAC(50)의 출력 전압에 의해 제어된다. 스위치(28)가 어떠한 전류원(38, 46, 48)도 트랜지스터(24, 26)의 이미터에 연결하지 않는 경우, 스위치(28)는 전류원을 노드(32)에 연결한다.
전송 라인(16A, 16B)은 정합 특성 임피던스 Z0을 가지며, 전송 라인(16A, 16B)을 비교 회로의 끝에서 특성 임피던스 Z0으로 정합 연결하는 것이 바람직하다. 이는 전송 라인(16A, 16B)에 의해 DUT_OUT이 왜곡되는 것을 방지하는 데 도움이 된다. 그 후 저항(29, 30)의 저항 R은 비교 회로(14)가 DUT_OUT 신호를 샘플링하는 경우 종료 동작 모드 동안 적당한 전송 라인에 종료 임피던스 Z0을 제공하도록 설정된다. 통상적으로 특정 부하 조건 하의 DUT 출력 신호가 검사된다. DTERM의 값은 부하 전류 I1및 I2를 DUT_OUT 신호를 위한 특정 부하로 설정하도록 조절될 수 있다.
따라서 특정 DUT(20)를 검사하도록 구동 회로(12)를 적당하게 조절하기 위해, 먼저 저항(29, 30)의 저항값을 전송 라인(16A, 16B)의 특성 임피던스 Z0과 동일하게 선택한다. 그 후 입력 데이터 값 DHIGH및 DLOW를 선택하여, 특정 값에서 TEST 신호가 하이 및 로우 레벨이 되도록 설정한다. 필요한 경우, 구동 회로(12)가 원하는 전류 I1및 I2를 전송 라인(16A, 16B) 상에 공급하도록 DTERM입력 데이터 값을 선택한다.
도 2는 본 발명의 제2 실시예에 따른 구동 회로(62)를 블록도와 개략도가 결합된 형태로 도시한다. 구동 회로(62)는 조절가능한 전류원(68)을 통해 접지(ground)와 연결된 이미터를 가지는 한 쌍의 NPN 바이폴러 트랜지스터(64, 66)를 포함한다. 한 쌍의 저항(69, 70)은 트랜지스터(64, 66)의 컬렉터를 노드(72)에 연결한다. 또한 구동 회로(62)는 한 세트의 DAC(76, 78, 80) 및 한 쌍의 스위치(74, 82)로 이루어지는 제어 회로(75)를 포함한다. 입력 INHIBIT 데이터는 스위치(74, 82)를 제어한다. 스위치(74)는 DAC(76)의 출력 전압 VHIGH또는 DAC(78)의 출력 전압 VLOAD중의 하나를 노드(72)에 제공한다. DAC(80)는 스위치(82)를 통해 출력 전압 신호를 전류원(68)으로 공급한다. 입력 데이터 값 DHIGH, DTERM및 DLOW는 DAC(76, 78, 80)의 출력 전압 VHIGH, VLOAD및 VLOW의 선택을 각각 제어한다. 차동 입력 신호 DRIVE는 트랜지스터(64, 66)의 베이스에 인가된다.
구동 회로(62)가 출력 TEST 신호를 생성하려고 하는 경우, 스위치(74)가 DAC(76)의 출력 VHIGH를 노드(72)에 전달하고 스위치(82)가 DAC(80)의 출력을 전류원(68)에 전달하도록 INHIBIT 데이터를 설정한다. 스위치(82)가 닫히면, 전류원(68)은 트랜지스터(64, 66)의 이미터로부터 전류 IE를 끌어내고, 이러한 전류의 크기는 DAC(80) 출력의 크기에 의해 제어된다. DRIVE 신호의 상태가 차동 DRIVE' 신호가 트랜지스터(64)의 베이스에서는 하이이고 트랜지스터(66)의 베이스에서는 로우인 상태인 경우, 거의 모든 이미터 전류 IE가 저항(69)을 통해 공급된다. 트랜지스터(66)의 컬렉터에서의 전압은 하이 레벨(VHIGH또는 그 부근)로 상승하며, 트랜지스터(64)의 컬렉터의 전압은 VHIGH및 IE의 크기 및 저항(69)의 고정 임피던스 R에 의해 결정되는 로우 레벨로 내려간다. DRIVE 입력 신호의 상태가 변하는 경우, 거의 모든 이미터 전류 IE가 저항(70)을 통해 공급된다. 트랜지스터(64)의 컬렉터의 전압은 하이 논리 레벨로 상승하며, 트랜지스터(66)의 컬렉터의 전압은 로우 논리 레벨로 내려간다. 따라서 트랜지스터(64, 66)의 컬렉터 양단에서 생성되는 차동 TEST 신호의 상태는 입력 DRIVE 신호의 상태에 의해 제어된다. 또한 차동 TEST 신호의 하이 및 로우 레벨은 VHIGH및 IE의 크기에 의해 결정되며, 이러한 VHIGH및 IE의 크기는 입력 데이터 DHIGH및 DLOW의 값에 의해 제어된다. 적당한 하이 및 로우 TEST 신호 레벨이 검사 중인 장치의 특성에 따라 달라지므로, VHIGH및 IE를 조절하여 광범위한 범위의 TEST 신호 사양을 가지는 집적 회로의 검사 기술에 DRIVE 회로(62)를 사용할 수 있다.
TEST 신호를 생성하는 데 구동 회로(62)가 필요하지 않은 경우, 스위치(74)가 VLOAD를 노드(72)에 전달하고 스위치(82)가 개방되도록 INHIBIT 데이터를 설정한다. 스위치(82)를 개방함으로써, 전류원(68)이 끌어내는 전류 IE는 0으로 내려간다. 따라서 트랜지스터(64, 66)를 통과하여 흐르는 거의 0에 가까운 전류가 생성된다. DUT 출력 신호 DUT_OUT에 의해 구동되는 부하는 기본적으로 저항(69, 70)의 임피던스의 함수 및 노드(72)에 공급되는 VLOAD의 크기이다. 저항(69, 70)의 저항 R이 구동 회로(62)에 연결된 전송 라인의 특성 임피던스와 정합하도록 선택되기 때문에, 전송 라인은 적당하게 정합 연결된다. DUT 출력 신호 DUT_OUT에 적당한 부하를 제공하기 위해 입력 데이터 DTERM의 값을 조절함으로써, VLOAD의 크기를 조절한다.
따라서 특정 DUT를 검사하는 경우에 구동 회로(62)를 적당하게 조절하기 위해, 저항(69, 70)의 저항 R을 구동 회로를 DUT에 연결하는 전송 라인의 특성 임피던스와 동일하게 선택한다. 그 후 DUT_OUT 신호가 부하 사양에 정합되며 저항(69, 70)을 통과하여 흐르는 전류를 DUT에 제공하도록, DTERM입력 데이터의 값을 설정한다. 또한 TEST 신호의 하이 및 로우 레벨이 DUT의 특정 값과 정합하도록 입력 데이터 DHIGH및 DLOW를 선택한다(스위치(74)가 고속의 DAC로 다른 대체 입력 데이터 값 사이에서 스위칭하도록 구성되는 경우, DAC(76, 78)를 단일 고속 DAC로 대체할 수 있다).
도 3은 본 발명의 제3 실시예에 따른 구동 회로(92)를 블록도와 개략도가 결합된 형태로 도시한다. 구동 회로(92)는 한 쌍의 저항(95, 97)을 통해 조절가능한 전류원(98)과 결합된 이미터를 가지는 한 쌍의 NPN 바이폴러 트랜지스터(94, 96)를 포함한다. 한 쌍의 저항(99, 100)은 트랜지스터(94, 96)의 컬렉터를 노드(102)에 연결한다. 또한 구동 회로(92)는 DAC(106, 110, 112) 세트 및 스위치(114)에 의해 구성되는 제어 회로(108)를 포함한다. DAC(106)의 출력 전압 VHIGH가 노드(102)에 공급된다. 전류원(98)은 스위치(114)를 통해 전류원(98)과 연결되는 DAC(110, 112) 중에서 선택된 하나의 DAC에 의해 생성되는 입력 제어 신호에 의해 결정되는 크기의 전류 IE를 도전시킨다. 입력 데이터 값 DHIGH, DTERM, 및 DLOW는 DAC(106, 110, 112)에 의해 생성되는 출력 전압을 각각 제어한다. 차동 입력 신호 DRIVE는 트랜지스터(94, 96)의 베이스 양단의 스위치(114)를 통해 인가된다.
구동 동작 모드의 구동 회로(92)가 출력 TEST 신호를 생성하려 하는 경우, INHIBIT 데이터는 DAC(112)의 출력을 전류원(98)에 전달하고 트랜지스터(94, 96)의 베이스 양단에 DRIVE 신호를 연결하도록 스위치(114)를 설정한다. 전류원(98)은 트랜지스터(94, 96)의 이미터로부터 전류 IE를 끌어내고, 이러한 전류의 크기는 DAC(112) 출력의 크기와 비례한다. DRIVE 입력 신호의 상태가 차동 DRIVE' 신호가 트랜지스터(94)의 베이스에서는 하이이고 트랜지스터(96)의 베이스에서는 로우인 경우, 거의 모든 이미터 전류 IE는 저항(99)을 통해 공급된다. 트랜지스터(96)의 컬렉터에서의 전압은 하이 레벨(VHIGH)로 상승되고, 트랜지스터(94)의 컬렉터에서의 전압은 VHIGH와 IE의 크기 및 저항(99)의 고정 임피던스 R에 의해 결정되는 로우 레벨로 내려간다. DRIVE 입력 신호의 상태가 변하는 경우, 거의 모든 이미터 전류 IE는 저항(100)을 통해 공급된다. 트랜지스터(94)의 컬렉터에서의 전압은 하이 레벨로 상승되고 트랜지스터(96)의 컬렉터에서의 전압은 로우 레벨로 내려간다. 따라서 트랜지스터(94, 96)의 컬렉터 양단에서 생성되는 차동 TEST 신호의 상태는 입력 DRIVE 신호의 상태에 의해 제어된다. 또한 차동 TEST 신호의 하이 및 로우 레벨은 VHIGH및 IE의 크기에 의해 결정되며, VHIGH및 IE의 크기는 입력 데이터 DHIGH및 DLOW의 값에 의해 제어된다.
종료 동작 모드의 경우에, TEST 신호를 생성하는데 있어서 구동 회로(92)가 필요하지 않은 경우, 스위치(114)가 트랜지스터(94, 96)의 베이스를 양 전압원(+V)에 연결하고 스위치가 DAC(110)을 전류원(98)에 연결하도록 INHIBIT 데이터를 설정한다. 따라서 전류원(98)이 끌어내는 전류 IE는 DAC(110)의 출력에 의해 제어되며, DAC(110)의 출력은 DTERM입력 데이터에 의해 제어된다. 따라서 DUT 출력 신호 DUT_OUT 상의 부하는 저항(99, 100)의 임피던스의 함수 및 DTERM및 DHIGH의 크기를 가진다. 저항(99, 100)의 저항 R은 전송 라인을 적당하게 연결하기 위해 구동 회로(92)를 DUT에 연결하는 전송 라인의 특성 임피던스와 정합하도록 선택된다. DUT 출력 신호 DUT_OUT에 적당한 부하를 제공하도록 DTERM을 조절함으로써 IE의 크기가 조절된다. 트랜지스터(94, 96) 및 저항(95, 97)이 평형을 이루는(balanced) 경우, 종료 모드에서 저항(99, 100)을 통과하여 흐르는 전류는 각각 IE/2와 동일하다.
도 4는 본 발명의 제4 실시예에 따른 구동 회로(130)를 블록도와 개략도가 결합된 형태로 도시한다. 구동 회로(130)는 NPN 트랜지스터(132, 133, 148, 149), 한 쌍의 저항(150, 151), 제어 장치(180), 및 조절가능한 전류원(182)을 포함한다.
조절가능한 전류원(182)은 3개의 트랜지스터(136, 137, 138), 4개의 저항(140, 141, 142, 146)으로 이루어진 한 세트의 저항, 한 쌍의 쇼트키 다이오드(Schott diode; 134, 135)를 포함한다. 제어 장치(180)는 5개의 DAC(154, 156, 160, 172, 177)로 이루어진 한 세트의 DAC, 입력 INHIBIT 데이터에 의해 제어되는 스위치(158), 및 직렬로 연결된 한 쌍의 정합 저항(166, 168)을 포함한다. 입력 차동 DRIVE 신호는 저항(166, 168)의 양단에 연결된다.
트랜지스터(132)의 이미터는 다이오드(134)의 애노드 및 트랜지스터(136)의 컬렉터에 연결된다. 트랜지스터(133)는 다이오드(135)의 애노드 및 트랜지스터(137)의 컬렉터에 연결된다. 다이오드(134, 135)의 캐소드는 트랜지스터(138)의 컬렉터에 연결된다. 저항(140, 142, 141)은 트랜지스터(136, 137, 138)의 이미터를 회로 노드(144)에 각각 연결한다. 저항(146)은 노드(144)를 부 전압원 -V에 연결한다. 저항(140, 142)은 정합 저항을 가진다. 트랜지스터(132, 133)의 컬렉터는 트랜지스터(148, 149)의 이미터와 각각 결합되며, 저항(150, 151)은 트랜지스터(148, 149)의 컬렉터를 회로 노드(152)와 각각 결합시킨다. 입력 데이터 DHIGH에 의해 제어되는 DAC(154)는 전압 VHIGH를 노드(152)에 공급한다. 입력 데이터 DOFFSET에 의해 제어되는 DAC(156)는 제어 전압을 트랜지스터(148, 149)의 베이스에 공급한다.
DAC(156)의 출력 전압 Voff는 DAC(154)를 오프셋하도록 최적으로 사용될 수 있다. 캐스코드 상태(트랜지스터(148, 149), 및 DAC(156))에 대한 하나의 이유는 통상적으로 감소된 기하학을 통해 고속의 장치에 의한 고속 처리를 달성하여, 항복 전압을 감소시키는 것이다. 캐스코드 단은 달성가능한 작은 논리 변동(swing)이 큰 공통 모드 범위를 포함하도록 오프셋되는 것을 허용하며, 따라서 보다 광범위한 세트의 가능한 논리 패밀리 신호 전위를 조절할 수 있도록 하는데, 예를 들어 ECL 및 PECL 모두는 1 볼트의 변동을 가지며, 하나의 신호 전위는 다른 신호 전위에 비해 4 볼트 이상 양의 방향인 중심을 가진다. 캐소코드 단은 작은 범위의 고속 트랜지스터를 큰 절대 전압 범위를 포함할 수 있도록 오프셋하도록 최적으로 사용될 수 있다.
구동 동작 모드의 경우에, 구동 회로(130)는 트랜지스터(148, 149)의 컬렉터에 연결된 전송 라인(180, 181) 상에서 차동 출력 TEST 신호를 생성한다. 구동 회로(130)가 구동 모드에서 동작하려 하는 경우, 입력 INHIBIT 데이터는 트랜지스터(136, 137)의 베이스에 부 전압원 -V를 연결하고 트랜지스터(138)의 베이스에 DAC(160)의 출력을 연결하고 트랜지스터(132, 133)의 베이스 양단에 차동 입력 신호 DRIVE를 연결하도록 스위치(158)를 설정한다. 따라서 트랜지스터(136, 137)는 오프되고, 트랜지스터(138, 148, 149)는 온되며, 입력 DRIVE 신호는 트랜지스터(132, 133)의 스위칭 상태를 제어한다. DRIVE 신호가 하이인 경우, 트랜지스터(132)는 온되며, 트랜지스터(133)는 오프된다. 트랜지스터(138)는 저항(150), 트랜지스터(148, 132), 및 다이오드(134)를 통해 노드(152)로부터 전류를 끌어낸다. 저항(150)을 통과하여 흐르는 전류는 트랜지스터(148)의 컬렉터를 DAC(160)에 입력되는 데이터 DLOW의 크기에 의해 제어되는 차동 로우 논리 레벨로 풀다운한다. 트랜지스터(133)가 오프이기 때문에, 저항(151)을 통과하여 흐르는 작은 전류가 존재하며, 트랜지스터(149)의 컬렉터는 거의 VHIGH까지 상승된다. 따라서 DRIVE가 하이인 경우, 출력 TEST 신호는 하이이다. DRIVE 신호가 로우인 경우, 트랜지스터(133)는 온이 되고 트랜지스터(132)는 오프가 된다. 트랜지스터(138)는 저항(151), 트랜지스터(149, 133), 및 다이오드(135)를 통해 노드(152)로부터 전류를 끌어낸다. 저항(151)을 통과하여 흐르는 전류는 트랜지스터(149)의 컬렉터를 차동 로우 논리 레벨로 풀다운한다. 트랜지스터(132)가 오프되기 때문에, 트랜지스터(149)의 컬렉터는 VHIGH로 상승한다. 따라서 DRIVE가 로우인 경우, 출력 TEST 신호는 로우가 된다.
DAC(156)에 입력되는 데이터 DOFFSET은 트랜지스터(148, 149)의 이미터의 전압을 제어한다. 트랜지스터(148, 149)는 TEST 신호 OUTPUT 레벨을 DRIVE' 레벨과 분리하기 위한 캐소드 단의 기능을 한다. 또한 캐소드 단은 트랜지스터(132, 133)의 컬렉터에 저 임피던스를 인가하여, 트랜지스터(133)의 컬렉터-베이스 커패시턴스를 통해 DRIVE 신호로부터 TEST 신호로 전파되는 노이즈의 효과를 감소시킨다. 이러한 분리 또는 저 임피던스가 필요하지 않은 경우, 저항(150)을 트랜지스터(148)의 컬렉터에 직접 연결시키고 저항(151)을 트랜지스터(149)의 컬렉터에 직접 연결시킴으로써 트랜지스터(148, 149)를 생략할 수 있다. 출력 스위치 전압 범위가 트랜지스터의 컬렉터-이미터 항복 전압에 비해 작은 경우, DAC(156)를 고정 전압원으로 대체할 수 있다는 것에 주의해야 한다.
구동 회로(130)가 종료 모드에서 동작하려 하는 경우, 이들 특성 임피던스로 전송 라인(180, 181)을 정합 연결하고, 전송 라인(180, 181) 상에 나타나는 차동 DUT 출력 신호에 조절가능한 부하를 제공한다. 구동 회로(130)를 종료 모드로 설정하기 위해, INHIBIT 데이터는 저항(166, 168) 사이의 노드(170)를 트랜지스터(132, 133)의 베이스에 연결하고, 입력 DTERM데이터에 의해 구동되는 DAC(172)의 출력을 트랜지스터(136, 137)의 베이스에 연결하고, 트랜지스터(138)를 턴오프하기 위해 트랜지스터(138)의 베이스를 -V 전압원으로 연결하도록 스위치(158)를 설정한다. 또한 스위치(158)는 트랜지스터(136, 137)의 베이스를 DAC(172)에 연결한다. DRIVE 신호의 공통 노드 전압을 가지는 노드(170)는 트랜지스터(132, 133) 모두를 턴온한다. 저항(150, 151)은 전송 라인(180, 181)의 특성 임피던스와 정합하는 저항을 가지며, 따라서 특성 임피던스로 전송 라인을 정합 연결한다. 트랜지스터(136, 137)는 저항(150, 151)을 통과하는 입력 데이터 DTERM에 의해 제어되는 부하 전류를 끌어낸다.
DAC(154)는 내부 소스 임피던스를 가지며, 그 부하 전류의 모든 변화는 출력 전압 VHIGH에 영향을 미칠 수 있다. DAC(154)가 일정한 출력 전류를 생성하도록 하는 것이 바람직하다. 저항(146)을 통과하여 흐르는 대부분의 전류는 DAC(154)로부터 시작된다. 저항(146)을 통과하여 흐르는 전류가 일정하게 유지되는 경우, DAC(154)의 전류 출력은 구동기(130)의 동작 모드에 상관없이 비교적 일정하다. 트랜지스터(176)의 이미터는 노드(144)에 연결되며, 트랜지스터(176)는 노드(144)를 일정한 전압 레벨, 즉 DAC(177)의 VBIAS출력에 비해 약 0.7 볼트 작은 레벨로 유지한다. VBIAS에 의해 트랜지스터(176)가 TEST 신호에서 요구하는 가장 낮은 논리 레벨로 조절(regulate)하는 것을 허용하도록, DAC(177)로 입력되는 입력 데이터 DBIAS를 적당하게 설정한다. 노드(144)를 일정한 전압 레벨로 유지하기 위해 트랜지스터(176)는 출력 전류 IS를 자동적으로 조절한다. 따라서 트랜지스터(176)는 구동 회로(130)의 동작 모드의 변화의 결과로 저항(140-142)을 통과하여 흐르는 전체 전류의 모든 변화를 보상하기 위한 전류원의 기능을 수행한다. 노드(144)가 일정한 전압 레벨로 유지되기 때문에, 스위치(158)가 활성화되는 경우 저항(146)을 통과하여 흐르는 전류는 일정하게 유지되고 따라서 DAC(154)의 출력 전류는 일정하게 유지된다. DAC(154)가 소정의 VLOW및 VHIGH값에 대한 적당한 회로 동작 및 종료 모드 로딩에 필요한 최소 전력만을 제공하도록 DBIAS입력 데이터를 조절함으로써, VBIAS의 값을 조절한다. 트랜지스터(176) 상에서 고정 바이어스를 사용할 수 있다. 그러나 이렇게 함으로써, 단지 작은 출력 레벨이 요구되는 경우 트랜지스터(176)의 전력이 낭비된다. DAC(177)(또는 스위칭이 가능한 전압원)는 바이어스 전압이 조절되는 것을 허용하며, 따라서 전력을 보존한다. 몇몇의 경우에, 일부 또는 모든 DAC는 전압을 선택하기 위한 스위치(레일)로 대체될 수 있다.
전술한 명세서는 본 발명의 바람직한 실시예에 대하여 서술되어 있지만, 당업자는 넓은 의미에서 본 발명의 범위를 벗어나지 않고 본 발명의 바람직한 실시에를 수정할 수 있다. 예를 들어 도 1-4가 바이폴러 트랜지스터 기술을 사용하는 구동 회로를 예시하고 있지만, 당업자는 예를 들어 MOSFET 및 JFET와 같은 다른 트랜지스터 기술을 사용하여 구동 회로를 구현할 수 있다는 것을 이해할 것이다. 따라서 첨부된 청구항은 본 발명의 범위 및 사상 내의 모든 변경을 포함한다.
본 발명은 진짜 차동 검사 신호를 생성할 수 있으며 전송 라인이 DUT 출력 신호를 전달하는 경우 적당한 전송 라인 종료 임피던스를 제공할 수 있는 구동 회로를 제공한다.

Claims (25)

  1. 입력 제어 데이터에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(32);
    특성 임피던스와 정합하는 임피던스를 가지고, 제1 전송 라인(16A)을 상기 제1 회로 노드에 연결하는 제1 저항(29);
    상기 특성 임피던스와 정합하는 임피던스를 가지고, 제2 전송 라인(16B)을 상기 제1 회로 노드에 연결하는 제2 저항(30);
    전류를 도전시키기 위한 전류원 수단(22);
    상기 제1 전송 라인 및 상기 제1 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제1 저항을 통과하여 흐르는 제1 트랜지스터(24);
    상기 제2 전송 라인 및 상기 제2 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제2 저항을 통과하여 흐르는 제2 트랜지스터(26); 및
    상기 제1 및 제2 트랜지스터에 연결되어 있고 상기 입력 제어 데이터에 응답하여 상기 제1 및 제2 트랜지스터 각각을 통과하여 흐르는 상기 전류의 상대적인 비율을 제어하며, 상기 전류원 수단과 연결되어 있고 상기 입력 제어 데이터에 응답하여 상기 전류원 수단에 의해 전도되는 상기 전류의 크기를 조절하는 제어 수단(23)
    을 포함하며,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 입력 제어 데이터에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 차동 출력 신호를 상기 제1 및 제2 전송 라인 상에 생성하고, 상기 제어 수단은 거의 모든 전류가 상기 제어 데이터에 의해 선택되는 상기 제1 및 제2 트랜지스터 중에서 하나의 트랜지스터를 통과하도록 하고,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 회로는 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고, 상기 제어 수단은 상기 전류가 상기 제1 및 제2 트랜지스터 모두를 통과하도록 하며,
    상기 제1 및 제2 전송 라인 각각은 유사 특성 임피던스를 가지는
    회로.
  2. 제1항에 있어서,
    상기 제어 수단이 상기 입력 데이터에 따라 상기 전류원 수단에 의해 전도되는 상기 전류의 크기를 조절하는 회로.
  3. 제1항에 있어서,
    상기 전류원 수단은
    제1 전류원(46);
    제2 전류원(48); 및
    제3 전류원(38)
    을 포함하고,
    상기 회로가 상기 종료 모드에서 동작하는 경우, 상기 제어 수단은 상기 제1 전류원을 상기 제1 트랜지스터에 연결하고, 상기 제2 전류원을 상기 제2 트랜지스터에 연결하고, 상기 제3 전류원을 상기 제1 트랜지스터와 상기 제2 트랜지스터 어느 것에도 연결하지 않으며,
    상기 회로가 상기 구동 모드에서 동작하는 경우, 상기 제어 수단은 상기 제3 전류원을 상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두에 연결하고, 상기 제1 전류원 및 상기 제2 전류원을 상기 제1 트랜지스터 및 상기 제2 트랜지스터 어느 것에도 연결하지 않는
    회로.
  4. 제3항에 있어서,
    상기 제어 수단이 상기 입력 제어 데이터에 응답하여 상기 제1, 제2 및 제3 전류원에 의해 도전되는 전류의 크기를 조절하는 수단(50, 44)을 포함하는 회로.
  5. 제1항에 있어서,
    상기 제어 수단이 상기 제1 회로 노드에 연결되어 상기 제1 회로 노드에서 전압(VHIGH)을 생성하는 전압원(34)을 포함하며, 상기 전압은 상기 제어 데이터에 의해 결정되는 회로.
  6. 입력 제어 데이터에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드 중에서 하나의 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(72);
    특성 임피던스와 정합하는 임피던스를 가지고, 제1 전송 라인을 상기 제1 회로 노드에 연결하는 제1 저항(69);
    특성 임피던스와 정합하는 임피던스를 가지고, 제2 전송 라인을 상기 제1 회로 노드에 연결하는 제2 저항(70);
    전류를 도전시키기 위한 전류원 수단(62);
    상기 제1 전송 라인 및 상기 제1 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제1 저항을 통과하여 흐르는 제1 트랜지스터(64);
    상기 제2 전송 라인 및 상기 제2 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제2 저항을 통과하여 흐르는 제2 트랜지스터(66); 및
    상기 제1 및 제2 트랜지스터에 연결되어 있고, 상기 입력 제어 데이터에 응답하여 상기 제1 및 제2 트랜지스터 각각을 통과하여 흐르는 상기 전류의 상대적인 비율을 제어하며, 상기 전류원 수단과 연결되어 있고 상기 입력 제어 데이터에 응답하여 상기 전류원 수단에 의해 전도되는 상기 전류의 크기를 조절하는 제어 수단(75)
    을 포함하며,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 입력 제어 데이터에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 차동 출력 신호를 제1 및 제2 전송 라인 상에 생성하고,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고,
    상기 제1 및 제2 전송 라인 각각은 유사 특성 임피던스를 가지며,
    상기 전류원은 제어 신호의 크기에 의해 제어되는 크기를 가지는 전류를 도전시키고,
    상기 제어 수단은
    상기 입력 제어 데이터에 의해 크기가 결정되는 상기 제어 신호를 생성하고, 상기 전류원에 인가하는 수단(80, 82); 및
    상기 입력 제어 데이터에 의해 크기가 결정되는 노드 전압을 생성하고, 상기 제1 회로 노드에 인가하는 전압원 수단(74, 76, 78)
    을 포함하는
    회로.
  7. 제6항에 있어서,
    상기 전압원이
    상기 제어 데이터의 제1 부분(DHIGH)을 수신하고, 상기 제어 데이터의 상기 제1 부분에 의해 결정되는 크기의 제1 출력 전압(VHIGH)을 생성하는 제1 디지털-아날로그 변환기(76);
    상기 제어 데이터의 제2 부분(DTERM)을 수신하고, 상기 제어 데이터의 상기 제2 부분에 의해 결정되는 크기의 제2 출력 전압(VLOAD)을 생성하는 제2 디지털-아날로그 변환기(78); 및
    상기 제어 데이터의 제3 부분(INHIBIT)에 의해 제어되며, 상기 회로가 상기 구동 모드에서 동작하는 경우 상기 제1 전압을 상기 노드 전압으로 상기 제1 회로 노드에 인가하고, 상기 회로가 상기 종료 모드에서 동작하는 경우 상기 제2 전압을 상기 노드 전압으로 제1 회로 노드에 인가하는 스위치 수단(74)
    을 포함하는 회로.
  8. 제7항에 있어서,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제어 수단은 상기 전류의 크기를 거의 0 암페어로 설정하고,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단은 상기 전류의 크기를 거의 O 암페어 이상인 레벨로 설정하며, 상기 레벨은 상기 제어 데이터에 의해 결정되는
    회로.
  9. 입력 제어 데이터 및 입력 구동 신호에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드 중에서 하나의 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(102);
    특성 임피던스와 정합하는 임피던스를 가지고, 제1 전송 라인을 상기 제1 회로 노드에 연결하는 제1 저항(99);
    특성 임피던스와 정합하는 임피던스를 가지고, 제2 전송 라인을 상기 제1 회로 노드에 연결하는 제2 저항(100);
    전류를 도전시키기 위한 전류원 수단(98);
    상기 제1 전송 라인 및 상기 제1 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제1 저항을 통과하여 흐르는 제1 트랜지스터(94); 상기 제2 전송 라인 및 상기 제2 저항을 상기 전류원 수단과 연결하며 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제2 저항을 통과하여 흐르는 제2 트랜지스터(96); 및
    상기 제1 및 제2 트랜지스터에 연결되어 있고, 상기 입력 구동 신호 및 상기 입력 제어 데이터에 응답하여 상기 제1 및 제2 트랜지스터 각각을 통과하여 흐르는 상기 전류의 상대적인 비율을 제어하며, 상기 전류원 수단과 연결되어 있고 상기 입력 제어 데이터에 응답하여 상기 전류원 수단에 의해 전도되는 상기 전류의 크기를 조절하는 제어 수단(108)
    을 포함하며,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 입력 구동 신호에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 차동 출력 신호를 제1 및 제2 전송 라인 상에 생성하고, 상기 제어 수단은 거의 모든 전류가 상기 제어 데이터에 의해 선택되는 상기 제1 및 제 2 트랜지스터 중에서 하나의 트랜지스터를 통과하도록 하며,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 회로는 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고, 상기 제어 수단은 상기 전류가 상기 제1 및 제2 트랜지스터 모두를 통과하도록 하며,
    상기 제1 및 제2 전송 라인이 유사 특성 임피던스를 가지고,
    상기 제어 수단은
    상기 입력 제어 데이터의 제1 부분(DLOW)에 응답하여 설정되는 크기의 제1 제어 신호를 생성하는 수단(112);
    상기 입력 제어 데이터의 제2 부분에 응답하여 설정되는 크기의 제2 제어 신호를 생성하는 수단(110); 및
    상기 제어 데이터의 제3 부분(INHIBIT)에 의해 제어되며, 상기 회로가 상기 구동 모드에서 동작하는 경우 상기 제1 제어 신호를 상기 전류원 수단에 입력되는 제어 신호로 인가하고, 상기 회로가 상기 종료 모드에서 동작하는 경우 상기 제2 제어 신호를 상기 전류원에 입력되는 상기 제어 신호로 인가하며 상기 전류원 수단에 입력되는 상기 제어 신호의 크기는 상기 전류원 수단에 의해 도전되는 전류의 크기를 제어하는 스위치 수단(114)
    을 포함하는
    회로.
  10. 제9항에 있어서,
    상기 제어 수단이 전압원 (+V)을 추가로 포함하고,
    상기 스위치 수단(114)이 또한 상기 구동 신호를 상기 제1 및 제2 트랜지스터에 연결하여, 상기 구동 신호가 상기 제1 및 제2 트랜지스터 각각을 통과하여 흐르는 상기 전류의 상대적인 비율을 제어하도록 하며,
    상기 회로가 상기 종료 모드에서 동작하는 경우, 상기 스위치 수단은 상기 구동 신호를 상기 트랜지스터로부터 연결해제하고, 상기 전압원을 상기 제1 및 제2 트랜지스터에 연결하여, 상기 제1 및 제2 트랜지스터 각각이 상기 전류의 일부를 도전시키도록 하는
    회로.
  11. 입력 제어 데이터에 입력되는 입력 차동 구동 신호에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드 중에서 하나의 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(152);
    특성 임피던스와 정합하는 임피던스를 가지고, 제1 전송 라인을 상기 제1 회로 노드에 연결하는 제1 저항(150);
    상기 특성 임피던스와 정합하는 임피던스를 가지고, 상기 제2 전송 라인을 상기 제1 회로 노드에 연결하는 제2 저항(151);
    전류를 도전시키기 위한 전류원 수단(182);
    상기 제1 전송 라인 및 상기 제1 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제1 저항을 통과하여 흐르는 제1 트랜지스터(132);
    상기 제2 전송 라인 및 상기 제2 저항을 상기 전류원 수단과 연결하며, 턴온되었을 때 적어도 상기 전류의 일부가 상기 제1 회로 노드로부터 상기 제2 저항을 통과하여 흐르는 제2 트랜지스터(133); 및
    상기 제1 및 제2 트랜지스터에 연결되어 있고 상기 구동 신호에 응답하여 상기 제1 및 제2 트랜지스터 각각을 통과하여 흐르는 상기 전류의 상대적인 비율을 제어하며, 상기 전류원 수단과 연결되어 있고 상기 입력 제어 데이터에 응답하여 상기 전류원 수단에 의해 전도되는 상기 전류의 크기를 조절하는 제어 수단(180)
    을 포함하고,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 구동 신호에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 차동 출력 신호를 제1 및 제2 전송 라인 상에 생성하며, 상기 제어 수단은 거의 모든 전류가 상기 제어 데이터에 의해 선택되는 상기 제1 및 제2 트랜지스터 중에서 하나를 통과하도록 하고,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고, 상기 제어 수단은 상기 전류가 상기 제1 및 제2 트랜지스터 모두를 통과하도록 하며,
    상기 전류원 수단은
    제2 회로 노드(144);
    상기 제2 회로 노드에 연결되는 제3 저항(140);
    상기 제3 저항을 상기 제1 트랜지스터와 연결하는 제3 트랜지스터(136);
    상기 제2 회로 노드에 연결되는 제4 저항(142);
    상기 제4 저항을 상기 제2 트랜지스터에 연결하는 제4 트랜지스터(137);
    상기 제2 회로 노드에 연결되는 제5 저항(141);
    상기 제5 저항에 연결되는 제5 트랜지스터(138); 및
    상기 제5 트랜지스터를 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 연결하는 수단(134, 135)
    을 포함하고
    상기 제1 및 제3 트랜지스터가 턴온되는 경우, 제1 전류는 상기 제1 저항, 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제3 저항을 통해 상기 제1 및 제2 노드 사이를 통과하며,
    상기 제2 및 제4 트랜지스터가 턴온되는 경우, 제2 전류는 상기 제2 저항, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제4 저항을 통해 상기 제1 및 제2 노드 사이를 통과하고,
    상기 제1 및 제5 트랜지스터가 턴온되는 경우, 제3 전류는 상기 제1 저항, 상기 제1 트랜지스터, 상기 제5 트랜지스터, 및 상기 제5 저항을 통해 상기 제1 및 제2 노드 사이를 통과하며,
    상기 제2 및 제5 트랜지스터가 턴온되는 경우, 제4 전류는 상기 제2 저항, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제5 저항을 통해 상기 제1 및 제2 노드들 사이를 통과하여 흐르는
    회로.
  12. 제11항에 있어서,
    상기 제5 트랜지스터를 상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두에 연결하는 상기 수단은
    상기 제5 트랜지스터를 상기 제1 트랜지스터에 연결하는 제1 다이오드(134); 및
    상기 제5 트랜지스터를 상기 제2 트랜지스터에 연결하는 제2 다이오드(135)
    를 포함하는
    회로.
  13. 제11항에 있어서,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단은 상기 제5 트랜지스터를 턴온하고 상기 제3 및 제 4 트랜지스터를 턴오프하며,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제어 수단은 상기 제5 트랜지스터를 턴오프하고 상기 제3 및 제4 트랜지스터를 턴온하는
    회로.
  14. 제13항에 있어서,
    상기 전류원이 상기 제2 회로를 일정한 전압으로 유지하는 수단(146, 174, 176, 177)을 추가로 포함하는 회로.
  15. 제11항에 있어서,
    상기 제3, 제4, 및 제5 트랜지스터 각각은 트랜지스터에 의해 전도되는 전류의 크기에 영향을 미치는 크기의 전압 신호를 수신하는 제어 입력을 가지며,
    상기 제어 수단은
    상기 입력 제어 데이터의 제1 부분(DTERM)에 의해 결정되는 크기의 제1 제어 전압을 생성하는 수단(172);
    상기 입력 제어 데이터의 제2 부분에 의해 결정되는 크기의 제2 제어 전압을 생성하는 수단(-V); 및
    제3 제어 전압을 생성하는 수단(160)
    을 포함하고,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제어 수단은 상기 제1 제어 전압을 상기 제3 및 제4 트랜지스터의 제어 입력에 공급하고 상기 제3 제어 전압을 상기 제5 트랜지스터의 제어 입력에 공급하며,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단은 상기 제3 제어 전압을 상기 제3 및 제4 트랜지스터의 제어 입력에 공급하고 상기 제2 제어 전압을 상기 제5 트랜지스터의 제어 입력에 공급하는
    회로.
  16. 제11항에 있어서,
    상기 회로가
    상기 제1 회로 노드에 연결되는 제1 전압원(154);
    제2 전압원(-V);
    상기 제2 전압원과 상기 제2 회로 노드 사이에 연결되는 제6 저항(146);
    상기 제1 회로 노드에 연결되는 전류원(174); 및
    상기 전류원과 상기 제2 회로 노드 사이에서 전류를 전달하도록 연결되는 트랜지스터(176)
    를 포함하는 회로.
  17. 입력 제어 데이터에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드 중에서 하나의 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(152);
    제2 회로 노드(144);
    제1 저항(150);
    제2 저항(151);
    제3 저항(140);
    제4 저항(142);
    제5 저항(141);
    제1 트랜지스터(132);
    제2 트랜지스터(133);
    제3 트랜지스터(136);
    제4 트랜지스터(137);
    제5 트랜지스터(138);
    제1 다이오드(134); 및
    제2 다이오드(135)
    를 포함하고,
    회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 입력 제어 데이터에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 제1 및 제2 전송 라인 상에서 차동 출력 신호를 생성하며,
    회로가 종료 모드에서 동작하는 경우, 상기 회로는 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고,
    상기 제1 및 제2 전송 라인 각각은 유사 특성 임피던스를 가지며,
    상기 제1 저항 및 상기 제2 저항 각각은 상기 특성 임피던스와 정합하는 임피던스를 가지고,
    상기 제1 저항, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제3 저항은 상기 제1 노드와 제2 회로 노드 사이에서 직렬로 연결되며,
    상기 제2 저항, 상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제4 저항은 상기 제1 노드와 제2 회로 노드 사이에서 직렬로 연결되고,
    상기 제1 저항, 상기 제1 트랜지스터, 상기 제1 다이오드, 상기 제5 트랜지스터 및 상기 제5 저항은 상기 제1 노드와 상기 제2 노드 사이에서 직렬로 연결되며,
    상기 제2 저항, 상기 제2 트랜지스터, 상기 제2 다이오드, 상기 제5 트랜지스터 및 상기 제5 저항은 상기 제1 노드와 상기 제2 노드 사이에서 직렬로 연결되고,
    상기 제1 저항은 상기 제1 노드와 상기 제1 전송 라인 사이에서 연결되며,
    상기 제2 저항은 상기 제1 노드와 상기 제2 전송 라인 사이에서 연결되는
    회로.
  18. 제17항에 있어서,
    상기 제1, 제2, 제3, 제4 및 제5 트랜지스터는 제어 신호를 수신하기 위한 제어 입력을 가지며 상기 제어 신호의 크기는 트랜지스터에 의해 도전되는 전류의 크기를 제어하고,
    상기 입력 제어 데이터는 상기 제1, 제2, 제3, 제4 및 제5 트랜지스터 각각의 제어 입력에 인가될 제어 신호의 크기를 표시하며,
    상기 회로는 상기 입력 제어 데이터를 수신하고, 상기 제1, 제2, 제3, 제4 및 제5 트랜지스터 각각에 상기 입력 제어 데이터에 의해 표시되는 크기의 개별적인 제어 신호를 공급하기 위한 제어 수단을 추가로 포함하는
    회로.
  19. 제18항에 있어서,
    상기 제1 회로 노드에 연결되는 제1 전압원(154);
    제2 전압원(-V);
    상기 제2 전압원과 상기 제2 회로 노드 사이에서 연결되는 제6 저항(146);
    상기 제1 회로 노드에 연결되는 전류원(174); 및
    상기 전류원과 상기 제2 회로 노드 사이에서 전류를 전달하도록 연결되는 제6 트랜지스터(176)
    를 추가로 포함하는 회로.
  20. 제18항에 있어서,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단이 상기 제1 및 제2 트랜지스터에 공급하는 제어 신호는 상기 구동 신호에 의해 결정되는 바와 같이 상기 제1 및 제2 트랜지스터 중에서 하나의 트랜지스터를 선택적으로 턴온하고, 나머지 트랜지스터를 턴오프하며, 상기 제어 수단이 상기 제3, 제4, 제5 트랜지스터에 공급하는 제어 신호는 상기 제3 및 제4 트랜지스터를 턴오프하고, 상기 제5 트랜지스터를 턴온하고,
    상기 회로가 상기 종료 모드에서 동작하는 경우, 상기 제어 수단이 상기 제1, 제2, 제3, 제4, 및 제5 트랜지스터에 공급하는 제어 신호는 상기 제1, 제2, 제3, 및 제4 트랜지스터를 턴온하고 상기 제5 트랜지스터를 턴오프하는
    회로.
  21. 제18항에 있어서,
    상기 제1 회로 노드로부터 전류를 끌어내는 전류원(174); 및
    상기 전류원과 상기 제2 회로 노드 사이에서 상기 전류를 도전시키는 제6 트랜지스터(176)
    를 추가로 포함하는 회로.
  22. 입력 차동 DRIVE 신호 및 입력 제어 데이터에 응답하여 상기 입력 제어 데이터에 의해 선택되는 구동 모드 또는 종료 모드 중에서 하나의 모드로 교대로 동작하는 회로에 있어서,
    제1 회로 노드(152);
    제2 회로 노드(144);
    제1 트랜지스터(132);
    제2 트랜지스터(133);
    제3 트랜지스터(136);
    제4 트랜지스터(137);
    제5 트랜지스터(138);
    제6 트랜지스터(148);
    제7 트랜지스터(149);
    제1 저항(150);
    제2 저항(151);
    제3 저항(140);
    제4 저항(142);
    제5 저항(141);
    제1 다이오드(134); 및
    제2 다이오드(135)
    를 포함하고,
    회로가 구동 모드에서 동작하는 경우, 상기 회로는 상기 DRIVE 신호에 의해 결정되는 상기 차동 출력 신호의 논리 상태를 가지는 제1 및 제2 전송 라인 상에서 차동 출력 신호를 생성하며,
    회로가 종료 모드에서 동작하는 경우, 상기 회로는 상기 제1 및 제2 전송 라인을 통해 상기 회로에 도달하는 차동 입력 신호에 부하를 제공하고,
    상기 제1 및 제2 전송 라인 각각은 유사 특성 임피던스를 가지며,
    상기 제1 저항 및 상기 제2 저항 각각은 상기 특성 임피던스와 정합하는 임피던스를 가지고,
    상기 제1 저항, 상기 제6 트랜지스터, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제3 저항은 상기 제1 노드와 제2 회로 노드 사이에서 직렬로 연결되며,
    상기 제2 저항, 상기 제7 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제4 저항은 상기 제1 노드와 제2 회로 노드 사이에서 직렬로 연결되고,
    상기 제1 저항, 상기 제6 트랜지스터, 상기 제1 트랜지스터, 상기 제1 다이오드, 상기 제5 트랜지스터, 및 상기 제5 저항은 상기 제1 노드와 제2 노드 사이에서 직렬로 연결되며,
    상기 제2 저항, 상기 제7 트랜지스터, 상기 제2 트랜지스터, 상기 제2 다이오드, 상기 제5 트랜지스터, 및 상기 제5 저항은 상기 제1 노드와 상기 제2 노드 사이에서 직렬로 연결되고,
    상기 제1 저항은 상기 제1 노드와 상기 제1 전송 라인 사이에서 연결되며,
    상기 제2 저항은 상기 제1 노드와 상기 제2 전송 라인 사이에서 연결되는
    회로.
  23. 제22항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5, 제6, 및 제7 트랜지스터는 제어 신호를 수신하기 위한 제어 입력을 가지며 상기 제어 신호의 크기는 트랜지스터에 의해 도전되는 전류의 크기를 제어하고,
    상기 입력 제어 데이터는 상기 제1, 제2, 제3, 제4 및 제5, 제6, 및 제7 트랜지스터 각각의 제어 입력에 인가되는 제어 신호의 크기를 표시하며,
    상기 회로는 상기 입력 제어 데이터를 수신하고, 상기 제1, 제2, 제3, 제4, 제5, 제6 및 제7 트랜지스터 각각에 상기 입력 제어 데이터에 의해 표시되는 크기의 제어 신호를 공급하기 위한 제어 수단을 추가로 포함하는
    회로.
  24. 제22항에 있어서,
    상기 제1 회로 노드에 연결되는 제1 전압원(154);
    상기 제2 회로 노드에 연결되는 제2 전압원(-V);
    상기 제2 전압원과 상기 제2 회로 노드 사이에서 연결되는 제6 저항(146);
    상기 제1 회로 노드에 연결되는 전류원(174); 및
    상기 전류원과 상기 제2 회로 노드 사이에서 전류를 전달하도록 연결되는 제8 트랜지스터(176)
    를 추가로 포함하는 회로.
  25. 제24항에 있어서,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단이 상기 DRIVE 신호를 상기 제1 및 제2 트랜지스터의 제어 단자 양단에 연결하는 제어 신호는 상기 DRIVE 신호에 의해 결정되는 바와 같이 상기 제1 및 제2 트랜지스터 중에서 하나의 트랜지스터를 선택적으로 턴온하고, 나머지 트랜지스터를 턴오프하며,
    상기 회로가 구동 모드에서 동작하는 경우, 상기 제어 수단이 상기 제3, 제4, 및 제5 트랜지스터에 공급하는 제어 신호는 상기 제3 및 제4 트랜지스터를 턴오프하고 상기 제5 트랜지스터를 턴온하고,
    상기 회로가 종료 모드에서 동작하는 경우, 상기 제어 수단은 제어 신호를 상기 제1, 제2, 제3, 제4, 및 제5 트랜지스터에 공급하고, 이들 트랜지스터는 상기 제1, 제2, 제3, 및 제4 트랜지스터를 턴온하고 상기 제5 트랜지스터를 턴오프하는
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