JP3865234B2

JP3865234B2 - Ｎｒｚ／ｒｚ変換回路

Info

Publication number: JP3865234B2
Application number: JP2002248151A
Authority: JP
Inventors: 俊秀鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-28
Filing date: 2002-08-28
Publication date: 2007-01-10
Anticipated expiration: 2022-08-28
Also published as: JP2004088539A

Description

【０００１】
【発明の属する技術分野】
本発明は、光通信器等の分野で用いられる、ＮＲＺ（ｎｏｎｒｅｔｕｒｎｔｏｚｅｒｏ）信号からＲＺ（ｒｅｔｕｒｎｔｏｚｅｒｏ）信号を生成するＮＲＺ／ＲＺ変換回路に関する。
【０００２】
【従来の技術】
図５は、従来のＮＲＺ／ＲＺ変換回路を示す回路図であり、図６は、その動作を示すタイミングチャートである。従来より、ＮＲＺ／ＲＺ変換回路として、Ｄ−ＦＦ（フリップフロップ）回路１１を用いて、ＮＲＺ信号とクロック信号との同期をとり、Ｄ−ＦＦ回路１１の出力信号（Ｄ−ＦＦＯＵＴ）をインバータ１２により反転させ、その出力信号（インバータＯＵＴ）とクロック信号とをＮＯＲ回路１３において信号処理することにより、ＲＺ信号を出力する構成のものが公知である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した従来のＮＲＺ／ＲＺ変換回路では、Ｄ−ＦＦ回路１１とインバータ１２とＮＯＲ回路１３により構成されているため、回路構成が複雑になり、消費電力が大きいという問題点がある。また、Ｄ−ＦＦ回路１１とＮＯＲ回路１３にクロック信号を分配して供給するため、クロック信号が劣化したり、高周波でのタイミング合わせが困難であるという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、回路構成を簡略化し、それによって低消費電力での動作が可能で、かつクロック信号の分配が不要なＮＲＺ／ＲＺ変換回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるＮＲＺ／ＲＺ変換回路は、第１のリード回路、ホールド回路、第１のレベルシフト回路、第２のリード回路、出力選択回路および第２のレベルシフト回路を具備する。第１のリード回路は、クロック信号が相対的に電位の高いレベル（以下、ハイレベルとする）のときに、ＮＲＺ信号を読み込み、その信号の電位レベルを反転させた信号を出力する。第１のレベルシフト回路は、第１のリード回路から出力された信号の電位レベルをゼロまたは１の所定のレベルに変換する。ホールド回路は、クロック信号が相対的に電位の低いレベル（以下、ローレベルとする）に遷移したときに、第１のレベルシフト回路の出力信号に基づいて、第１のリード回路の出力信号を保持する。
【０００６】
第２のリード回路は、クロック信号がローレベルのときに、ホールド回路により保持された信号を読み込み、その信号の電位レベルを反転させた信号を出力する。出力選択回路は、クロック信号がローレベルのときに第２のリード回路の出力信号を選択し、一方、クロック信号がハイレベルのときにゼロの信号を選択して出力する。第２のレベルシフト回路は、出力選択回路により選択された信号の電位レベルをゼロまたは１の所定のレベルに変換する。この発明によれば、インバータやＮＯＲ回路が不要であり、従来のＮＲＺ／ＲＺ変換回路のＤ−ＦＦ回路と同等の回路規模になる。また、クロックの分配が不要となる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態にかかるＮＲＺ／ＲＺ変換回路について図面を参照しつつ詳細に説明する。
【０００８】
（実施の形態１）
図１は、本発明の実施の形態１にかかるＮＲＺ／ＲＺ変換回路を示す回路図である。このＮＲＺ／ＲＺ変換回路は、１６個の電界効果トランジスタ（以下、単にトランジスタとする）２１〜３６、４個の抵抗３７〜４０、６個の電流源４１〜４６、６個の入力端子４７〜５２および２個の出力端子５３，５４を備えている。
【０００９】
第１のトランジスタ２１のドレイン端子は、第１の抵抗３７を介して、相対的に高いレベルの電位が印加されるＧＮＤ端子４７に接続されている。第１のトランジスタ２１のゲート端子は、外部からＮＲＺ信号よりなるデータが供給される入力端子としてのＤＡＴＡ端子４９に接続されている。第１のトランジスタ２１のソース端子は、第２のトランジスタ２２のソース端子とともに、第３のトランジスタ２３のドレイン端子に接続されている。第２のトランジスタ２２のドレイン端子は、第２の抵抗３８を介して、ＧＮＤ端子４７に接続されている。第２のトランジスタ２２のゲート端子は、外部からＮＲＺ信号の反転信号が供給される／ＤＡＴＡ端子５０に接続されている。
【００１０】
第３のトランジスタ２３のゲート端子は、外部からクロック信号が供給されるクロック端子であるＣＬＫ端子５１に接続されている。第３のトランジスタ２３のソース端子は、後述する第６のトランジスタ２６のソース端子とともに、第１の電流源４１を介して、相対的に低いレベルの電位が印加されるＶＳＳ端子４８に接続されている。第１〜第３のトランジスタ２１〜２３、第１および第２の抵抗３７，３８並びに第１の電流源４１は、クロック信号がハイレベルのときに、ＤＡＴＡ端子４９または／ＤＡＴＡ端子５０に供給された信号を読み込む第１のリード回路としての機能を備えている。なお、端子名や信号名の前の“／”は反転を表すバーを意味する。
【００１１】
第４のトランジスタ２４のドレイン端子は、第１のトランジスタ２１のドレイン端子に接続されている。第４のトランジスタ２４のゲート端子は、後述する第８のトランジスタ２８のソース端子に接続されている。第４のトランジスタ２４のソース端子は、第５のトランジスタ２５のソース端子とともに、第６のトランジスタ２６のドレイン端子に接続されている。
【００１２】
第５のトランジスタ２５のドレイン端子は、第２のトランジスタ２２のドレイン端子に接続されている。第５のトランジスタ２５のゲート端子は、後述する第７のトランジスタ２７のソース端子に接続されている。第６のトランジスタ２６のゲート端子は、外部からクロック信号の反転信号が供給される／ＣＬＫ端子５２に接続されている。第４〜第６のトランジスタ２４〜２６および第１の電流源４１は、クロック信号がローレベルのときに、第１のトランジスタ２１のドレイン端子または第２のトランジスタ２２のドレイン端子から出力された信号、すなわち第１のリード回路から出力された信号を保持するホールド回路としての機能を備えている。
【００１３】
第７のトランジスタ２７は、ソースフォロワ回路であり、そのドレイン端子は、ＧＮＤ端子４７に接続されている。第７のトランジスタ２７のゲート端子は、第１のトランジスタ２１のドレイン端子に接続されている。第７のトランジスタ２７のソース端子は、第２の電流源４２を介して、ＶＳＳ端子４８に接続されている。第７のトランジスタ２７および第２の電流源４２は、第１のトランジスタ２１のドレイン端子から出力された信号の電位レベルを、ゼロまたは１の所定のレベルに変換する第１のレベルシフト回路としての機能を備えている。
【００１４】
第８のトランジスタ２８は、ソースフォロワ回路であり、そのドレイン端子は、ＧＮＤ端子４７に接続されている。第８のトランジスタ２８のゲート端子は、第２のトランジスタ２２のドレイン端子に接続されている。第８のトランジスタ２８のソース端子は、第３の電流源４３を介して、ＶＳＳ端子４８に接続されている。第８のトランジスタ２８および第３の電流源４３は、第２のトランジスタ２２のドレイン端子から出力された信号の電位レベルを、ゼロまたは１の所定のレベルに変換する第１のレベルシフト回路としての機能を備えている。
【００１５】
第９のトランジスタ２９のドレイン端子は、第３の抵抗３９を介して、ＧＮＤ端子４７に接続されている。第９のトランジスタ２９のゲート端子は、第７のトランジスタ２７のソース端子に接続されている。第９のトランジスタ２９のソース端子は、第１０のトランジスタ３０のソース端子とともに、第１１のトランジスタ３１のドレイン端子に接続されている。第１０のトランジスタ３０のドレイン端子は、第４の抵抗４０を介して、ＧＮＤ端子４７に接続されている。第１０のトランジスタ３０のゲート端子は、第８のトランジスタ２８のソース端子に接続されている。
【００１６】
第１１のトランジスタ３１のゲート端子は、／ＣＬＫ端子５２に接続されている。第１１のトランジスタ３１のソース端子は、後述する第１４のトランジスタ３４のソース端子とともに、第４の電流源４４を介して、ＶＳＳ端子４８に接続されている。第９〜第１１のトランジスタ２９〜３１、第３および第４の抵抗３９，４０並びに第４の電流源４４は、クロック信号がローレベルのときに、前記ホールド回路により保持された信号を読み込む第２のリード回路としての機能を備えている。
【００１７】
第１２のトランジスタ３２のドレイン端子は、第９のトランジスタ２９のドレイン端子に接続されている。第１２のトランジスタ３２のゲート端子（以下、便宜上、Ａ端子とする）５５には、ハイレベルの電位が印加されている。第１２のトランジスタ３２のソース端子は、第１３のトランジスタ３３のソース端子とともに、第１４のトランジスタ３４のドレイン端子に接続されている。
【００１８】
第１３のトランジスタ３３のドレイン端子は、第１０のトランジスタ３０のドレイン端子に接続されている。第１３のトランジスタ３３のゲート端子（以下、便宜上、／Ａ端子とする）５６には、ローレベルの電位が印加されている。第１４のトランジスタ３４のゲート端子は、ＣＬＫ端子５１に接続されている。第１２〜第１４のトランジスタ３２〜３４および第４の電流源４４は、クロック信号がローレベルのときに、前記第２のリード回路から供給された信号を出力し、一方、クロック信号がハイレベルのときに、ゼロの信号を出力する出力選択回路としての機能を備えている。
【００１９】
第１５のトランジスタ３５は、ソースフォロワ回路であり、そのドレイン端子は、ＧＮＤ端子４７に接続されている。第１５のトランジスタ３５のゲート端子は、第９のトランジスタ２９のドレイン端子に接続されている。第１５のトランジスタ３５のソース端子は、第５の電流源４５を介して、ＶＳＳ端子４８に接続されている。第１５のトランジスタ３５および第５の電流源４５は、第９のトランジスタ２９のドレイン端子から出力された信号の電位レベルを、ゼロまたは１の所定のレベルに変換する第２のレベルシフト回路としての機能を備えている。このレベルシフト回路の出力、すなわち第１５のトランジスタ３５のソース端子から出力されるデータは、ＲＺ信号に変換されており、ＯＵＴ端子５３を介して外部に出力される。
【００２０】
第１６のトランジスタ３６は、ソースフォロワ回路であり、そのドレイン端子は、ＧＮＤ端子４７に接続されている。第１６のトランジスタ３６のゲート端子は、第１０のトランジスタ３０のドレイン端子に接続されている。第１６のトランジスタ３６のソース端子は、第６の電流源４６を介して、ＶＳＳ端子４８に接続されている。第１６のトランジスタ３６および第６の電流源４６は、第１０のトランジスタ３０のドレイン端子から出力された信号の電位レベルを、ゼロまたは１の所定のレベルに変換する第２のレベルシフト回路としての機能を備えている。第１６のトランジスタ３６のソース端子は、外部に、ＯＵＴ端子５３から出力されるＲＺ信号の反転信号を出力する／ＯＵＴ端子５４に接続されている。
【００２１】
なお、図１において、符号６１は、第１のトランジスタ２１のドレイン端子よりなる出力ノードであり、この出力ノード６１から出力される信号をＶ１とする。符号６２は、第２のトランジスタ２２のドレイン端子よりなる出力ノードであり、この出力ノード６２からは、前記信号Ｖ１の反転信号／Ｖ１が出力される。また、符号６３は、第７のトランジスタ２７のソース端子よりなる出力ノードであり、この出力ノード６３から出力される信号をＶ２とする。
【００２２】
符号６４は、第８のトランジスタ２８のソース端子よりなる出力ノードであり、この出力ノード６４からは、前記信号Ｖ２の反転信号／Ｖ２が出力される。また、符号６５は、第９のトランジスタ２９のドレイン端子よりなる出力ノードであり、この出力ノード６５から出力される信号をＶ３とする。符号６６は、第１０のトランジスタ３０のドレイン端子よりなる出力ノードであり、この出力ノード６６からは、前記信号Ｖ３の反転信号／Ｖ３が出力される。
【００２３】
つぎに、図１に示す回路の動作タイミングについて説明する。図２は、図１に示す回路の動作を示すタイミングチャートである。なお、図２では、上から順に、ＤＡＴＡ端子４９に供給されたＮＲＺ信号、ＣＬＫ端子５１に入力されたクロック信号、前記信号Ｖ１、前記信号Ｖ２、Ａ端子５５に印加されている電位、／ＣＬＫ端子５２に入力されたクロック信号の反転信号、前記信号Ｖ３、ＯＵＴ端子５３から出力されたＲＺ信号、および／ＯＵＴ端子５４から出力された、ＲＺ信号の反転信号の各波形が示されている。
【００２４】
まず、ＤＡＴＡ端子４９に供給されたＮＲＺ信号は、クロック信号がハイレベルのときに第１のリード回路に読み込まれる。たとえば、図２においてＴ１のタイミングでは、ＮＲＺ信号はハイレベル、すなわちＮＲＺ信号の論理は１であり、かつクロック信号がハイレベルであるため、第１のトランジスタ２１および第３のトランジスタ２３がオン状態となり、信号Ｖ１はローレベルとなる。したがって、第７のトランジスタ２７はオフ状態となり、信号Ｖ２はローレベル、すなわち論理がゼロとなる。このとき、第２のトランジスタ２２はオフ状態であるため、信号／Ｖ１はハイレベルとなり、第８のトランジスタ２８がオン状態となって、信号／Ｖ２はハイレベルの１となる。
【００２５】
つづいて、クロック信号がローレベルに遷移した状態（タイミングＴ２）では、第３のトランジスタ２３がオフ状態となり、第６のトランジスタ２６がオン状態となる。また、信号／Ｖ２が１（ハイレベル）であるため、第４のトランジスタ２４がオン状態となるので、ホールド回路に信号Ｖ１のローレベルが保持される。同時に、第２のリード回路での読み込みがおこなわれる。第１０のトランジスタ３０と第１１のトランジスタ３１がオン状態となるので、信号／Ｖ３はローレベルとなる。第９のトランジスタ２９はオフ状態であるため、信号Ｖ３はハイレベルとなる。
【００２６】
したがって、第１５のトランジスタ３５がオン状態となり、第１６のトランジスタ３６はオフ状態となるため、ＯＵＴ端子５３からは、ＤＡＴＡ端子４９から入力された１が出力され、／ＯＵＴ端子５４からは、／ＤＡＴＡ端子５０から入力されたゼロが出力される。この状態で、クロック信号がハイレベルになると（タイミングＴ３）、第１４のトランジスタ３４がオン状態となり、また第１２のトランジスタ３２は常時オン状態であるため、信号Ｖ３はローレベルとなる。それによって、第１５のトランジスタ３５がオフ状態となり、ＯＵＴ端子５３からは、ＤＡＴＡ端子４９から入力された信号（ここでは１）にかかわらず、ＲＺ信号のゼロが出力される。
【００２７】
また、たとえば、図２においてＴ４のタイミングでは、ＮＲＺ信号がゼロであり、かつクロック信号がハイレベルであるため、第１のトランジスタ２１はオフ状態となり、第２のトランジスタ２２および第３のトランジスタ２３がオン状態となる。したがって、信号Ｖ１がハイレベルとなり、第７のトランジスタ２７がオン状態となって、信号Ｖ２はハイレベル、すなわち１となる。また、信号／Ｖ１はローレベルとなり、第８のトランジスタ２８がオフ状態となって、信号／Ｖ２はローレベルのゼロとなる。
【００２８】
その直後のタイミングＴ５で、クロック信号がローレベルに遷移すると、第３のトランジスタ２３および第６のトランジスタ２６は、それぞれオフ状態およびオン状態となる。そして、信号Ｖ２が１（ハイレベル）であるため、第５のトランジスタ２５がオン状態となり、また、信号／Ｖ２がゼロ（ローレベル）であるため、第４のトランジスタ２４はオフ状態となり、ホールド回路に信号Ｖ１のハイレベルが保持される。同時に、第２のリード回路での読み込みがおこなわれる。第９のトランジスタ２９と第１１のトランジスタ３１がオン状態となるので、信号Ｖ３はローレベルとなる。第１０のトランジスタ３０はオフ状態であるため、信号／Ｖ３はハイレベルとなる。
【００２９】
したがって、第１５のトランジスタ３５はオフ状態となり、第１６のトランジスタ３６がオン状態となるため、ＯＵＴ端子５３からは、ＤＡＴＡ端子４９から入力されたゼロが出力され、／ＯＵＴ端子５４からは、／ＤＡＴＡ端子５０から入力された１が出力される。この状態で、クロック信号がハイレベルになると（タイミングＴ６）、第１４のトランジスタ３４がオン状態となる。第１２のトランジスタ３２はオン状態であるため、信号Ｖ３はローレベルであり、第１５のトランジスタ３５はオフ状態である。したがって、ＯＵＴ端子５３からは、ＤＡＴＡ端子４９から入力された信号（ここではゼロ）にかかわらず、ＲＺ信号のゼロが出力される。
【００３０】
上述した実施の形態１によれば、従来のＮＲＺ／ＲＺ変換回路のＤ−ＦＦ回路と同等の回路規模であり、従来のＮＲＺ／ＲＺ変換回路に設けられていたインバータやＮＯＲ回路が不要であるため、消費電力を大幅に低減することができる。また、従来のＮＲＺ／ＲＺ変換回路のようにクロック信号を分配する必要がないため、クロック信号の劣化を回避することができるとともに、高周波でのタイミング合わせが不要となるので、高速動作が可能なＮＲＺ／ＲＺ変換回路を実現することができるという効果が得られる。
【００３１】
（実施の形態２）
図３は、本発明の実施の形態２にかかるＮＲＺ／ＲＺ変換回路を示す回路図であり、図４は、その動作を示すタイミングチャートである。図３に示すように、実施の形態２のＮＲＺ／ＲＺ変換回路は、図１に示す実施の形態１と同じ構成である。ただし、Ａ端子、すなわち第１２のトランジスタ３２のゲート端子５５にローレベルの電位が印加され、かつ／Ａ端子、すなわち第１３のトランジスタ３３のゲート端子５６にハイレベルの電位が印加されている点が、実施の形態１と異なる。
【００３２】
そのため、図４に示すように、クロック信号がハイレベルであるタイミングＴ７（図２のタイミングＴ１に相当）で、ＮＲＺ信号の１が第１のリード回路に読み込まれる。そして、クロック信号がローレベルであるタイミングＴ８（図２のタイミングＴ２に相当）で、ホールド回路に保持されるとともに、ＯＵＴ端子５３から１が出力される。そして、クロック信号がハイレベルであるタイミングＴ９（図２のタイミングＴ３に相当）で、ＯＵＴ端子５３からＲＺ信号の１が出力される。
【００３３】
また、ＮＲＺ信号がゼロのとき、クロック信号がハイレベルであるタイミングＴ１０（図２のタイミングＴ４に相当）で、第１のリード回路にゼロが読み込まれる。そして、クロック信号がローレベルであるタイミングＴ１１（図２のタイミングＴ５に相当）で、ホールド回路に保持されるとともに、ＯＵＴ端子５３からゼロが出力される。そして、クロック信号がハイレベルであるタイミングＴ１２（図２のタイミングＴ６に相当）で、ＯＵＴ端子５３からＲＺ信号の１が出力される。
【００３４】
このように、実施の形態２は、クロック信号がローレベルのときに、ＤＡＴＡ端子４９から読み込まれたＮＲＺ信号の論理をＯＵＴ端子５３から出力し、クロック信号がハイレベルのときに、ＯＵＴ端子５３から１を出力する。したがって、実施の形態２は、厳密には、ＮＲＺ信号をＲＺ信号ではなく、Ｒ１（ｒｅｔｕｒｎｔｏ１）信号に変換する回路である。しかし、実施の形態２では、Ａ端子５５および／Ａ端子５６に印加されている電位が反転していることを除いて、回路の構成が実施の形態１と同じであるため、本明細書では、ＮＲＺ信号をＲ１信号に変換する回路を含めて、ＮＲＺ／ＲＺ変換回路とする。また、Ｒ１信号を含めて、ＲＺ信号とする。なお、実施の形態２では、実施の形態１と同じ符号を用い、重複する説明を省略する。
【００３５】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、第１〜第１６のトランジスタ２１〜３６をバイポーラトランジスタで構成してもよい。
【００３６】
【発明の効果】
本発明によれば、インバータやＮＯＲ回路が不要であり、従来のＮＲＺ／ＲＺ変換回路のＤ−ＦＦ回路と同等の回路規模であるため、消費電力を大幅に低減することができる。また、クロック信号の分配が不要であるため、クロック信号の劣化を回避でき、また高周波でのタイミング合わせが不要になるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるＮＲＺ／ＲＺ変換回路を示す回路図である。
【図２】図１に示す回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかるＮＲＺ／ＲＺ変換回路を示す回路図である。
【図４】図３に示す回路の動作を示すタイミングチャートである。
【図５】従来のＮＲＺ／ＲＺ変換回路を示す回路図である。
【図６】図５に示す回路の動作を示すタイミングチャートである。
【符号の説明】
４９入力端子（ＤＡＴＡ端子）
５１クロック端子（ＣＬＫ端子）
５３出力端子（ＯＵＴ端子）
２１〜２３，３７，３８，４１第１のリード回路
２４〜２６，４１ホールド回路
２７，２８，４２，４３第１のレベルシフト回路
２９〜３１，３９，４０，４４第２のリード回路
３２〜３４，４４出力選択回路
３５，３６，４５，４６第２のレベルシフト回路

Claims

外部からＮＲＺ信号が供給される入力端子と、
外部からクロック信号が供給されるクロック端子と、
外部へＲＺ信号を出力する出力端子と、
前記クロック端子に供給されたクロック信号が第１の電位レベルのときに、前記入力端子に供給された信号を読み込み、当該信号の電位レベルを反転させた信号を出力する第１のリード回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記第１のリード回路から出力された信号を保持するホールド回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記ホールド回路により保持された信号を読み込み、当該信号の電位レベルを反転させた信号を出力する第２のリード回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記出力端子に前記第２のリード回路から出力された信号を供給し、一方、前記クロック端子に供給されたクロック信号が第１の電位レベルのときに、前記出力端子に相対的に電位レベルが低いゼロの信号を供給する出力選択回路と、
を具備することを特徴とするＮＲＺ／ＲＺ変換回路。
外部からＮＲＺ信号が供給される入力端子と、
外部からクロック信号が供給されるクロック端子と、
外部へＲＺ信号を出力する出力端子と、
前記クロック端子に供給されたクロック信号が第１の電位レベルのときに、前記入力端子に供給された信号を読み込み、当該信号の電位レベルを反転させた信号を出力する第１のリード回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記第１のリード回路から出力された信号を保持するホールド回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記ホールド回路により保持された信号を読み込み、当該信号の電位レベルを反転させた信号を出力する第２のリード回路と、
前記クロック端子に供給されたクロック信号が第２の電位レベルのときに、前記出力端子に前記第２のリード回路から出力された信号を供給し、一方、前記クロック端子に供給されたクロック信号が第１の電位レベルのときに、前記出力端子に相対的に電位レベルが高い１の信号を供給する出力選択回路と、
を具備することを特徴とするＮＲＺ／ＲＺ変換回路。
前記第１のリード回路から出力された信号の電位レベルをゼロまたは１の所定のレベルに変換するレベルシフト回路を有することを特徴とする請求項１または２に記載のＮＲＺ／ＲＺ変換回路。
前記出力選択回路から出力された信号の電位レベルをゼロまたは１の所定のレベルに変換するレベルシフト回路を有することを特徴とする請求項１〜３のいずれか一つに記載のＮＲＺ／ＲＺ変換回路。
前記第１のリード回路、前記ホールド回路、前記第２のリード回路および前記出力選択回路は、それぞれ差動型のトランジスタ対を備えていることを特徴とする請求項１〜４のいずれか一つに記載のＮＲＺ／ＲＺ変換回路。