JP5956588B2 - デジタル／アナログ変換器 - Google Patents

Description

本発明は、電流を変換するためのデジタル／アナログ変換器に関する。電流変換器は、同一のまたは加重値を有する複数の電流源を備え、好ましくは、回路のサイズを減少させるために重み付けされる。変換すべきデジタル信号は、各供給源から共通負荷に向かう電流の流れを可能にするかまたは防ぐように、そのビットが、異なる供給源を個別に制御するために使用される２進ワードである。負荷の端子で発生する電圧は注入電流の和に依存し、入力２進ワードのアナログ値を表すため、負荷は、アナログ加算器として機能する。

実際には、各電流源は、差動分岐対、すなわち、奇数分岐および偶数分岐を供給する。各分岐は、それぞれのトランジスタを含み、コレクタ電流は、分岐の電流を表す。２つのトランジスタは、入力ビットおよびその補数によってそれぞれ制御される。その結果、一方のトランジスタが導通する間、他方のトランジスタは遮断され、その逆も同様であり、入力ビットの値に依存する。奇数分岐の負荷は、すべての奇数分岐に共通であり、偶数分岐の負荷は、すべての偶数分岐に共通である。

このタイプの変換器で起こる問題の中では、２進ワードが変化する瞬間のトランジスタの切り替えがかなりのスイッチングノイズを発生させるということが見出されている。すべてのトランジスタに対し、切り替えは同時に（クロック制御下で）行われる。しかし、異なるトランジスタの応答時間は、幅広く分散される。その上、総応答時間は、かなりの程度まで、変換すべき２つの連続した２進ワードの差に依存する。デジタルデータ要素のタイミングを計るためのクロックの周波数Ｆが増加するにつれ、変換器の線形性および出力信号のスペクトル純度は劣化する。

その上、出力信号のパワースペクトルは、この切り替えに使用されるクロック周波数によって制限される。このスペクトル（周波数の関数としての出力信号のパワー）は、理論上は、ｓｉｎ（ｘ）／ｘの形式の複数の極大部分を有する曲線であり、クロック周波数周辺で非常に高い減衰性を有し、クロック周波数の１．５倍の周波数でピークを有する。したがって、一部の周波数範囲では、とりわけ、クロック周波数周辺では、十分なレベルでの出力信号を得ることは難しく、所望の周波数範囲内の周波数と無関係なレベルでの出力信号を得ることは難しい。

入力において２進ワードが切り替えられる瞬間に負荷に向かう電流の流れを防ぐためにクロック半周期が使用される改善に対し、例えば、米国特許出願公開第２００６／００２２８５６号明細書において既に提案がなされている。負荷に向かう電流の流れは、変換器の入力において新しい２進ワードが確立される次の半周期の間に再び可能になる。

例えば、入力ワードが通常のクロックＣＬＫ、ＣＬＫｂ（ＣＬＫは、半周期の間のクロックのアクティブレベルを表し、ＣＬＫｂは、次の半周期の間は非アクティブ状態の相補レベルを表す）によって作動されるバッファレジスタ（または「ラッチ」）に導入されると想定すると、ＣＬＫの立ち下がりエッジ側でバッファレジスタに新しい２進ワードをロードし、次いで、この立ち下がりエッジに続く半周期ＣＬＫｂ＝１の間の電流の流れを防ぎ、再び、次の半周期ＣＬＫ＝１の間の電流の流れを可能にする準備がなされ、その際、新しい２進ワードはよく安定している。より正確には、電流の流れの防止は、偶数および奇数分岐のトランジスタにおいてこの電流を遮断することなく抵抗負荷から離れるように電流を方向転換することである。

このタイプの変換器は、半周期ＣＬＫｂの間（ＣＬＫ＝０）にアナログ出力信号が周期的にゼロを通過するため、ＲＴＺ変換器、すなわち、ゼロ復帰変換器と呼ばれる。

一方では、電流源のスイッチング分散が抑制されるため、出力信号のスペクトル純度が改善され、他方では、出力信号のスペクトルがより良く分布され、クロック周波数付近でのトラフはない。しかし、出力信号のパワーは、より低い。

また、クロック周波数の２回の半周期の間に相補的方法で動作する変換器も提案されている。第１の半周期の間、奇数差動分岐のトランジスタ電流は奇数負荷に送信され、偶数差動分岐の電流は偶数負荷に送信される。次のクロック半周期の間、トランジスタと負荷との間のリンクは交差され、奇数分岐の電流を偶数負荷に向けて送信し、その逆も同様である。したがって、変換器出力信号は、クロック信号の２回の連続した半周期の間、２つの連続した相補アナログ値（一方は、２進ワードを表し、もう一方は、相補ワードを表す）を伝送する。これは、ある意味で、アナログ出力信号の補助変調であり、使用時に復号される。出力信号のパワーは、ある意味で、２倍になり、特に、クロック周波数の半分の周波数とクロック周波数との間に、さらにそれを超えて位置する周波数に対するパワーを増強することによって、出力スペクトルも変化する。

明らかに、各々のクロック半周期の間に供給源からの電流を負荷に向けて送信しなければならないこのスイッチングモードは、この半周期の間に負荷から離れるように（電源に向けて）電流を方向転換しなければならないＲＴＺモードと矛盾する。

米国特許出願公開第２００６／００２２８５６号明細書

本発明の１つの目的は、デジタル入力信号のリフレッシュレートを定義するクロック周波数の２倍を超える広範囲の周波数範囲にわたって、出力信号の高スペクトル純度と、先行技術で可能なものより高い出力パワーの両方を得ることである。

この目的のため、本発明は、クロック半周期より短いわずかな時間の間にゼロ復帰モードを使用することと、電流源と負荷との間のリンクが直接と交差の交互のリンクである２つの半周期に、残りのクロック周期を分割することとを提案する。

したがって、本発明は、少なくとも１セットの電流源と、２つのトランジスタが各電流源に接続されたそれぞれの差動分岐対と、クロック周波数Ｆで起動され、変換すべきデジタルデータ要素を受信するレジスタであって、変換すべきデジタルデータ要素の値の関数として、電流源からの電流を差動分岐の各対の一方または他方に個別に切り替えるように分岐のトランジスタを制御する、レジスタと、差動出力電気信号であってそのアナログ値が変換すべきデジタルデータ要素を表す差動出力電気信号を生成するために、差動分岐の電流を受信する抵抗負荷対とを有し、負荷に向かう差動分岐の電流の伝送を可能にするかまたは負荷から離れるようにこれらの電流を方向転換するために、差動分岐と負荷との間に介在するスイッチング回路もまた有するデジタル／アナログ変換器において、
− スイッチング回路が、クロック周波数での周期的な方向転換を確立し、その後、許可（電流の流れを可能にする）動作が続く手段であって、許可時間とクロック周期との間のデューティサイクルは、０．７〜０．９５の範囲である、手段を備え、
− スイッチング回路が、差動分岐と負荷との間での直接リンクまたは交差リンクのいずれかを可能にするスイッチング段と、この時間の２つの半周期間の電気出力信号の符号を逆にするため、許可時間の第１の半周期の間は直接的に、そして、許可時間の第２の半周期の間は交差方式で、差動分岐を負荷の入力に接続するようにスイッチング段を制御するための手段とを備える
ことを特徴とするデジタル／アナログ変換器を提案する。

したがって、スイッチング回路は、２つの異なる機能を提供し、これらの２つの機能は、好ましくは、差動分岐と加算手段との間の２つの重畳段によって提供される。第１の機能（伝送の許可動作または方向転換）は、第１のスイッチング段によって提供され、第２の機能（直接または交差リンク）は、第２のスイッチング段によって提供される。これらの段は、差動分岐から加算手段に向けて、次々と順番にまたは逆の順番に配置することができ、第１の段は、好ましくは、差動分岐と第２の段との間に介在する。

２段スイッチング回路は、好ましくは、複数の差動分岐対に共通であり（しかし、好ましくは、差動分岐対のすべてにではない、すなわち、変換器は、複数のスイッチング回路を有し、その各々は、差動分岐対の１つのグループと関連付けられる）、次いで、１つのグループに共通である差動分岐は、このグループと関連付けられたスイッチング回路の入力において接合される。

スイッチング回路は、２つの差動分岐の電流に対する対称スイッチングを提供するため、各差動分岐と関連付けられたトランジスタ対を有する。同一の補助電流源は、好ましくは、電流が流れない差動分岐に接続されたスイッチング回路のトランジスタ対のそれらの電流源においてさえ非ゼロ電流を流すため、スイッチング回路と電源端子との間に接続される。

方向転換を制御する信号の遷移エッジとクロック信号の遷移エッジとの間の時間的整合は、好ましくは、差動分岐と負荷との間の交差を制御する信号の遷移エッジ間の時間的整合のように調整可能である。

本発明は、１セットの電流源が２進重み付けによって重み付けされた値を有する電流源を備える際に特に役立ち、重み付けは、様々な差動分岐のトランジスタの応答時間の高分散を引き起こすが、本発明により、この分散の欠点を補うことができる。

本発明の他の特性や利点は、以下の詳細な説明によって明らかにされ、以下の詳細な説明は、添付の図面を参照する。

先行技術によるデジタル／アナログ変換器の一部を示す。 本発明による変換器の構成を示す。 変換器の動作のタイミング図を示す。 別の実施形態による変換器の構成を示す。

図１は、先行技術による簡易化された形式のゼロ復帰変換器の原理を示す。

デジタルレジスタＲＥＧは、２進ワードの形式で、変換すべきデジタルデータ要素を受信する。レジスタは、各ビットに対する２つの出力を含み、それぞれ、奇数出力はビットを供給し、偶数出力はその補数を供給する。変換器は、変換すべきワードのビットの数と等しい多くの並列セクションを有する。変換器の２つのセクションのみが示され、レジスタの２ビットに対応する。出力ビットＤおよびその補数Ｄｂに対応する１つのセクションについてのみ詳細に説明する。異なるセクションの出力は電流出力である。各セクションに対し、奇数出力Ｅ１および偶数出力Ｅ２がある。これらは相補的なものである。奇数出力は、対応するレジスタビットが１に設定された場合に電流を供給し（ここでは、入力電流は差動分岐に向けて送信される）、レジスタビットがゼロに設定された場合には電流を供給しない。偶数出力は、この逆を行う。

異なるセクションの出力電流は、変換すべきワードの各ビットに割り当てられた重みに従って重み付けされる。したがって、各セクションの内部の電流源は、それに従って重み付けされたそれらの値を有する。

奇数出力からの電流は、加算器回路ＡＤＤにおいて加算される。また、偶数出力からの電流も、この回路において別々に加算される。加算は、単に、奇数出力からすべての電流を受信する負荷抵抗および偶数出力からすべての電流を受信する別の負荷抵抗によって行うことができる。これらの抵抗の端子における電圧間の差Ｖｏｕｔは、変換すべき２進ワードのデジタル値を表す差動アナログ電圧である。この差は、加算器回路ＡＤＤの出力ＯＵＴ上で供給される。

変換すべきワードのビットに対応するセクションは、電流源Ｉ０から引き出される共通の電流が供給される従来の差動分岐対を備える。奇数分岐は、レジスタにおいてビット１によって導通し（すなわち、レジスタの奇数出力上でのビット１）、レジスタにおいてビット０によって遮断する構造になっているトランジスタＴ１を含む。偶数分岐は、レジスタにおいてビット０によって導通し（したがって、レジスタの偶数出力上でのビット１）、レジスタにおいてビット１によって遮断する構造になっているトランジスタＴ２を含む。

これらのトランジスタのコレクタ電流は、非ゼロ復帰変換器の場合は、加算器回路に直接印加されることになる。

この場合、図１の変換器は、ゼロ復帰変換器である。ゼロ復帰変換器は、加算器回路に向けて電流を流すことを可能にするか、または逆に、電源の端子に向けて電流を方向転換するためのスイッチング回路を含む。奇数差動分岐は、第１の２つのトランジスタスイッチング回路Ｑ１ａおよびＱ１ｂに向けてその電流（存在する場合、すなわち、レジスタがビット１を含む場合）を流すことを可能にする。偶数分岐は、第１のスイッチング回路と同時に制御される第２の２つのトランジスタスイッチング回路Ｑ２ａ、Ｑ２ｂに向けてその電流（存在する場合）を流すことを可能にする。

変換器全体に共通であるスイッチング回路の制御は、クロック回路ＨＯＲによって伝達される周波数Ｆでの対称的な周期的クロック信号ＣＬＫを受信する回路ＳＷＣである。スイッチング回路は、ＣＬＫ＝１の場合の半周期の間は第１の状態にあり、ＣＬＫ＝０の場合の半周期の間は第２の状態にある。ＣＬＫｂは信号ＣＬＫの補数であることに留意されたい。

スイッチング回路の２つの状態は、半周期ＣＬＫおよびＣＬＫｂに同期して回路ＳＷＣによって制御される。また、レジスタには、信号ＣＬＫの制御の下、各クロック周期における新しいデジタルデータ要素がロードされる。例えば、信号ＣＬＫの立ち下がりエッジは、先行の２進ワードを交換するため、レジスタの出力への新しい２進ワード（レジスタの入力側に存在する）の運搬をトリガする。

この運搬の安定化および差動分岐を出る電流の安定化には、ある程度の時間を要し、セクションによって電流値が異なるため、この時間は、変換器のすべてのセクションに対して必ずしも同じである必要はない。セクションのすべてが電流における同じ重みを有する場合、電流値のある程度の分散があるが、中でも、セクションが２進法で重み付けされる場合は、電流値は本質的に異なる。

その結果、ＣＬＫ＝０の場合の半周期全体を通じて、スイッチング回路は第１の状態に入り、その状態では、トランジスタＱ１ｂおよびＱ２ｂが導通し、差動分岐から回路の電源Ｖｃｃへ向けて電流を方向転換する。したがって、回路ＳＷＣの出力は、トランジスタＱ１ｂおよびＱ２ｂを制御する。

逆に、ＣＬＫ＝１の場合の半周期全体を通じて、トランジスタＱ１ｂおよびＱ２ｂを遮断することによって、スイッチング回路は第２の状態に入り、電流のいかなる方向転換も防ぐ。トランジスタＱ１ａおよびＱ２ａは通常導通している。トランジスタＱ１ａおよびＱ２ａは、回路ＳＷＣの相補出力によって制御することができるが、与えられている例では、それらのベースは、固定電位Ｖｂｉａｓまで導かれ、それにより、導通するようになる。次いで、電流は、レジスタＲＥＧに存在するビット次第で、トランジスタＱ１ａまたはトランジスタＱ２ａ中を流れる。したがって、この電流は、加算器ＡＤＤによって使用される。

差動出力電圧Ｖｏｕｔは、その値が半周期ＣＬＫ＝１の間に入力２進ワードを表し、別のクロック半周期の間にゼロに戻る電圧である。

図２は、本発明による変更形態を示す。レジスタの各ビットに対するセクションを備える変換器の一般構造は保持される。異なるセクションの電流は、好ましくは、２進法で重み付けされる。しかし、図１のように単一のスイッチング段（２つのスイッチング回路を備えた）を有する代わりに、セクションは、差動分岐（トランジスタＴ１およびＴ２のコレクタによって表される）と加算器回路ＡＤＤとの間で重畳された（すなわち、直列に）２つのスイッチング段を備える。

図１と共通である要素は、同じ参照番号および同じ機能を有する。それらの要素については、再び説明することはしない。

第１のスイッチング段は、奇数差動分岐に対するトランジスタＱ１ａおよびＱ１ｂと、偶数分岐に対するトランジスタＱ２ａおよびＱ２ｂとを含む。第１のスイッチング段は、図１と同じ機能を有し、すなわち、差動分岐から加算器回路に向かう電流の流れを可能にするか、または逆に、電源Ｖｃｃに向けてこの電流を方向転換する。

加算器回路ＡＤＤは、単に、供給電圧Ｖｃｃによって供給される２つの同一の負荷抵抗Ｒ１およびＲ２によって形成することができる。加算器回路ＡＤＤは、２つの入力Ｅ１（奇数入力と呼ばれる）およびＥ２（偶数入力）を備える。入力の各々は、表されるセクションの分岐対の差動分岐から電流を受信する。

２段スイッチング回路は、好ましくは、複数の差動分岐対に共通であり（しかし、好ましくは、差動分岐対のすべてにではない、すなわち、変換器は、複数のスイッチング回路を有し、その各々は、差動分岐の１つのグループと関連付けられる）、次いで、１つのグループの差動分岐は、このグループと関連付けられたスイッチング回路の入力において接合され、このことは、このグループの偶数対のすべてのコレクタが一緒に接続され、奇数分岐のすべてのコレクタが一緒に接続されることを意味する。

これは、図２に示されている。変換器の他のセクションの差動分岐は、スイッチング回路がすべてのセクションに共通であるように（または、いくつかのセクションのグループに少なくとも共通であるように）、第１のセクションの差動分岐に接続される。次いで、奇数差動分岐は、実際に、いくつかのセクションのグループのすべての奇数差動分岐の接合によって形成され、偶数分岐は、このグループのすべての偶数分岐の接合によって形成される。次いで、加算器回路ＡＤＤは、同じパリティを有する分岐の電流の和に比例する電圧を生成するため、本質的に、電流／電圧変換器として機能する。これが、単純な抵抗負荷Ｒ１およびＲ２が加算器の構造に十分であり得る理由である。変換器のセクションの他のグループは、同じ入力Ｅ１およびＥ２を通じて、これらの同じ抵抗負荷に接続される。

差動出力ＯＵＴは、２つの負荷の端子における電圧の差である電圧Ｖｏｕｔを供給する。

電流の許可動作および方向転換は、回路ＳＷＣによって制御され、回路ＳＷＣは、その２つの出力上で２つの相補信号ＲＳＨおよびＲＳＨｂを供給する。信号ＲＳＨは、第１のスイッチング段のトランジスタＱ１ａおよびＱ２ａを制御する。信号ＲＳＨｂは、この第１の段のトランジスタＱ１ｂおよびＱ２ｂを制御する。電流の流れは、トランジスタＱ１ａおよびＱ２ａを導通させる高レベルでのＲＳＨ、ならびに、それと同時に、トランジスタＱ１ｂおよびＱ２ｂを遮断する低レベルでのＲＳＨｂによって可能になる。方向転換は、トランジスタＱ１ａおよびＱ２ａを遮断する高レベルでのＲＳＨｂ、ならびに、トランジスタＱ１ｂおよびＱ２ｂを導通させる低レベルでのＲＳＨによって制御される。図１を参照して説明される制御システムとは対照的に、回路ＳＷＣの出力上でのＲＳＨおよびＲＳＨｂの高レベルの持続時間は、半周期とは異なる。それどころか、電流の流れを可能にする信号の持続時間（ＲＳＨ＝１）とクロック周期ＣＬＫとの間のデューティサイクルは、０．７〜０．９５の範囲にある。

図３のタイミング図は、周期Ｔの対称クロックＣＬＫに関連する非対称信号ＲＳＨを示す。

信号ＲＳＨおよびＲＳＨｂの遷移エッジは、レジスタＲＥＧの出力における論理レベルがよく安定している場合にのみ加算器回路への電流の伝送が可能になるように、クロック信号のエッジと整合される。信号ＲＳＨは、好ましくは、ＣＬＫの立ち下がりエッジの瞬間に高レベルを通過する。しかし、クロック周期の０．０５〜０．３倍の範囲の持続時間の後はレベル０に戻る。

また、図２の回路は、奇数差動分岐に対する２つのトランジスタＱ’１ａおよびＱ’１ｂと、偶数差動分岐に対する２つのトランジスタＱ’２ａおよびＱ’２ｂとを備える第２のスイッチング段も示す。差動分岐の電流が第１の段によって電源に向けて方向転換されない場合は、電流はこの第２の段を通過する。

第２のスイッチング段は、奇数入力Ｅ１に向けて（これは「直接」接続と呼ばれる）次いで偶数入力Ｅ２に向けて（これは「交差」接続と呼ばれる）と交互に、奇数差動分岐の電流を切り替えるように機能し（その逆も同様である）、偶数入力Ｅ２に向けて（直接接続）次いで奇数入力Ｅ１に向けて（交差接続）と交互に、偶数差動分岐の電流を切り替えるように機能する。

この目的のため、トランジスタＱ’１ａは、トランジスタＱ１ａ（第１のスイッチング回路の出力）と入力Ｅ１との間に接続され、トランジスタＱ’１ｂは、トランジスタＱ１ａと入力Ｅ２との間に接続され、トランジスタＱ’２ａは、トランジスタＱ２ａと入力Ｅ２との間に接続され、最終的に、トランジスタＱ’２ｂは、トランジスタＱ２ａと入力Ｅ１との間に接続される。

トランジスタＱ’１ａおよびＱ’２ａは、同じ制御信号ＲＦを受信し、トランジスタＱ’１ｂおよびＱ’２ｂは、相補信号ＲＦｂを受信する。信号ＲＦおよびＲＦｂは、クロック周波数の周期で周期的なものである。信号ＲＦおよびＲＦｂの位相は、図３のタイミング図に示されるように、回路ＳＷＣによって供給された許可信号に対して整合され、その結果、許可信号の持続時間の半ばに水平遷移の変化を有するようになる。示される例では、ＲＦの高レベルの持続時間（同様に、ＲＦｂの高レベルの持続時間）は、信号ＲＦおよびＲＦｂを実装する最も簡単な方法であることを理由に、クロック半周期と等しいが、重要な点は、許可持続時間（レベル１でのＲＳＨ）が、２つの等しい部分（それぞれ、第１の部分ではＲＦ＝１、第２の部分ではＲＦ＝０）に分割されることである。

したがって、
− 許可信号外では、差動分岐の電流は、加算器回路ＡＤＤに向けて流れることは全くない。
− 許可信号の第１の半周期の間、差動分岐と加算器回路との接続は直接である。
− 許可信号の第２の半周期の間（第１の半周期と同じ持続時間を有する）、接続は交差接続である。

変換器の出力ＯＵＴは、クロック周波数で変調された電圧信号を供給し、交差リンクにより、この出力はそのレベルが２進ワードとその補数を交互に表すアナログ電圧を供給するため、変調は対称である。２進ワードを表す電圧が供給される時間は、Ｔの０．３５倍からＴの０．４７倍までであり、Ｔはクロック周期である。２進ワードの補数を表す電圧が供給される時間は、同じ値を有する。

図３のタイミング図は、制御信号のシーケンスを示す。タイミング図の線は、以下の通りである。
− 周期Ｔの対称的なクロック信号ＣＬＫ。立ち下がりエッジは（この例では）、新しい２進ワードを差動分岐に適用するために、レジスタＲＥＧの出力の状態を変更する命令を定義する。
− ＤＡＴＡ：レジスタ出力の状態。クロック信号の立ち下がりエッジ後、これらの出力上にレベル確定時間を有する。
− ＲＳＨ。第１のスイッチング段の制御信号。その周期はＴである。ＲＳＨの高ピークの持続時間は、０．０５Ｔ〜０．３Ｔの範囲にある。低ピークの持続時間は、０．９５Ｔ〜０．７×Ｔの範囲にある。ＲＳＨの立ち上がりエッジは、好ましくは、クロック信号ＣＬＫの立ち下がりエッジと一致し、ＲＳＨの高ピークは、レジスタの出力が安定するほど十分長く継続する。
− ＲＦ。第２のスイッチング段の制御信号。クロックと同じ周期Ｔを有する。高レベルから低レベルへの遷移は、ＲＳＨが低レベルにある間隔の半ばに位置する。
− Ｖｏｕｔ。変換器の出力における変調されたアナログ電圧。

スイッチング制御信号のこの構成は、変換器の入力における２進ワードの変化の瞬間の、レジスタの出力における望ましくない遷移のリスクを無効化する。これにより、出力信号の高スペクトル純度が提供される。その上、変換器出力におけるアナログ信号のハイパワーは、クロック周波数周辺のスペクトルバンドにおいて保持される。

スペクトル領域が以下：
− 周波数０〜Ｆ／２（Ｆはクロック周波数ＣＬＫである）
− 周波数Ｆ／２〜Ｆ
− 周波数Ｆ〜３Ｆ／２
− 周波数３Ｆ／２〜２Ｆ
のようにそれぞれ４つのナイキストゾーンに細分される場合、より優れたレベルのパワーは第２および第３のゾーンで提供され、これは従来の解決策には当てはまらない。第４のナイキストゾーンの大部分において許容レベルのパワーを有することさえも可能である。

電源に向けた電流の方向転換の持続時間の選択は、レジスタのスイッチング性能ならびに差動分岐のトランジスタＴ１およびＴ２のスイッチング性能に依存する。これは、差動分岐の導通の新しい状態が確立されるまで方向転換を行わなければならないことを理由とする。差動分岐の電流源が２進重み付けされる場合（異なる供給源からの電流の値の分散の点で好ましくない事例）でさえ、方向転換の持続時間は、クロック周期Ｔの５％〜３０％の範囲内であり得るということが見出されている。

ＲＳＨおよびＲＦ信号の遷移エッジの整合は、好ましくは、調整可能であり、これは、個別に、複数のグループが存在する場合のグループの各々に対する事例である。同様に、方向転換の持続時間は、好ましくは、複数のグループが存在する場合、グループの各々に対して個別に調整可能である。

同一の補助電流源は、好ましくは、電流が流れない差動分岐に接続されたスイッチング回路のトランジスタ対のそれらのコレクタにおいてさえ非ゼロ電流を流すため、差動分岐のトランジスタＴ１およびＴ２のコレクタに接続される。これにより、トランジスタＴ１およびＴ２のコレクタの電位の変動の制限が可能になる（これらの電位は、２進ワードの値の関数として変化する）。したがって、スイッチング回路の異なるトランジスタ対のトランジスタのベースエミッタ電圧の非常に高い不均衡を回避することが可能である。これらの補助供給源の電流の値は、同じスイッチング回路と関連付けられた差動分岐の電流の和の約２０％であり得る。

実施形態の変形例では、差動分岐と加算器回路との間のリンクを交差したり交差を解いたりするように機能する第２のスイッチング段は、第１の段と加算器回路の抵抗負荷との間には配置されないが、差動分岐と第１の段との間に配置され、それにより、電流の流れを可能にするかまたは方向転換する。

図４は、この変形例の例示的な実施形態を示す。第２のスイッチング回路のトランジスタ対Ｑ’１ａ、Ｑ’１ｂは、トランジスタＴ１のコレクタに直接接続される。トランジスタ対Ｑ’２ａ、Ｑ’２ｂは、トランジスタＴ２のコレクタに接続される。

トランジスタＱ’１ａおよびＱ’２ａは、高レベルでの信号ＲＦによって導通するようになり、次いで、トランジスタＴ１からの電流を第１のスイッチング段の対Ｑ１ａ、Ｑ１ｂに向けて切り替え、そこから、リセット時間外の入力Ｅ１に向ける。それらは、同時に、トランジスタＴ２からの電流を第１のスイッチング段の対Ｑ２ａ、２ｂに向けて切り替え、そこから、リセット瞬間外の入力Ｅ２に向ける。

トランジスタＱ’１ｂおよびＱ’２ｂは、高レベルでの信号ＲＦｂによって導通するようになり、次いで、リンクを交差すると、それらは、トランジスタＴ１からの電流を、トランジスタ対Ｑ２ａ、Ｑ２ｂを通じて、入力Ｅ２に向けて切り替え、トランジスタＴ２からの電流を、対Ｑ１ａ、Ｑ１ｂを通じて、入力Ｅ１に向けて切り替える。

図４の回路では、好ましくは、図２のように、トランジスタＴ１およびＴ２のコレクタに接続された補助電流源が提供される。

また、図２の回路と図４の回路の両方において、第１のスイッチング回路と第２のスイッチング回路との間の接合点に、他の補助電流源も提供することができる。図２の回路では、他の補助電流源は、一方では、トランジスタ対Ｑ１ａ、Ｑ１ｂのエミッタに接続され、他方では、トランジスタ対Ｑ２ａ、Ｑ２ｂのエミッタに接続されることになる。図４の回路では、他の補助電流源は、対Ｑ’１ａ、Ｑ’１ｂおよびＱ’２ａ、Ｑ’２ｂのエミッタに接続されるように示される。

本発明による回路は、上記で説明されるような許可段およびリンク交差段の同時使用を可能にすることを意図する。しかし、本発明による回路は、スイッチング段の一方または他方の制御が取り外された場合、先行技術のモードによる動作も可能にする。動作モードは、所望の信号スペクトルに従って選択することができる。２つのスイッチング段を使用する本発明によるモードは、第２および第３、さらには第４までものナイキストゾーンの成分を有するアナログ周波数のスペクトルの場合に最も役立つ。

変換器の動作を最適化するため、クロックは、差動のものであり、データ転送時間に関して（分岐の物理長のみに関してではなく）バランスの取れた、ノードがデバウンス制動抵抗を有する差動２分木を介して、変換器のすべてのセクションに分布させることが好ましい。このように分布されたクロック分岐の電流負荷は、スイッチングデバイスの各グループの前の様々なポイントでリピータ（追加のトランジスタ）を適合させることによって低減することができる。

Claims (5)

1. 少なくとも１セットの電流源と、２つのトランジスタ（Ｔ１、Ｔ２）が各電流源に接続されたそれぞれの差動分岐対と、クロック周波数Ｆで起動され、変換すべきデジタルデータ要素を受信するレジスタ（ＲＥＧ）であって、前記変換すべきデジタルデータ要素の値の関数として、前記電流源からの電流を前記差動分岐の各対の一方または他方に個別に切り替えるように前記分岐対の前記トランジスタを制御する、レジスタと、差動出力電気信号であってそのアナログ値が前記変換すべきデジタルデータ要素を表す差動出力電気信号を生成するために、前記差動分岐の前記電流を受信する２つの抵抗負荷（Ｒ１、Ｒ２）とを有し、前記負荷に向かう前記差動分岐の前記電流の伝送を可能にするかまたは前記負荷から離れるようにこれらの電流を方向転換するために、前記差動分岐と前記負荷との間に介在するスイッチング回路もまた有するデジタル／アナログ変換器において、
   − 前記スイッチング回路が、前記クロック周波数での周期的な方向転換を確立し、その後、許可動作が続く手段であって、許可時間とクロック周期との間のデューティサイクルは、０．７〜０．９５の範囲である、手段を備え、
   − 前記スイッチング回路が、前記差動分岐と前記負荷との間での直接リンクまたは交差リンクのいずれかを可能にするスイッチング段と、この時間の２つの半周期間の前記電気出力信号の符号を逆にするため、前記許可時間の第１の半周期の間は直接的に、そして、前記許可時間の第２の半周期の間は交差方式で、前記差動分岐を前記負荷に接続するように前記スイッチング段を制御するための手段とを備える
   ことを特徴とする、デジタル／アナログ変換器。
2. 前記デューティサイクルは、調整可能であることを特徴とする、請求項１に記載の変換器。
3. 方向転換を制御する信号の遷移エッジとクロック信号の遷移エッジとの間の時間的整合は、調整可能であることを特徴とする、請求項１または２に記載の変換器。
4. 前記１セットの電流源は、２進重み付けによって重み付けされた値を有する電流源を備えることを特徴とする、請求項１〜３のいずれか一項に記載の変換器。
5. 前記スイッチング回路は、前記２つの差動分岐の前記電流に対する対称スイッチングを提供するため、各差動分岐と関連付けられたトランジスタ対を有し、同一の補助電流源は、前記２つの分岐と関連付けられた前記トランジスタ対において非ゼロ電流を流すため、前記スイッチング回路と電源端子との間の前記２つの差動分岐に接続されることを特徴とする、請求項１〜４のいずれか一項に記載の変換器。
   

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