JPH0426252B2 - - Google Patents
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- JPH0426252B2 JPH0426252B2 JP60082930A JP8293085A JPH0426252B2 JP H0426252 B2 JPH0426252 B2 JP H0426252B2 JP 60082930 A JP60082930 A JP 60082930A JP 8293085 A JP8293085 A JP 8293085A JP H0426252 B2 JPH0426252 B2 JP H0426252B2
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- 229920005994 diacetyl cellulose Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデイジタルアナログコンバータ（以
下DACと略記する）の改良に関するものである。
下DACと略記する）の改良に関するものである。
第２図は従来のDACの構成の一例を示す接続
図である。図において１は入力端子で、D2D1D0
で表わされるデイジタル信号が入力する。図に示
す例では入力デイジタル信号はビツト数ｎ＝３の
２進符号であり、したがつて出力アナログ信号は
８段階（一般には2n段階）である例を示す。２は
入力デイジタル信号のデコードを行うデコーダ、
３０１は出力電流をとり出す出力端子、３０２は
３０１から出力される電流と相補的な電流をとり
出す出力端子であり、３０３は端子３０１に接続
される母線で、この明細書では第１の母線と言
い、３０４は端子３０２に接続される母線で、こ
の明細書では第２の母線と言う。４０１〜４０７
はバイアス電圧VBによつてバイアスされ、互に
同一の単位電流を流す定電流源、５０１〜５０７
は各定電流源に対応して設けられる切換スイツ
チ、６０１〜６０７はデコーダ２から出力され、
それぞれ対応する切換スイツチ５０１〜５０７の
切換を制御する制御信号が伝送される制御線、７
は接地点、７０は接地線、７０１〜７０７は定電
流源４０１〜４０７と接地線７０との接続ノー
ド、８は定電流源４０１〜４０７にバイアス電圧
を与えるための端子である。
図である。図において１は入力端子で、D2D1D0
で表わされるデイジタル信号が入力する。図に示
す例では入力デイジタル信号はビツト数ｎ＝３の
２進符号であり、したがつて出力アナログ信号は
８段階（一般には2n段階）である例を示す。２は
入力デイジタル信号のデコードを行うデコーダ、
３０１は出力電流をとり出す出力端子、３０２は
３０１から出力される電流と相補的な電流をとり
出す出力端子であり、３０３は端子３０１に接続
される母線で、この明細書では第１の母線と言
い、３０４は端子３０２に接続される母線で、こ
の明細書では第２の母線と言う。４０１〜４０７
はバイアス電圧VBによつてバイアスされ、互に
同一の単位電流を流す定電流源、５０１〜５０７
は各定電流源に対応して設けられる切換スイツ
チ、６０１〜６０７はデコーダ２から出力され、
それぞれ対応する切換スイツチ５０１〜５０７の
切換を制御する制御信号が伝送される制御線、７
は接地点、７０は接地線、７０１〜７０７は定電
流源４０１〜４０７と接地線７０との接続ノー
ド、８は定電流源４０１〜４０７にバイアス電圧
を与えるための端子である。
次に動作について説明する。各定電流源４０１
〜４０７に流れる単位電流をI0とすると接地点へ
は7I0の電流が流入するが、端子３０１に流れる
電流は切換スイツチ５０１〜５０７の切換により
０，I0，2I0，3I0，4I0，5I0，6I0，7I0の８段階に
変化し、これがDACの出力アナログ量を表すこ
とになる。たとえば入力信号としてD2D1D0＝
〔011〕のビツトが入力されたとして、これは10進
数で数値３を表すので切換スイツチ５０１〜５０
７のうち任意の３個を左にたおし、残りのスイツ
チは右へたおせば端子３０１に流れる電流は3I0
となる。第２図に示す従来の装置では図の左端か
ら順に５０１，５０２，５０３の３個のスイツチ
が左へたおされ、端子３０３からは3I0、端子３
０２からは4I0（7I0−3I0）の電流が流れる。
〜４０７に流れる単位電流をI0とすると接地点へ
は7I0の電流が流入するが、端子３０１に流れる
電流は切換スイツチ５０１〜５０７の切換により
０，I0，2I0，3I0，4I0，5I0，6I0，7I0の８段階に
変化し、これがDACの出力アナログ量を表すこ
とになる。たとえば入力信号としてD2D1D0＝
〔011〕のビツトが入力されたとして、これは10進
数で数値３を表すので切換スイツチ５０１〜５０
７のうち任意の３個を左にたおし、残りのスイツ
チは右へたおせば端子３０１に流れる電流は3I0
となる。第２図に示す従来の装置では図の左端か
ら順に５０１，５０２，５０３の３個のスイツチ
が左へたおされ、端子３０３からは3I0、端子３
０２からは4I0（7I0−3I0）の電流が流れる。
従来のDACは以上のように構成されているが、
接地線７０の抵抗は０ではないので、接地線７０
上に電圧降下が生じ、各定電流源に加えられる。
実際のバイアス電圧は定電流源４０１において最
大で、定電流源４０７において最小となる。
接地線７０の抵抗は０ではないので、接地線７０
上に電圧降下が生じ、各定電流源に加えられる。
実際のバイアス電圧は定電流源４０１において最
大で、定電流源４０７において最小となる。
第３図は各定電流源の実際の定電流を示す図
で、その平均値をI0とすれば、各定電流源の実際
の定電流は一般にI0とは異なる。したがつて、た
とえば、第２図に示すように切換スイツチ５０
１，５０２，５０３だけが左にたおされて定電流
源４０１，４０２，４０３へ端子３０１から電流
が流入する場合、その総和は3I0より大きくなり、
一般的に言えばDACの直線性が損なわれるとい
う問題点があつた。
で、その平均値をI0とすれば、各定電流源の実際
の定電流は一般にI0とは異なる。したがつて、た
とえば、第２図に示すように切換スイツチ５０
１，５０２，５０３だけが左にたおされて定電流
源４０１，４０２，４０３へ端子３０１から電流
が流入する場合、その総和は3I0より大きくなり、
一般的に言えばDACの直線性が損なわれるとい
う問題点があつた。
この発明は上記のような問題点を解決するため
になされたもので、直線性の良好なDACを得る
ことを目的としている。
になされたもので、直線性の良好なDACを得る
ことを目的としている。
この発明では、定電流源の配列の中心、すなわ
ち定電流源が接地線に接続される接続ノードを関
連した配列の中心に対し、対称な配列位置にある
定電流源を順次第１の母線に接続するよう制御し
た。
ち定電流源が接地線に接続される接続ノードを関
連した配列の中心に対し、対称な配列位置にある
定電流源を順次第１の母線に接続するよう制御し
た。
配列の中心から互に対称な配列位置にある２つ
の定電流源の電流誤差は第３図に示すとおりほぼ
互に打消し合う関係にあるので、偶数個の切換ス
イツチが第１の母線に接続されるときは、互に対
称な配列位置にある何対かの切換スイツチを制御
し、奇数個の切換スイツチが第１の母線に接続さ
れるときは互に対称な配列位置にある対を構成し
ない切換スイツチが１個だけ残るように切換スイ
ツチを制御すればDACの直線性が改善される。
の定電流源の電流誤差は第３図に示すとおりほぼ
互に打消し合う関係にあるので、偶数個の切換ス
イツチが第１の母線に接続されるときは、互に対
称な配列位置にある何対かの切換スイツチを制御
し、奇数個の切換スイツチが第１の母線に接続さ
れるときは互に対称な配列位置にある対を構成し
ない切換スイツチが１個だけ残るように切換スイ
ツチを制御すればDACの直線性が改善される。
以下この発明の実施例を図面について説明す
る。第１図はこの発明の一実施例を示す接続図
で、第２図と同一符号は同一又は相当部分を示
し、同様に動作するが、ただデコーダ２が出力す
る制御信号６０１〜６０７の出力順序が異なる。
る。第１図はこの発明の一実施例を示す接続図
で、第２図と同一符号は同一又は相当部分を示
し、同様に動作するが、ただデコーダ２が出力す
る制御信号６０１〜６０７の出力順序が異なる。
すなわち、定電流源の配列に関し配列の中心位
置に対し対称な配列位置にある定電流源が順次第
１の母線３０３に接続され又はこの母線３０３か
ら切離されて第２の母線３０４に接続されるよう
に制御される。
置に対し対称な配列位置にある定電流源が順次第
１の母線３０３に接続され又はこの母線３０３か
ら切離されて第２の母線３０４に接続されるよう
に制御される。
第４図は入力デイジタル値が順次増加するとき
新たに選択され第１の母線３０３に接続される切
換スイツチを示し、D2D1D0が「000」から「001」
に変化するとき切換スイツチ５０１が選択された
とすれば、次に「001」から「010」に変化すると
き、配列の中心に対し切換スイツチ５０１と対称
の配列位置にある切換スイツチ５０７が選択さ
れ、定電流源４０１の電流誤差が定電流源４０７
の電流誤差によりほぼ相殺され、次に「010」か
ら「011」となつた時、切換スイツチ５０２が選
択された（第１図に示す例）とすれば次に「011」
から「100」となつたときは切換スイツチ５０２
と対称な位置にある切換スイツチ４０６が選択さ
れる。
新たに選択され第１の母線３０３に接続される切
換スイツチを示し、D2D1D0が「000」から「001」
に変化するとき切換スイツチ５０１が選択された
とすれば、次に「001」から「010」に変化すると
き、配列の中心に対し切換スイツチ５０１と対称
の配列位置にある切換スイツチ５０７が選択さ
れ、定電流源４０１の電流誤差が定電流源４０７
の電流誤差によりほぼ相殺され、次に「010」か
ら「011」となつた時、切換スイツチ５０２が選
択された（第１図に示す例）とすれば次に「011」
から「100」となつたときは切換スイツチ５０２
と対称な位置にある切換スイツチ４０６が選択さ
れる。
入力デイジタル値が漸次減少するときは、上述
の逆の順序で切換スイツチを第２の母線３０４に
接続するように制御すればよい。
の逆の順序で切換スイツチを第２の母線３０４に
接続するように制御すればよい。
第４図に示す実施例では、配列の両端から順次
配列の中心に向う順序で切換スイツチを制御した
が、中心から両端に向う順序で切換スイツチを制
御してもよい。この場合第４図の右コラムは「な
し」，「504」，「503」，「505」…の如く変化する。
配列の中心に向う順序で切換スイツチを制御した
が、中心から両端に向う順序で切換スイツチを制
御してもよい。この場合第４図の右コラムは「な
し」，「504」，「503」，「505」…の如く変化する。
なお、上記実施例では、定電流源を一次元的に
配列したが、二次元的に配列しても配列の中心に
対し対称な配列位置にある定電流源が順次第１の
母線に接続されるように制御すればよい。
配列したが、二次元的に配列しても配列の中心に
対し対称な配列位置にある定電流源が順次第１の
母線に接続されるように制御すればよい。
第５図はこの発明の他の実施例を示す接続図
で、第１図と同一符号は相当部分を示し、４００
１〜４０１６は２次元的に配列された定電流源、
５００１〜５０１６は切換スイツチ、６００１〜
６００４及び６００５〜６００８は２次元的な制
御を行う制御線である。
で、第１図と同一符号は相当部分を示し、４００
１〜４０１６は２次元的に配列された定電流源、
５００１〜５０１６は切換スイツチ、６００１〜
６００４及び６００５〜６００８は２次元的な制
御を行う制御線である。
第６図は第５図の装置において入力デイジタル
値（この例ではD3D2D1D0の４ビツトである）が
順次増加する場合、新に選択され第１の母線３０
３に接続される定電流源との関係を示す。定電流
源４００１と中心対称の位置にあるのは定電流源
４０１６であり、定電流源４００２と中心対称の
位置にあるのは定電流源４０１５であることか
ら、第５図と第６図の関係は第１図と第４図の関
係によつて容易に理解できる所である。
値（この例ではD3D2D1D0の４ビツトである）が
順次増加する場合、新に選択され第１の母線３０
３に接続される定電流源との関係を示す。定電流
源４００１と中心対称の位置にあるのは定電流源
４０１６であり、定電流源４００２と中心対称の
位置にあるのは定電流源４０１５であることか
ら、第５図と第６図の関係は第１図と第４図の関
係によつて容易に理解できる所である。
なお、上記第１図及び第５図に示した実施例そ
れぞれにおける各構成要素の関係は次のようにな
つているものである。つまり、第１図に示した実
施例における“接地点７に接続された接地線７
０”及び第５図に示した実施例における“接地点
７に接続された接地線”がそれぞれ“接地点に接
続され、この接地点から延在して配置された接地
線”を構成する。第１図に示した実施例における
“バイアス電圧VBを与えるための端子８に接続さ
れた定電流源４０１〜４０７”及び第５図に示し
た実施例における“バイアス電圧VBを与えるた
めの端子８に接続された定電流源４００１〜４０
１６”がそれぞれ“同一のバイアス電圧が供給さ
れるとともに、互いに同一の定電流を流すように
設計され、かつ、接地線に沿つて接地点から遠ざ
かるように所定の配列順序に従つて配列されて、
接地線に所定の配列順序に従つてそれぞれの第１
の電流流出入ノードが接続される複数の定電流
源”を構成する。第１図に示した実施例における
“出力端子３０１”及び第５図に示した実施例に
おける“出力端子３０１”がそれぞれ“出力電流
を取り出すための第１の出力端子”を構成する。
第１図に示した実施例における“第１の母線３０
３”及び第５図に示した実施例における“第１の
母線３０３”がそれぞれ“第１の出力端子に接続
された第１の母線”を構成する。第１図に示した
実施例における“第２の母線３０４”及び第５図
に示した実施例における“第２の母線３０４”が
それぞれ“第１の母線と別に設けられた第２の母
線”を構成する。第１図に示した実施例における
“切換スイツチ５０１〜５０７”及び第５図に示
した実施例における“切換スイツチ５００１〜５
０１６”がそれぞれ“各定電流源に対応して設け
られ、それぞれが第１の母線に接続された第１の
母線側ノードと、第２の母線に接続された第２の
母線側ノードと、対応した定電流源の第２の電流
流出入ノードに接続された定電流源側ノードとを
有した複数の切換スイツチ”を構成する。第１図
に示した実施例における“制御線６０１〜６０７
に切換スイツチ５０１〜５０７の切換を制御する
制御信号を出力するデコーダ２”及び第５図に示
した実施例における“制御線６００１〜６００８
に切換スイツチ５０１〜５０７の切換を２次元的
に制御する制御信号を出力するデコーダ２”がそ
れぞれ“入力デイジタル符号をデコードして複数
の切換スイツチに対して第１及び第２の母線側ノ
ードと定電流源側ノードとの切り換えを制御する
制御信号を出力するデコーダ”を構成し、かつ、
第１図に示した実施例における“デコーダ２”及
び第５図に示した実施例における“デコーダ２”
がそれぞれ“入力されたある入力デイジタル符号
に基づいて複数の定電流源の配列の中心に対して
対称な配列位置にある一対の定電流源の一方の定
電流源に対応した切換スイツチにおける第１ある
いは第２の母線側ノードの一方の母線側ノードと
定電流源側ノードとを接続させるとともに、他方
の定電流源に対応した切換スイツチにおける第１
あるいは第２の母線側ノードの他方の母線側ノー
ドと定電流源側ノードとを接続させる制御信号を
出力し、上記ある入力デイジタル符号に対して１
つ変化した入力デイジタル符号が入力されると上
記一対の定電流源の一方の定電流源に対応した切
換スイツチにおける第１あるいは第２の母線側ノ
ードの一方の母線側ノードと定電流源側ノードと
を接続させるとともに、他方の定電流源に対応し
た切換スイツチにおける第１あるいは第２の母線
側ノードの一方の母線側ノードと定電流源側ノー
ドとを接続させる制御信号を出力するデコーダ”
を構成する。
れぞれにおける各構成要素の関係は次のようにな
つているものである。つまり、第１図に示した実
施例における“接地点７に接続された接地線７
０”及び第５図に示した実施例における“接地点
７に接続された接地線”がそれぞれ“接地点に接
続され、この接地点から延在して配置された接地
線”を構成する。第１図に示した実施例における
“バイアス電圧VBを与えるための端子８に接続さ
れた定電流源４０１〜４０７”及び第５図に示し
た実施例における“バイアス電圧VBを与えるた
めの端子８に接続された定電流源４００１〜４０
１６”がそれぞれ“同一のバイアス電圧が供給さ
れるとともに、互いに同一の定電流を流すように
設計され、かつ、接地線に沿つて接地点から遠ざ
かるように所定の配列順序に従つて配列されて、
接地線に所定の配列順序に従つてそれぞれの第１
の電流流出入ノードが接続される複数の定電流
源”を構成する。第１図に示した実施例における
“出力端子３０１”及び第５図に示した実施例に
おける“出力端子３０１”がそれぞれ“出力電流
を取り出すための第１の出力端子”を構成する。
第１図に示した実施例における“第１の母線３０
３”及び第５図に示した実施例における“第１の
母線３０３”がそれぞれ“第１の出力端子に接続
された第１の母線”を構成する。第１図に示した
実施例における“第２の母線３０４”及び第５図
に示した実施例における“第２の母線３０４”が
それぞれ“第１の母線と別に設けられた第２の母
線”を構成する。第１図に示した実施例における
“切換スイツチ５０１〜５０７”及び第５図に示
した実施例における“切換スイツチ５００１〜５
０１６”がそれぞれ“各定電流源に対応して設け
られ、それぞれが第１の母線に接続された第１の
母線側ノードと、第２の母線に接続された第２の
母線側ノードと、対応した定電流源の第２の電流
流出入ノードに接続された定電流源側ノードとを
有した複数の切換スイツチ”を構成する。第１図
に示した実施例における“制御線６０１〜６０７
に切換スイツチ５０１〜５０７の切換を制御する
制御信号を出力するデコーダ２”及び第５図に示
した実施例における“制御線６００１〜６００８
に切換スイツチ５０１〜５０７の切換を２次元的
に制御する制御信号を出力するデコーダ２”がそ
れぞれ“入力デイジタル符号をデコードして複数
の切換スイツチに対して第１及び第２の母線側ノ
ードと定電流源側ノードとの切り換えを制御する
制御信号を出力するデコーダ”を構成し、かつ、
第１図に示した実施例における“デコーダ２”及
び第５図に示した実施例における“デコーダ２”
がそれぞれ“入力されたある入力デイジタル符号
に基づいて複数の定電流源の配列の中心に対して
対称な配列位置にある一対の定電流源の一方の定
電流源に対応した切換スイツチにおける第１ある
いは第２の母線側ノードの一方の母線側ノードと
定電流源側ノードとを接続させるとともに、他方
の定電流源に対応した切換スイツチにおける第１
あるいは第２の母線側ノードの他方の母線側ノー
ドと定電流源側ノードとを接続させる制御信号を
出力し、上記ある入力デイジタル符号に対して１
つ変化した入力デイジタル符号が入力されると上
記一対の定電流源の一方の定電流源に対応した切
換スイツチにおける第１あるいは第２の母線側ノ
ードの一方の母線側ノードと定電流源側ノードと
を接続させるとともに、他方の定電流源に対応し
た切換スイツチにおける第１あるいは第２の母線
側ノードの一方の母線側ノードと定電流源側ノー
ドとを接続させる制御信号を出力するデコーダ”
を構成する。
以上のようにこの発明によれば、定電流源の選
択を、配列の中心に対し対称な配列位置にある定
電流源から順次選択するようにしたので、DAC
の直線性を改善することができる。
択を、配列の中心に対し対称な配列位置にある定
電流源から順次選択するようにしたので、DAC
の直線性を改善することができる。
第１図はこの発明の一実施例を示す接続図、第
２図は従来のDACの一例を示す接続図、第３図
は第２図に示す各定電流装置の電流を示す図、第
４図は入力デイジタル値が順次増加するとき、第
１図に示す装置において新たに選択され第１の母
線に接続される切換スイツチを示す図、第５図は
この発明の他の実施例を示す接続図、第６図は入
力デイジタル値が順次増加するとき、第５図に示
す装置において新たに選択され第１の母線に接続
される定電流源を示す図である。 １は入力端子、２はデコーダ、３０３は第１の
母線、３０４は第２の母線、４０１〜４０７はそ
れぞれ定電流源、５０１〜５０７はそれぞれ切換
スイツチ、６０１〜６０７は制御線、７は接地
点、７０は接地線、７０１〜７０７はそれぞれ接
続ノード、８はバイアス電圧端子である。尚、各
図中同一符号は同一又は相当部分を示す。
２図は従来のDACの一例を示す接続図、第３図
は第２図に示す各定電流装置の電流を示す図、第
４図は入力デイジタル値が順次増加するとき、第
１図に示す装置において新たに選択され第１の母
線に接続される切換スイツチを示す図、第５図は
この発明の他の実施例を示す接続図、第６図は入
力デイジタル値が順次増加するとき、第５図に示
す装置において新たに選択され第１の母線に接続
される定電流源を示す図である。 １は入力端子、２はデコーダ、３０３は第１の
母線、３０４は第２の母線、４０１〜４０７はそ
れぞれ定電流源、５０１〜５０７はそれぞれ切換
スイツチ、６０１〜６０７は制御線、７は接地
点、７０は接地線、７０１〜７０７はそれぞれ接
続ノード、８はバイアス電圧端子である。尚、各
図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 接地点に接続され、この接地点から延在して
配置された１つあるいは複数の接地線、同一のバ
イアス電圧が供給されるとともに、互いに同一の
定電流を流すように設計され、かつ、上記ある接
地線に沿つて上記接地点から遠ざかるように所定
の配列順序に従つて配列されて、上記接地線に上
記所定の配列順序に従つてそれぞれの第１の電流
流出入ノードが接続される複数の定電流源、 出力電流を取り出すための第１の出力端子、 この第１の出力端子に接続された第１の母線、 この第１の母線と別に設けられた第２の母線、 上記各定電流源に対応して設けられ、それぞれ
が上記第１の母線に接続された第１の母線側ノー
ドと、上記第２の母線に接続された第２の母線側
ノードと、上記対応した定電流源の第２の電流流
出入ノードに接続された定電流源側ノードとを有
した複数の切換スイツチ、 入力デイジタル符号をデコードして上記複数の
切換スイツチに対して第１及び第２の母線側ノー
ドと定電流源側ノードとの切り換えを制御する制
御信号を出力するデコーダを備え、上記デコーダ
は、入力されたある入力デイジタル符号に基づい
て上記複数の定電流源の配列の中心に対して対称
な配列位置にある一対の定電流源の一方の定電流
源に対応した切換スイツチにおける第１あるいは
第２の母線側ノードの一方の母線側ノードと定電
流源側ノードとを接続させるとともに、他方の定
電流源に対応した切換スイツチにおける第１ある
いは第２の母線側ノードの他方の母線側ノードと
定電流源側ノードとを接続させる制御信号を出力
し、上記ある入力デイジタル符号に対して１つ変
化した入力デイジタル符号が入力されると上記一
対の定電流源の一方の定電流源に対応した切換ス
イツチにおける第１あるいは第２の母線側ノード
の一方の母線側ノードと定電流源側ノードとを接
続させるとともに、他方の定電流源に対応した切
換スイツチにおける第１あるいは第２の母線側ノ
ードの一方の母線側ノードと定電流源側ノードと
を接続させる制御信号を出力することを特徴とす
るデイジタルアナログコンバータ。 ２ デコーダは、複数の定電流源の配列の中心に
対して対称な配列位置にある一対の定電流源に対
応した一対の切換スイツチに対して、入力デイジ
タル符号が順次増加するに伴い複数の定電流源の
配列の端に対応した一対の切換スイツチから複数
の定電流源の配列の中心に対応した一対の切換ス
イツチに向かつて順次切換スイツチを第１あるい
は第２の母線側ノードの一方の母線側ノードと定
電流源側ノードとを接続する制御信号を出力する
ものであることを特徴とする特許請求の範囲第１
項記載のデイジタルアナログコンバータ。 ３ デコーダは、複数の定電流源の配列の中心に
対して対称な配列位置にある一対の定電流源に対
応した一対の切換スイツチに対して、入力デイジ
タル符号が順次増加するに伴い複数の定電流源の
配列の中心に対応した一対の切換スイツチから複
数の定電流源の配列の端に対応した一対の切換ス
イツチに向かつて順次切換スイツチを第１あるい
は第２の母線側ノードの一方の母線側ノードと定
電流源側ノードとを接続する制御信号を出力する
ものであることを特徴とする特許請求の範囲第１
項記載のデイジタルアナログコンバータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082930A JPS61240716A (ja) | 1985-04-17 | 1985-04-17 | ディジタルアナログコンバ−タ |
| US06/848,562 US4695826A (en) | 1985-04-17 | 1986-04-07 | High accuracy digital-to-analog converter having symmetrical current source switching |
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| DE19863612693 DE3612693A1 (de) | 1985-04-17 | 1986-04-15 | Digital-analog-wandler |
| NLAANVRAGE8600963,A NL190138C (nl) | 1985-04-17 | 1986-04-16 | Digitaal/analoog-omzetter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082930A JPS61240716A (ja) | 1985-04-17 | 1985-04-17 | ディジタルアナログコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240716A JPS61240716A (ja) | 1986-10-27 |
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