CN106341134A - 具有局部交错和重采样的数模转换器 - Google Patents

具有局部交错和重采样的数模转换器 Download PDF

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Abstract

本发明涉及具有局部交错和重采样的数模转换器。本发明涉及一种数模转换器和一种用于数模转换的方法，其中所述数模转换器包括至少一个模拟输出单元，所述至少一个模拟输出单元被配置成响应于部分数字输入信号而选择性地生成部分模拟信号。所述模拟输出单元包括模拟输出切换单元和切换逻辑，所述模拟输出切换单元包括：电流源，所述电流源串联连接至重定时开关的第一节点；以及第一切换元件和第二切换元件，所述第一切换元件和第二切换元件都通过第一节点并联连接至所述重定时开关的第二节点，所述切换逻辑被配置成调控所述部分模拟信号朝向模拟单元输出端的传输。

Description

具有局部交错和重采样的数模转换器
技术领域
本发明涉及用于将数字输入信号转换成模拟信号的数模转换器(简称为DAC)。本发明还涉及一种用于数模转换的方法。
当今，高速、高动态范围的DAC是以下几者的关键：射频(简称为RF)、用于无线网络和有线网络的信号生成、数字地面电视、蜂窝通信、软件定义无线电、雷达以及测试和测量应用。
高速、高动态范围的DAC的使用允许直接的数字合成，而无中间的模拟电路功能(例如，混合器)，使得混合产品较少、杂散信号较少以及信号失真减小。这些DAC允许在测试设备中的新的信号合成应用，特别是当RF信号需要精确的谐波生成达到更高阶(例如五次谐波或更高次谐波)时。
背景技术
有多种DAC架构。用于特定应用的DAC的可适用性由以下的主要参数确定：物理尺寸、功耗、分辨率、速度、准确度和成本。由于复杂性以及需要精确匹配的部件，DAC大多实现为集成电路(简称为IC)。因此，DAC为一种用于接口数字系统(例如，ASIC和FPGA到模拟电路)的电路，频繁地用于生成任意波形的目的或用于数字合成各种信号。
DAC将抽象的有限精度的数(优选地为定点二进制数)转换成物理量(优选地为电压或电流)。特别地，DAC通常用于将有限精度的时间系列数据转换为持续变化的物理信号。
已知有用于将数字信号转换成模拟信号的不同技术，这些技术例如脉冲宽度调制器或过采样DAC(例如，Δ-∑DAC或R-2R梯形DAC)，过采样DAC为二进制加权的DAC(其使用电阻器值R和2R的重复的级联结构)、或连续近似循环DAC(其在每一周期期间连续地构建输出)、或温度码DAC等。
本发明所引用的技术是分段电流模式DAC，其包括DAC的连接到求和单元的用于每一数字级的最高有效位(简称为MSB)的一元编码的电气部件以及用于每一最低有效位(简称为LSB)的二元加权的电气部件。这些精确的电压或电流求和以得到正确的输出值。这是最快速的转换方法之一，但是遭遇了差的准确度，因为对于每一单个电压或电流所需要的高精度以及各个平行部件的所需的时间对齐。通常，那些DAC具有八个或更多个模拟输出单元。那些二元加权的LSB DAC例如被构建为包括并联电阻器网络的开关电阻器DAC。可替选地，那些二元加权的DAC为包括并联电容器网络的开关电容器DAC。
本文中所描述的方法基于分段电流模式的方法，该分段电流模式的方法由一元加权的MSB DAC和使用开关电流源的二元加权的LSB DAC组成，基于数字输入从上述开关电流源中选择不同的电流源。这样的DAC例如从US2005/0258992 A1、US 8912937 B2、US 8742965 B1、US 6977602 B1以及US6476748 B1得知。
这些DAC接收数字输入并且产生模拟输出，该模拟输出为数字输入的以电流或电压形式的模拟等值。DAC包括编码器、多个模拟输出单元和求和电路。启用的模拟输出单元生成部分模拟信号。部分模拟信号之后由求和单元组合以产生模拟输出，该模拟输出为数字输入的模拟呈现。
根据奈奎斯特-香农采样定理，DAC可以从采样数据重新构建原始信号，条件是该采样数据的带宽满足某种需求。数字采样引入了量化误差，该量化误差表现为被添加到重新构建的信号中的低电平噪声。
DAC通常由数字处理电路构成，该数字处理电路驱动多个相同的或匹配的模拟单元电路，这些模拟单元电路的电输出在求和单元中被组合以形成合成的模拟输出信号。相同的或匹配的模拟单元电路的布置为二元加权的模拟电路元件和一元加权的模拟电路元件的组合，其在下文中被称为模拟输出单元，其特性针对输出信号速率、输出信号功率和动态范围而被优化。
对于那些具有几十千兆赫的采样速率的DAC，在DAC内的等效模拟输出单元之间的时间毛刺变成对于DAC设计的非常关键的挑战。那些时间毛刺主要由在DAC的输出处的部分模拟信号的误时引起。这些毛刺不会影响用于每一数字输入的模拟输出信号的最终固定值，并且仅仅出现在从一个数字输入到下一个数字输入的转换过程中。因此，时间毛刺破坏了输出信号的光谱含量，由于该毛刺可以被误解为是模拟输出，故这呈现了对于高速应用的重要问题。
在US 6812878 B1中，模拟输出单元被示出为包括电流单元，该电流单元串联连接至一个开关晶体管并且还串联连接至提供了该单元的输出信号的两个时钟晶体管。该时钟晶体管由专用时钟信号驱动，因此用作重定时锁存器以在合适的模拟输出单元的每一模拟输出切换单元的最终阶段中使时间毛刺的影响最小化。
该结构的模拟输出单元的缺点在于模拟输出单元的输出信号是归零信号(简称为RZ信号)。该结构导致了有效的RF输出功率被有效地切割成两半的缺点，这是因为对于一半时间，信号输出被设定到零。此外，可以获得模拟输出单元的非混合模式，这是因为时钟晶体管被布置在模拟输出单元处。
该结构的另一缺点是以下的事实：在重定时切换之前发生了数据切换。这在处理数据时需要有源重定时开关。这导致了在信令路径上的额外的失真。
因此，需要提供一种克服上述的问题的DAC。因此，所需要的DAC包括更严格的相位噪声性能并且可以以高速和高动态范围操作。该DAC应当被用于RF功率信号并且应当应用由于RZ信号输出而导致的无功率浪费。DAC应当不太失真。该DAC应当利用很大数目的模拟输出单元操作。
发明内容
上述的问题通过本发明的独立权利要求来解决。各个从属权利要求描述了本发明的有利的实施方式。
根据本发明的一个方面，DAC包括至少一个模拟输出单元，所述至少一个模拟输出单元被配置成响应于数字输入信号而选择性地生成部分模拟信号。所述模拟输出单元包括模拟输出切换单元，所述模拟输出切换单元包括电流源，所述电流源串联连接至重定时开关的第一节点。所述模拟输出切换单元还包括第一切换元件和第二切换元件，所述第一切换元件和第二切换元件都通过它们各自的第一节点并联连接至所述重定时开关的第二节点。所述模拟输出单元的模拟输出切换单元还包括切换逻辑，所述切换逻辑被配置成调控所述部分模拟信号朝向模拟单元输出端的传输。
模拟输出切换单元中的重定时开关启动电路的输入信号对清零的通用时钟重定时，这实质上消除了DAC信号路径内来自先前的模拟电路的时序毛刺。重定时时钟为有助于DAC的相位噪声的仅有的时钟。
重定时开关的使用有利地导致了在模拟单元的输出端处的部分模拟信号的RZ信号类型。该RZ信号具有消除符号间干扰的益处，这减少了码相关失真到达DAC输出信号。
由于本发明的拓扑结构通过在两个数据切换元件之前布置重定时开关而减小了有关数据处理的需求，故数据在重定时开关停用时被处理。这进一步减小了失真。
因此，已知的DAC的上述缺点被完全地抵消了。
在优选的实施方式中，所述第一切换元件的第二节点连接至所述第二切换元件的第二节点。这导致了在模拟输出切换单元中布置的切换元件的输出的组合。因此，两个不同的子DAC局部交错以组合从该重定时开关获得的两个RZ信号。因此，RF输出信号有利地在模拟输出单元中再循环，而非通过将其切换至接地电位而浪费一半的RF功率。该结构优选地提供了来自第一切换元件和第二切换元件的部分信号的局部交错。
以所描述的方式使用两个切换元件删除了一对所获得的RZ信号边缘，这导致了在输出端处的不归零(简称为NRZ)信号。RZ信号本身具有有效地将输出功率减少一半的效果，这是因为对于一半时间，信号输出被设定到零。因此，第一切换元件和第二切换元件在模拟输出切换单元中在其输出端处交叉连接，以便将两个不同的RZ信号组合成一个NRZ信号。因此，对于一半时间，输出信号不被设定成零电流。因此，没有浪费RF功率。因此，使用重定时开关和两个切换元件具有以下协同效应：消除了符号间干扰以减小相位噪声，并且还消除了RZ信号的浪费一半输出功率的缺点。
替代两个RZ信号的子DAC的全局交错，本发明的单元的结构提供了两个子DAC的局部交错方法。这有利地导致了在单个单元电路内的信号组合的更好的匹配。此外，实现了较少的功率消耗，这是因为局部寄生电容小于外部寄生电容。而且，类似于在使两个RZ信号全局邻接的情况下，获得没有损失一半的信号能量。此外，其还有以下的优点：如在典型的RZ信号方案中，在非活跃的时钟相位期间，将数据重新设定保持到零。
本发明的两个半速率RZ信号在数据输入端处的局部交叉允许更高的频率组合较低速率的模拟单元以及减小设计限制，这是因为仅需要最后的模拟输出切换单元以全数据速率操作。
在优选实施方式中，所述重定时开关由不同于数据时钟信号的重定时时钟信号驱动。其它时钟信号可以存在于模拟输出单元中或者在DAC中的其它位置以驱动数字处理电路。在模拟输出切换单元处由重定时时钟信号驱动的重定时开关的效果是，最终的时钟可以独立于现有的其它时钟信号，并且重定时时钟为有助于DAC的相位噪声的仅有的时钟。因此，不同的模拟输出单元之间的时间毛刺被消除，并且应用清零的通用时钟。因此，可以容易地对DAC中的部分模拟信号求和。因此，重定时时钟仅仅驱动重定时开关的负载，使得重定时时钟针对低相位噪声和尖的转换边缘而被优化，同时减小了时钟生成电路的功率消耗。
由于用于重定时开关的重定时时钟不同于在DAC中所使用的其它时钟，故实现了将时钟负载分成两个分离的时钟负载。这减小了在最终关键时钟驱动器上的相位噪声和功率消耗。当通过减小的电容驱动负载时，简化了低相位噪声时钟的生成。通过减小负载的大小，时钟驱动器启用具有更尖的时钟边缘的设计并且减小了与热梯度有关的问题，并且使得有更好的DAC相位噪声。
在优选实施方式中，所述切换逻辑将第一时钟同步数字数据信号和第二时钟同步数字数据信号提供给模拟输出切换单元，以调控所述部分模拟信号的传输。第一时钟同步数字数据信号和第二时钟同步数字数据信号通过时钟信号而同步。因此，避免了长周期，在该长周期内，输出没有切换活动。该结构优选地调控传输并且减小了来自时钟的占空比失真对部分模拟信号的影响，这是因为第一时钟同步数字数据信号和第二时钟同步数字数据信号由同一时钟定时。
在优选实施方式中，所述第一时钟同步数字数据信号的相位通过反相器而与所述第二时钟同步数字数据信号的相位反向。如果启用了相位反向，则生成的RZ信号被组合以生成所谓的混合模式的操作。在输出单元的该混合模式操作中，模拟信号生成可以在多个奈奎斯特(Nyquist)频带上延伸。当使用DAC来化名成第二奈奎斯特频带和第三奈奎斯特频带时，这导致了显著更多的RF输出功率。
优选地，通过模式选择信号启用所述反相器。因此，DAC模拟输出单元可以以NRZ模式或混合模式驱动，这取决于模式选择信号。因此，DAC可以用于不同的RF功率应用。该结构优选地通过模式选择来启用在多个奈奎斯特频带中的DAC信号生成。
在优选实施方式中，所述模拟输出单元被构建为接收并处理互补信号。这导致了DAC的输出单元的所有的线路和部件加倍，但减小了在时钟周期之间的存储效应。这导致了DAC的更高的精度和更快的切换。通过该优选的结构，相较于在模拟输出单元外组合信号，两个RZ信号局部组合以用于更好的匹配、较少的功率消耗以及降低的寄生效应。
在优选实施方式中，所述模拟输出切换单元还包括晶体管输出级联。该级联用于与电流源组合而将部分模拟信号驱动至模拟单元输出端。
优选地，所述输出级联为自偏置的。这减小了模拟输出切换单元的信号效应。
在优选实施方式中，所述重定时开关由重定时时钟信号驱动，所述重定时时钟信号独立于所述数字输入信号而连续地切换。这提供了独立于数据类型的连续的切换活动。因为该时钟被反复切换，故不再有长周期，在该长周期内，输出不具有切换活动。因此，与切换有关的失真被移动至时钟谐波，而非数据相关的谐波。
优选地，所述模拟单元输出端连接至求和单元，所述求和单元布置在所述模拟输出单元的下游。
优选地，用于切换重定时开关的重定时信号在正电压值和负电压值之间交替。这允许无需相移而重采样。因此，可以操作更高的奈奎斯特频带。
优选地，提供了由于时钟占空比变化而导致的可忽略的失真。DAC中的两个RZ信号的组合删除了一对边缘并且消除了已知与现有技术的DAC有关的占空比问题。
优选地，提供了独立于数据类型的连续的切换活动。因为该时钟在电路的两侧之间反复切换，故不再有长周期，在该长周期内，输出没有切换活动。因此，与切换有关的失真被移动至时钟谐波，而非数据相关的谐波。
优选地，提供了将数据输入端处的两个半速率子DAC码交错的装置。在更高的频率处，组合较低速率的输入子DAC减小了设计限制，这是因为仅仅需要最终模拟开关以全数据速率操作。
优选地，提供了在模拟输出开关电路中启用最终重定时的拓扑结构。相比于所有其它可能的DAC拓扑结构，在最终模拟电路中的重定时给出了最佳的可能的相位噪声性能。
优选地，互补信号提供了独立于在组合的节点处的输入数据类型的连续的切换活动，这是因为每一互补的信号在非活跃的时钟相位期间被重新设定为零，如典型的RZ DAC。
根据本发明的另一方面，在此提供一种数模转换器，该数模转换器包括多个根据前面所描述的方式的模拟输出单元。每一模拟输出单元被配置成响应于部分数字输入信号而选择性地生成部分模拟信号，其中所述模拟输出信号彼此相同，其中每一模拟输出单元的输出被提供给求和单元，所述求和单元配置成将各部分模拟信号组合以产生模拟输出。
因此，使用DAC的编码器，该编码器操作以将所接收的数字输入的N个二进制数据位转化成M个编码信号，其中N和M都是整数。编码器连接至N条输入线以接收该N个二进制数据位。该编码器还连接至M条控制线，所述M条控制线独立地连接至模拟输出单元。M个编码信号为驱动信号，这些驱动信号用于根据数字输入中的值选择性地启用模拟输出单元，从而可以利用由启用的模拟输出单元所生成的模拟信号产生相同的模拟输出。上部M-N控制线为针对MSB DAC而一元编码的，而剩余的控制线为针对LSB DAC而二元编码的。每一编码信号要么为启用相应的模拟输出单元的使能信号，要么为使模拟输出单元停用的禁用信号。
优选地，所有的部分模拟信号由于同一重定时时钟被提供给所有的模拟输出单元而被同时组合。这导致了时间毛刺的影响最小化，这是因为重新定时开关用在由一个重定时时钟信号驱动的所有模拟输出单元中。因此，实现了清零的通用时钟并且在DAC中不需要附加的且复杂的时间对齐。
优选地，部分模拟输出信号为不归零信号并且为二进制的。
根据本发明的另一方面，提供了一种数模转换方法。该转换方法包括以下步骤：接收数字输入；通过前面所述的模拟输出单元，响应于所述数字输入而生成相同的部分模拟信号，其中所述相同的部分模拟信号彼此相同；调控所述相同的部分模拟信号的传输；以及接收并组合所述相同的部分模拟信号以产生模拟输出，所述模拟输出为所述数字输入的模拟表示。
附图说明
在下文中，参照附图描述本发明的示例性实施方式。那些示例性实施方式不限制本发明的范围。不同附图中的相同的附图标记表示相同的元件或至少相同的功能，除非另有说明。
图1示出根据本发明的DAC的第一示例性实施方式；
图2示出包含在根据本发明的DAC中的模拟输出单元的第一示例性实施方式；
图3示出包含在根据本发明的DAC中的模拟输出单元的第二示例性实施方式；
图4示出包含在根据本发明的DAC中的模拟输出单元的第三示例性实施方式；
图5示出包含在根据本发明的DAC的模拟输出单元中的模拟输出切换单元的第一示例性实施方式；
图6示出根据本发明的DAC中的模拟输出单元的模拟输出切换单元的第二示例性实施方式；
图7示出根据本发明的以NRZ模式操作的模拟输出切换单元中的各种信号的示例性时序信号图；以及
图8示出根据本发明的以混合模式操作的模拟输出切换单元中的各种信号的示例性时序信号图。
具体实施方式
图1示出根据本发明的DAC 1的第一示例性实施方式。DAC 1包括多个数字输入端口2。在数字输入端口2处，施加多个数字输入信号。出于简化的原因，仅示出四个数字输入信号DIG_1、DIG_2、DIG_3和DIG_4。数字输入信号DIG_1、DIG_2、DIG_3和DIG_4中的每一者为二进制额定的并且被提供给编码器单元4。在编码器单元4的下游，布置四个模拟输出单元5，以响应于数字输入信号DIG_1、DIG_2、DIG_3和DIG_4而选择性地生成部分模拟信号ANA_1、ANA_2、ANA_3和ANA_4。模拟输出信号ANA_1、ANA_2、ANA_3和ANA_4被提供至求和单元6。在求和单元6中，对部分模拟信号ANA_1、ANA_2、ANA_3和ANA_4求和以在DAC 1的模拟输出端口3处获得模拟输出信号analog_out。
DAC 1的编码器单元4工作以将四个二进制数字位DIG_1、DIG_2、DIG_3和DIG_4转化成四个编码信号。编码器单元4连接至四个专用模拟输出单元5以将来自编码器单元4的四个编码信号通过专用信号线传输到模拟输出单元5。四个编码信号为驱动信号，这些驱动信号用于根据数字输入的值选择性地启用模拟输出单元5，从而可以利用由启用的模拟输出单元5生成的模拟信号来产生等效模拟输出。
每一编码信号要么为启用模拟输出单元的使能信号，要么为停用模拟输出单元5的禁用信号。编码器单元4可以为能够用在DAC 1中以将二进制数据位转化成编码信号的任一编码器。
当模拟输出单元5被通过编码器单元4生成的编码信号选择性地启用时，操作DAC 1的模拟输出单元5以生成一个或多个部分模拟输出信号ANA_1、ANA_2、ANA_3和ANA_4。由特定模拟输出单元5生成的部分模拟输出信号ANA_1、ANA_2、ANA_3和ANA_4随后被组合以在DAC 1的模拟输出端口3处产生模拟输出analog_out。模拟输出单元5可以配置成生成以电流或电压形式的模拟信号。根据从编码器4获得的编码信号，启用所连接的模拟输出单元5，从而生成部分模拟信号ANA_1、ANA_2、ANA_3或ANA_4；或者停用所连接的模拟输出单元5，从而不生成部分模拟信号ANA_1、ANA_2、ANA_3或ANA_4。在根据图1的示例性实施方式中，模拟输出单元5是相同的，因此当通过使能编码信号启用时，每一模拟输出单元5生成相同的模拟信号，例如相同的电流。模拟输出单元5被构建成提供不同的部分模拟输出信号的替选实施方式不排除在本发明的概念外。
在图2中，更详细地示出用在本发明的DAC 1中的模拟输出单元5的第一示例性实施方式。模拟输出单元5包括串联连接的切换逻辑51和模拟输出切换单元52。数字输入信号DIG_X被提供给模拟输出单元5并且与切换逻辑51中的数字时钟信号DIG_CLK同步，该数字输入信号DIG_X为从编码器单元4获得的一个特定编码信号。因此，第一时钟同步数字数据信号D_SYNC在切换逻辑51的输出端处获得，并且被提供给模拟输出切换单元52。在模拟输出切换单元52的输出端53处，可以获得部分模拟输出信号ANA_X。
在图2中，更详细地示出模拟输出切换单元52。其中，电流源521串联连接至重定时开关524。第一切换元件522和第二切换元件523通过第一节点连接至重定时开关524。第一切换元件522的第二节点连接至模拟单元输出端53。第二切换元件523的第二节点连接至模拟单元输出端53。重定时开关524由重定时时钟信号RE_CLK驱动。第一时钟同步数字数据信号D_SYNC用于启动第一切换元件522和第二切换元件523。
利用如图2所示的模拟输出切换单元52，来自切换元件522、切换元件523的输出信号D_OUT、DD_OUT为RZ信号。两个RZ信号组合，这在于两个不同的RZ子DAC在模拟输出切换单元5中交错。该局部交错导致在模拟单元输出53处的NRZ信号。这通过切换元件522、切换元件523的交叉输出526来实现。交叉输出引起了RF功率的再循环，而非通过将输出切换至地面电位而浪费一半的功率。
因此，输出功率不会减半，如果RZ信号被提供为在模拟单元输出53处的模拟输出信号analog_out，则会是这样的情况。此外，减小了符号间干扰，因此，减小了相位噪声。
通过将两个切换元件522、523并联连接实现了子DAC的更好的匹配。这使得功耗比在外部组合子DAC时更小，这是因为局部寄生电容小于外部寄生电容。获得了不损失一半的信号能量，这将是RZ信号输出的特征。重定时开关524提供了时间毛刺的影响的最小化，如果数字时钟信号DIG_CLK将被用作切换时钟，则会是这样的情况。
在图3中，示出模拟输出单元5的第二示例性实施方式。其中，切换逻辑51包括第二输入端，模式(MODE)信号被施加在该第二输入端上。该MODE信号被用于选择模拟输出单元5的操作模式，其要么为NRZ模式的操作、要么为混合模式的操作。切换逻辑51将第一时钟同步数字数据信号D_SYNC提供给模拟输出切换单元52。而且，切换逻辑51将第二时钟同步数字数据信号DD_SYNC提供给模拟输出切换单元52。模式选择信号MODE用于在模拟输出单元5的混合模式和NRZ模式之间切换。通过使第一时钟同步数字数据信号D_SYNC和第二时钟同步数字数据信号DD_SYNC之间的相位反相而获得混合模式。没有相位反相的话，在模拟输出单元5中操作NRZ模式。
本发明的拓扑结构用于启动NRZ模式的操作和混合模式的操作，因此在多个奈奎斯特频带上延伸模拟信号生成。混合模式的输出的优点为：当使用DAC 1来化名成第二奈奎斯特频带和第三奈奎斯特频带时，具有明显更多的RF输出功率。
参照图4，示出模拟输出单元5的第三示例性实施方式。其中，更详细地示出切换逻辑51。切换逻辑51包括DFF和反相器54。反相器54包括模式选择开关。模式选择开关在其输入端处获得DFF的输出和模式选择信号MODE。在模式选择开关的输出端处，布置有D锁存器。D锁存器的输出向模拟输出切换单元52提供了第二时钟同步数字数据信号DD_SYNC。DFF和D锁存器获得了数字时钟信号DIG_CLK以便向模拟输出切换单元52提供第一时钟同步数字数据信号D_SYNC和第二时钟同步数字数据信号DD_SYNC。
在图5中，示出在根据本发明的DAC 1的模拟输出单元5中的模拟输出切换单元52的第一示例性实施方式。其中，模拟输出切换单元52包括电流源521，电流源521串联连接至重定时开关524(用虚线示出)。在重定时开关524的输出端处，第一切换元件522和第二切换元件523(均用虚线示出)利用它们各自的第一节点而并联连接。第一切换元件522的第二节点连接至模拟单元输出53。第二切换元件523的第二节点也连接至模拟单元输出53。而且，第一切换元件522的相应的第二节点连接至第二切换元件523的第二节点。此外，第二切换元件523的第二节点也连接至第一切换元件522的第二节点。这通过交叉连接526而示出。通过交叉连接526而组合切换元件522的RZ信号D_OUT和切换元件523的RZ信号DD_OUT，实现了局部交错而不是RZ-信号D_OUT和DD_OUT的全局交错，并且输出信号ANA_X为NRZ信号。
如图5所示，模拟输出切换单元52构建有互补部件。因此，第一切换元件522、第二切换元件523和重定时开关524中的每一者构建有一对互补的晶体管，其中，在每一晶体管的控制节点处，提供了相应的信号的相应的互补部分RE_CLK_n、RE_CLK_p、D_SYNC_n、D_SYNC_p、DD_SYNC_p和DD_SYNC_n。因此，模拟单元输出53包括互补的输出信号ANA_X_n、ANA_X_p。使用互补的部件以及互补的信号来驱动模拟输出切换单元52，导致了模拟输出切换单元52中的存储效应的减小，这对于DAC 1的高数据速率以及高动态范围是特别重要的。
重定时开关524被持续切换。重定时开关524的持续切换活动允许信号的切换，因此避免了输出不改变其电压值的长时段。因此，与切换相关的失真转移到时钟谐波而不是数据相关的谐波。
根据图5的电路提供了拓扑结构，该拓扑结构将时钟负载分成两个独立的负载，其中RE_CLK不同于DIG_CLK。这导致了独立的时钟负载，该独立的时钟负载减少了在最终关键的时钟驱动器上的相位噪声和功率消耗。当通过减小的电容而使时钟驱动器的负载更小时，生成低相位噪声时钟被简化。通过减小负载的大小，时钟驱动器实现了具有更尖的时钟边缘的设计，并且减少了与热梯度相关的问题，并且实现了更好的DAC相位噪声结果。由于最终重定时在模拟输出切换单元52中获得，故给出了在最终模拟电路中的重定时，这导致了相较于所有的其它可行的DAC拓扑结构而最佳的可能的相位噪声性能。
在图6中示出根据本发明的DAC 1中的模拟输出单元5的模拟输出切换单元52的第二示例性实施方式。与图5相比，图6中，电流源521被更详细地示出并且构建为通过偏置电流I_BIAS偏置的电流镜像。模拟单元输出53由电压级联525驱动，该电压级联525是自偏置的级联。级联电压V_CASC被提供给每一输出级联部分以便驱动模拟单元输出53。
在图7中，用在以NRZ模式操作的模拟输出单元5中的示例性时序信号示出为信号图。在图7中，编码数字输入信号DIG_X、重定时信号RE_CLK、第一时钟同步数字数据信号D_SYNC、第二时钟同步数字数据信号DD_SYNC、第一切换元件522的第二节点输出电压D_OUT、第二切换元件523的第二节点输出电压DD_OUT以及相应的部分模拟输出信号ANA_X以与时间有关的方式示出。
数字输入信号DIG_X与重定时信号RE_CLK时间对齐，这是因为重定时信号RE_CLK的上升沿切换第一时钟同步数字数据信号D_SYNC并且重定时信号RE_CLK的下降沿切换第二时钟同步数字数据信号DD_SYNC。D_SYNC和DD_SYNC二者均为RZ信号，RZ信号减小了符号间干扰。由于独立于数据类型的连续的切换活动在模拟输出切换单元52中获得，因此该时钟在电路的两侧之间反复切换，如通过信号D_OUT和信号DD_OUT所示的。利用切换元件522和切换元件523的交叉连接526而组合两个不同的RZ信号D_SYNC和DD_SYNC，获得了部分模拟输出信号ANA_X，该信号ANA_X为NRZ信号。因此，获得没有减半的输出RF功率，并且通过减小符号间干扰仍然实现了低相位噪声。
参照图8，示出混合模式操作的模拟输出单元5，替代了根据图7的NRZ模式的操作。同样在图8中，编码数字输入信号DIG_X、重定时信号RE_CLK、第一时钟同步数字数据信号D_SYNC、第二时钟同步数字数据信号DD_SYNC、第一切换元件522的第二节点输出电压D_OUT、第二切换元件523的第二节点输出电压DD_OUT以及相应的部分模拟输出信号ANA_X以与时间有关的方式示出。
第一时钟同步数字数据信号D_SYNC和第二时钟同步数字数据信号DD_SYNC为反相的。当利用第二奈奎斯特频带或第三奈奎斯特频带中的DAC时，该反相导致了带有更多的RF输出功率的混合模式的输出信号。
在此描述、示出和/或请求保护的所有实施方式的所有特征可以彼此组合。
尽管上文已经描述了本发明的各种实施方式，但是应当理解的是，这些实施方式仅通过示例而非限制的方式呈现。在不脱离本发明的范围的精神的情况下，可以根据本文的公开内容对公开的实施方式进行多种改变。因此，本发明的广度和范围不应当受上面描述的实施方式中的任何实施方式限制。然而，本发明的范围应当根据所附权利要求及其等同物来限定。
尽管已经关于一个或多个实现方式示出并描述了本发明，但是对于本领域的技术人员来说，在阅读并理解了本说明书和附图之后，可进行等效的变型和修改。此外，尽管可以关于多个实现方式中的仅一个实现方式公开了本发明的具体特征，但是这样的特征可以与其它实现方式的一个或多个其它特征组合，如对于任何的给定应用或具体应用可以是期望的和有利的。

Claims (15)

1.一种数模转换器，所述数模转换器包括至少一个模拟输出单元，所述至少一个模拟输出单元被配置成响应于数字输入信号而选择性地生成部分模拟信号，其中，所述模拟输出单元包括：
模拟输出切换单元，所述模拟输出切换单元包括：
电流源，所述电流源串联连接至重定时开关的第一节点；以及
第一切换元件和第二切换元件，所述第一切换元件和所述第二切换元件都通过各自的第一节点并联连接至所述重定时开关的第二节点；以及
切换逻辑，所述切换逻辑被配置成调控所述部分模拟信号朝向模拟单元输出端的传输。
2.根据权利要求1所述的转换器，其中，所述第一切换元件的第二节点连接至所述第二切换元件的第二节点。
3.根据权利要求1或2所述的转换器，其中，所述重定时开关由不同于数据时钟信号的重定时时钟信号驱动。
4.根据权利要求1至3中任一项所述的转换器，其中，所述切换逻辑将第一时钟同步数字数据信号和第二时钟同步数字数据信号提供给所述模拟输出切换单元，以调控所述部分模拟信号的传输。
5.根据权利要求4所述的转换器，其中，所述第一时钟同步数字数据信号的相位通过反相器而与所述第二时钟同步数字数据信号的相位反向。
6.根据权利要求5所述的转换器，其中，所述反相器通过模式选择信号启用。
7.根据权利要求1至6中任一项所述的转换器，其中，所述模拟输出单元被构建为接收并处理互补信号。
8.根据权利要求1至7中任一项所述的转换器，其中，所述模拟输出切换单元还包括晶体管输出级联。
9.根据权利要求8所述的转换器，其中，所述输出级联为自偏置的。
10.根据权利要求1至9中任一项所述的转换器，其中，所述重定时开关由重定时时钟信号驱动，所述重定时时钟信号独立于所述数字输入信号而连续地切换。
11.根据权利要求1至10中任一项所述的转换器，其中，所述模拟单元输出端连接至求和单元，所述求和单元被布置在所述模拟输出单元的下游。
12.一种数模转换器，所述数模转换器包括多个根据权利要求1至11中任一项所述的模拟输出单元，其中，每一模拟输出单元被配置成响应于数字输入信号而选择性地生成部分模拟信号，其中，模拟输出信号彼此相同，其中，每一模拟输出单元的输出被提供给求和单元，所述求和单元被配置成将各部分模拟信号组合以产生模拟输出。
13.根据权利要求12所述的转换器，其中，所有的部分模拟信号由于同一重定时时钟被提供给所有的模拟输出单元而被同时组合。
14.根据权利要求12或13所述的转换器，其中，所述部分模拟信号为不归零NRZ信号并且为二进制的。
15.一种数模转换方法，所述方法包括：
-接收数字输入；
-利用根据权利要求1至11中任一项所述的模拟输出单元，响应于所述数字输入而生成相同的部分模拟信号，其中，所述相同的部分模拟信号彼此相同；
-调控所述相同的部分模拟信号的传输；以及
-接收并组合所述相同的部分模拟信号以产生模拟输出，所述模拟输出为所述数字输入的模拟表示。
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