DE112014006818T5

DE112014006818T5 - Frequenzgang-Kompensation in einem Digital-Analog-Wandler

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Publication number: DE112014006818T5
Application number: DE112014006818.7T
Authority: DE
Inventors: Jiabing Zhu; Yibin Fu
Original assignee: Lattice Semiconductor Corp
Current assignee: Lattice Semiconductor Corp
Priority date: 2014-07-17
Filing date: 2014-07-17
Publication date: 2017-03-30
Anticipated expiration: 2034-07-18
Also published as: CN106716846A; US9319060B2; DE112014006818B4; CN106716846B; WO2016008129A1; US20160020779A1

Abstract

Ein Digital-Analog-Wandler (DAC) umfasst eine Empfangsschaltung, die eingerichtet ist, um einen Eingangsbitstrom zu empfangen und einen ersten Bit-Signalstrom des Eingangsbitstroms zu erzeugen, eine erste Verzögerungsschaltung, die mit der Empfangsschaltung gekoppelt ist, um den ersten Bit-Signalstrom zu empfangen und um einen zweiten Bit-Signalstrom zu erzeugen, der eine verzögerte Version des ersten Bit-Signalstroms repräsentiert. Der DAC weist auch eine erste Stromerzeugungsschaltung auf, um den ersten Bitsignalstrom zu empfangen, wobei die erste Stromerzeugungsschaltung eingerichtet ist, um einen ersten Strom, der dem ersten Bitsignalstrom entspricht, an einen ersten Ausgang zu liefern. Der DAC weist ferner eine zweite Stromerzeugungsschaltung auf, um den zweiten Bitsignalstrom zu empfangen und dem ersten Ausgang in Reaktion auf den Empfang des zweiten Bitsignalstroms einen zweiten Strom zuzuführen, wobei eine Wellenform des zweiten Stroms in Bezug auf eine Wellenform des ersten Stroms invertiert und skaliert wird.

Description

TECHNISCHES GEBIET
Die offenbarten Ausführungsformen betreffen im Allgemeinen, einen Digital-Analog-Wandler, und spezifischer das Durchführen einer Frequenzganz-Kompensation in einem Digital-Analog-Wandler.
HINTERGRUND
Der Frequenzgang eines Digital-Analog-Wandlers (DAC), ist gekennzeichnet durch eine Tiefpassfilterantwort, und dämpft die Sinc-Frequenzgang-Einhüllende bei hohen Frequenzen. Dies führt zu einer Dämpfung von höherfrequenten Signalkomponenten, wie beispielsweise der Bildfrequenzen, sowie zu einem höheren Frequenzgehalt der gewünschten In-Band-Signale. In manchen Fällen, wegen der Hochfrequenzdämpfung, bei der Nyquistfrequenz (F_NYQUIST = f_s/2), kann der DAC-Frequenzgang bis zu 3.92dB gedämpft werden. Bei einer Frequenz von f_s/3, kann der Frequenzgang bis zu 1.65dB gedämpft werden. Für manche Anwendungen, wie z. B. drahtlose Breitbandkommunikation, könnte ein nicht-flacher Frequenzgang eine unabsichtliche Auswirkung auf die Systemleistung haben. Verschiedene Techniken für den Ausgleich der Sinc-Dämpfung, die in einem DAC-Frequenzgang zu beobachten sind, beinhalten die Erhöhung der Eingabeaktualisierungshäufigkeit oder der Sampling-Frequenz des DACs, oder die Hineinfügung eines digitalen oder analogen Hochpassfilters innerhalb des entsprechenden digitalen oder analogen Signalpfads.
Überblick
Ausführungsformen beziehen sich auf einen n-Bit Digital-Analog-Wandler (DAC), aufweisend eine Empfangsschaltung, eine erste Verzögerungsschaltung, eine erste Stromerzeugungsschaltung und eine zweite Stromerzeugungsschaltung. Die Empfangsschaltung empfängt einen Eingabebitstrom und erzeugt einen ersten Bitsignalstrom des Eingabebitstroms gemäß den Bitwerten des Eingabebitstroms bei einem Zeitabschnitt. Die erste Verzögerungsschaltung ist mit der Empfangsschaltung verbunden und empfängt den ersten Bitsignalstrom. Die Verzögerungsschaltung erzeugt einen zweiten Bitsignalstrom, der eine Version des ersten Bitsignalstroms repräsentiert, verzögert um eine erste Zeitperiode. Die erste Stromerzeugungsschaltung ist mit der Empfangsschaltung verbunden, um den ersten Bitsignalstrom zu empfangen. Die erste Stromerzeugungsschaltung liefert ersten Strom an einem ersten Ausgang, reagierend auf den Empfang des ersten Bitsignalstroms. Der erste Strom entspricht dem ersten Bitsignalstrom. Die zweite Stromerzeugungsschaltung ist mit der Verzögerungsschaltung gekoppelt und sie liefert zweiten Strom an den Ausgang, reagierend auf den Empfang des zweiten Bitsignalstroms. Die Wellenform der zweiten Schaltung ist invertiert und skaliert in Bezug auf eine Wellenform der ersten Schaltung.
In einer oder mehreren Ausführungsformen, hinkt die Wellenform des zweiten Stroms der Wellenform des ersten Stroms von dem ersten Zeitabschnitt nach.
In einer oder mehreren Ausführungsformen enthält die Empfangsschaltung einen ersten Satz von n-Speicherelementen. Jedes Speicherelement des ersten Satzes empfängt und speichert einen Bitwert in einem der n-Teilströme des Eingabebitstroms. Die erste Verzögerungsschaltung enthält einen zweiten Satz der n-Speicherelemente. Jedes Speicherelement des zweiten Satzes ist mit einem entsprechenden Speicherelement des ersten Satzes verbunden, um einen Bitwert in einen der n-Teilströme des ersten Bitsignalstroms zu empfangen und zu speichern.
In einer oder mehreren Ausführungsformen enthält die erste Stromerzeugungsschaltung einen ersten Satz von n-Stromquellen und einen ersten Satz von n-Schaltern. Jede Stromquelle des ersten Satzes der Stromquelle ist mit einem ersten Ausgang mittels eines entsprechenden Schalters des ersten Satzes der Schalter verbunden, der entsprechende Schalter wird eingeschaltet oder ausgeschaltet reagierend auf den Bitwert in einem der n-Teilströme des ersten Bitsignalstroms.
In einer oder mehreren Ausführungsformen enthält die zweite Stromerzeugungsschaltung einen zweiten Satz von n-Stromquellen und einen zweiten Satz von n-Schaltern. Jede Stromquelle des zweiten Satzes der Stromquellen ist mit dem ersten Ausgang mittels eines entsprechenden Schalters des zweiten Satzes der Schalter verbunden, der entsprechende Schalter wird eingeschaltet oder ausgeschaltet reagierend auf den Bitwert in einem der n-Subquellen des zweiten Bitsignals.
In einer oder mehreren Ausführungsformen sind eine oder mehrere zusätzliche Verzögerungsschaltungen mit der ersten Verzögerungsschaltung gekoppelt und so konfiguriert, dass sie einen dritten Bit-Signalstrom erzeugen, der eine Version des ersten Bit-Signalstroms repräsentiert, die gegenüber dem Eingangsbitstrom um eine zweite Zeitperiode verzögert ist, wobei die zweite Zeitperiode größer als die erste Zeitperiode ist. Eine oder mehrere entsprechende zusätzliche Stromerzeugungsschaltungen sind mit der einen oder den mehreren zusätzlichen Verzögerungsschaltungen verbunden, um den dritten Bitsignalstrom zu empfangen, und um einen dritten Strom an dem ersten Ausgang bereitzustellen, reagierend auf den Empfang des dritten Bitstroms, wobei eine Wellenform des dritten Stroms reagierend auf eine Wellenform des ersten Stroms skaliert wird.
In einer oder mehreren Ausführungsformen weist der n-Bit DAC ferner einen zweiten Ausgang zum Empfang eines dritten Stroms von der ersten Stromerzeugungsschaltung auf, und einen vierten Strom von der zweiten Stromerzeugungsschaltung, wobei ein Strom bei dem zweiten Ausgang gemeinsam mit einem Strom bei dem ersten Ausgang ein Differenzsignal bildet.
In einer oder mehreren Ausführungsformen ist die Wellenform des zweiten Stroms im Verhältnis zur Wellenform des ersten Stroms hochskaliert.
In einer oder mehreren Ausführungsformen ist die Wellenform des zweiten Stroms im Verhältnis zur Wellenform des ersten Stroms herunterskaliert.
Ausführungsformen betreffen ein Verfahren des Betreibens eines n-Bit Digital-Analog-Wandlers. Ein Eingangsbitstrom wird empfangen. Ein erster Bitsignalstrom des Eingangsbitstroms entsprechend einem Bitwert des Eingangsbitstroms wird zu einer Zeit erzeugt. Ein zweiter Bitsignalstrom, der eine Version des ersten Bitsignalstroms repräsentiert, der um einen ersten Zeitabschnitt verzögert wird, wird erzeugt. Der erste Strom wird zu einem ersten Ausgang aufgrund des ersten Bitsignalstroms versorgt. Zweiter Strom wird zum ersten Ausgang aufgrund des zweiten Bitsignalstroms versorgt. Die Wellenform des zweiten Stroms wird in Bezug auf die Wellenform des ersten Stroms invertiert und skaliert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A ist ein Schaltbild eines stromsteuernden Digital-Analog-Wandlers.
1B durch 1F sind Timing-Wellenformen-und Frequenzgang-Aufzeichnungen, welche die Arbeitsweise der Digital-Analog-Wandler darstellen.
2A und 2B sind Ablaufdiagramme, die die Frequenzgang-Kompensationen eines konventionalen Digital-Analog-Wandlers darstellen.
3 ist ein Schaltbild, das einen stromsteuernden-Digital-Analog-Wandler mit Frequenzgang-Kompensation darstellt, gemäß einer Ausführungsform.
4 ist ein Schaubild, das Timing-Wellenformen des stromsteuernden Digital-Analog-Wandlers der 3 darstellt.
5 ist ein Schaltbild, das einen Stromlenkungs-Digital-Analog-Wandler mit Frequenzgang-Kompensation darstellt, gemäß einer anderen Ausführungsform.
6 ist ein Schaubild, das Timing-Verläufe des Stromlenkungs-Digital-Analog-Wandlers der 5 darstellt.
7 und 8 sind Frequenzgang-Aufzeichnungen, die verschiedene Betriebsprinzipien des stromsteuernden Digital-Analog-Wandlers in 3 und 5 darstellen, gemäß einigen Ausführungsformen.
9 ist ein Ablaufdiagramm, das ein Verfahren des Betreibens eines n-Bit Digital-Analog-Wandlers mit Frequenzgang-Kompensation darstellt, gemäß einer Ausführungsform.
10 stellt ein Computersystem für das Speichern einer digitalen Repräsentierung eines DACs im Datenspeicher mit Frequenzgang-Kompensation gemäß einer Ausführungsform dar.
BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Es wird nun Bezug auf verschiedene Ausführungsformen genommen, wobei Beispiele davon in den beigefügten Zeichnungen dargestellt sind. In der folgenden detaillierten Beschreibung, werden spezifische Details ausgebreitet, um ein ausführliches Verständnis der Erfindung und der beschriebenen Ausführungsformen bereitzustellen. Allerdings kann die Erfindung ohne diese spezifischen Details ausgeübt werden. In anderen Beispielen, wurden die wohlbekannten Verfahren, Prozeduren, Komponenten, und Schaltungen nicht detailliert beschrieben, um Aspekte der Ausführungsformen nicht unnötigerweise zu verdecken.
Ausführungsformen betreffen die Kompensation für einen Tiefpassfrequenzgang eines Digital-Analog-Wandlers unter Verwendung einer Hochpassfilter-Architektur. Die Hochpassfilter-Architektur kompensiert die Hochfrequenzdämpfung, die durch den Tiefpass-Frequenzgang des DACs verursacht wird. Ein Ausgangsignal entsprechend einem digitalen Eingang-Bitstrom wird zur Durchsetzung oder Verstärkung des Hochfrequenzinhalts in Verbindung mit aufsteigenden oder fallenden Flanken im digitalen Eingangsbitstrom erzeugt, durch Reduzierung einer Repräsentation des Eingangsbitstroms durch eine verzögerte und skalierte Version desselben Eingangbitstroms.
1A ist ein Schaltbild eines stromsteuernden Digital-Analog-Wandlers 100 gemäß einer Ausführungsform. Der n-Bit stromsteuernde DAC 100 empfängt einen digitalen Eingangsbitstrom. Der digitale Eingangsbitstrom umfasst n-parallele Teilströme. Die n-parallelen Teilströme können aus einem einzigen Bitstrom unter Verwendung eines Seriell / Parallel-Wandlers erhalten werden. In dem Beispiel von 1A, n = 7 entsprechend den sieben parallelen Teilströmen D<0>, D<1>, ..., D<6>. Obwohl es in 1A als ein Empfang eines Bitstroms mit sieben parallelen Bit-Teilströmen gezeigt ist, kann der stromsteuernde DAC 100 so eingerichtet werden, dass er einen digitalen Eingangsbitstrom mit einer beliebigen Anzahl (n) von Bit-Teilströmen bekommt. Der stromsteuernde DAC 100 erzeugt eine Analogausgabe, der dem digitalen Eingangsbitstrom entspricht. Der analoge Ausgang wird an einem ersten Ausgang Doutp, an einem zweiten Ausgang Doutn oder als Differenzsignal zwischen dem ersten Ausgang und dem zweiten Ausgang Doutp-Doutn erzeugt.
Wie in 1A gezeigt ist, enthält ein n-Bit stromsteuernder DAC 100 eine Empfangsschaltung 110, die ihrerseits einen Satz von n Speicherelementen aufweisen kann. Der stromsteuernde DAC 100 enthält ferner eine Stromerzeugungsschaltung 130, die mit der Empfangsschaltung 110 gekoppelt ist.
Die Empfangsschaltung 110 empfängt den Eingangsbitstrom. Beispielsweise empfängt jedes Speicherelement (z. B. Flipflop) einen entsprechenden Teilstrom der sieben Teilströme D<0>, D<1>, ..., D<6>. Die Empfangsschaltung 110 erzeugt einen ersten Bit-Signalstrom (z. B. Sp0<0>, Sp0<1>, ..., Sp0<6> und / oder eine komplementäre Version davon Sn0<0>, Sn0<1>, ..., Sn0<6>) des Eingangsbitstroms entsprechend Bitwerten des Eingangsbitstroms zu einem Zeitpunkt. Beispielsweise entsprechen erste Bit-Signalstromwerte Sp0<0>, Sp0<1>, ..., Sp0<6> den Werten des Eingangsbitstroms D<0>, D<1>, ..., D<6>, beziehungsweise, abgetastet bei einer spezifizierten Instanz eines Abtasttakts CLK (z. B. abgetastet bei jeder aufsteigenden Flanke des Abtasttakts CLK).
Die Stromerzeugungsschaltung 130 kann einen Satz von n Stromquellen 132-0 bis 132-5 (nachfolgend zusammenfassend als „Stromquellen 132“ bezeichnet) und einen ersten Satz von n Schaltern 134-0 bis 134-5 (Nachfolgend gemeinsam als „Schalter 134“ bezeichnet) aufweisen. Die Stromerzeugungsschaltung 130 empfängt den ersten Bitsignalstrom von der Empfangsschaltung 110. Zum Beispiel wird ein entsprechender Schalter des ersten Satzes von n Schaltern, reagierend auf den Bitwert in einem der n Teilströmen des ersten Bitsignalstroms, ein- oder ausgeschaltet. Beispielsweise wird der Schalter 134-0 aufgrund eines Bitwerts von Sp0<0> ein- oder ausgeschaltet, der Schalter 134-4 wird aufgrund eines Bitwerts von Sp0<4> ein- oder ausgeschaltet, und so weiter.
Jede der Stromquellen 132 ist mit dem ersten Ausgang (Doutp) durch einen entsprechenden Schalter des ersten Satzes der Schalter 134 gekoppelt. Jede Stromquelle des ersten Satzes der n Stromquellen 134 liefert einen spezifizierten (z. B. vordefinierten) Wert des Stroms I₀ durch I₆ an seinen Ausgang, wenn ein entsprechender Schalter eingeschaltet wird. Stromwerte aufeinanderfolgender Stromquellen (I₀ und I₁, I₁ und I₂, ..., usw.) haben binäre Beziehungen. Anders formuliert, wenn I₀ ein Stromwert für die Stromquelle 132-0 ist, der einem niedrigstwertigen Bitstrom (D<0> oder Sp0<0>) des DACs entspricht, dann ist der Stromwert I₁ = 2¹*I₀ = 2*I₀ für den nachfolgenden Bit-Teilstrom des DACs, ..., Stromwert I₅ = 2⁵*I₀ = 32*I₀, Stromwert I₆ = 2⁶*I₀ = 64*I_0, und so weiter. Allgemein wäre der Stromwert I_n für ein n-tes Bit des DACs I_n = 2ⁿ*I₀.
Die Stromerzeugungsschaltung 130 liefert einen ersten Strom I_A an einen ersten Ausgang (z. B. Doutp), reagierend auf den Empfang des ersten Bitsignalstroms, wobei der erste Strom dem ersten Bitsignalstrom entspricht. Der erste Strom wird aus einer Überlagerung oder Summation eines Stromwerts oder mehrerer Stromwerte erzeugt, die entsprechend durch eine oder mehrere der Stromquellen des ersten Satzes der Stromquellen versorgt werden, die reagierend auf die Einschaltung eines entsprechenden Schalters des ersten Satzes der n Schalter sind, und aufgrund des ersten Bit-Signalstroms. Beispielsweise wird für den ersten Bit-Signalstrom 1011011 (entsprechend Sp0<0>, Sp0<1>, ..., Sp0<6>) der erste Strom (I) zum ersten Ausgang (z. B. Doutp) empfangen, für diesen Bitstrom, wie in den Gleichungen (1) bis (3) beschrieben wird: I = 1xI₀ + 0xI₁ + 1xI₂ + 1xI₃ + 0xI₄ + 1xI₅ + 1xI₆ (1) I = I₀ + 0 + 4xI₀ + 8xI₀ + 0 + 32xI₀ + 64xI₀ (2) I = 109xI₀ (3)
Es ist anzumerken, dass, obwohl 1A veranschaulicht, aus Gründen der Vollständigkeit, dass der erste Strom I_A aus einer Überlagerung der Ströme von jeder der Stromquellen 134-0 bis 134-5 resultiert, in der Praxis und wie oben beschrieben, wird der erste Strom durch eine Überlagerung der Ströme entsprechend nur der eingeschalteten Schaltern 134 erzeugt.
Wie in 1A gezeigt ist, umfasst der stromsteuernde DAC 100 ferner einen zweiten Ausgang (z. B. Doutn), um einen zweiten Strom I_B von der Stromerzeugungsschaltung 130 zu empfangen. Der Strom am zweiten Ausgang in Verbindung mit dem Strom am ersten Ausgang kann ein Differenzsignal bilden (z. B. Doutp-Doutn).
1B bis 1F sind Zeitsteuerungswellenformen und Frequenzgangdiagramme von Digital-Analog-Wandlern. Der Frequenzgang für einen DAC, z. B. wie er in 1A dargestellt ist, rollt entsprechend der si-Frequenzantworthülle ab, wie unten beschrieben.
1B zeigt eine Zeitbereichsdarstellung eines Eingangssignals, das an einen DAC (wie etwa den in 1A dargestellten DAC 100) als eine Folge von Impulsen im Zeitbereich zu liefern ist. Die Impulse haben einen Betrag y(nT), die den Zeitpunkten nT entspricht, wobei T ein Abtastintervall ist. 1C veranschaulicht das Frequenzspektrum im Frequenzbereich entsprechend dem Eingangssignal oder der Impulsfolge (1B); Y(f) stellt die Größenwerte der Frequenzantwortkurve bei den verschiedenen Frequenzen (f) dar, wobei f_s der Eingangsdatenaktualisierungsfrequenz des DACs entspricht.
1D zeigt eine Zeitbereichsdarstellung des Ausgangssignals eines DACs (wie etwa des in 1A dargestellten DACs 100) mit dem Eingangssignal von 1B. Der DAC funktioniert als „zero-order-Hold“, der die Spannung beständig für eine Aktualisierungsperiode (z. B. eine Periode von 1/f_s) hält. Die Ausgabe des DACs hat Beträge y'(nT), die den Zeit-Instanzen nT entsprechen, wobei T ein Abtastintervall ist. Im Frequenzbereich, wie in 1E, führt dieser „zero-order-hold“ eine si Verzerrung (auch als Blendenverzerrung bezeichnet) ein. Anders ausgedrückt, wie in der Frequenzbereichsdarstellung von 1E gezeigt wird, wird die Amplitude des DAC-Ausgangssignalspektrums mit einer |sin(x)/x| Funktion (eine si-Frequenzantworthülle) multipliziert, wobei x = πf/f_s und f_s die Eingangsdaten-Aktualisierungsfrequenz des DACs ist, f eine Frequenz in Hertz ist, und x eine normalisierte Frequenz in Bogenmaß / Sekunde ist. Y'(f) stellt Betragswerte des Frequenzantwortdiagramms bei den verschiedenen Frequenzen (f) dar, wobei f_s der Eingangsdatenaktualisierungsfrequenz des DACs entspricht. Der resultierende Frequenzgang H(f) ist in 1F dargestellt und wird durch Gleichung (4) bestimmt: H(f) = sin(πf/f_s)/(πf/f_s) (4)
Wie aus dem Frequenzgangdiagramm in 1F ersichtlich ist, wirkt die Blendenverzerrung wie ein Tiefpassfilter und verursacht, dass die höheren Signalfrequenzen gedämpft werden. Beispielsweise bewirkt die Tiefpassfilterantwort, dass Bildfrequenzen und auch die gewünschten In-Band-Signalfrequenzen gedämpft werden. Beispielsweise wird bei der Nyquist-Frequenz (FnNYQUIST = f_s/2) der DAC-Frequenzgang um 3,92 dB gedämpft; bei einer Frequenz von f_s/3 wird der Frequenzgang um 1,65 dB gedämpft. Für einige Anwendungen, wie zum Beispiel drahtlose Breitbandkommunikation, könnte diese nicht-flache Antwort einen unerwünschten Einfluss auf die Systemleistungsfähigkeit haben.
2A und 2B sind Blockdiagramme, die die Kompensation für die Frequenzantworten herkömmlicher Digital-Analog-Wandler gemäß einer Ausführungsform veranschaulichen. Verschiedene Techniken werden verwendet, um für die in einem DAC-Frequenzgang beobachtete Sinc-Dämpfung zu kompensieren. Eine dieser Techniken beinhaltet das Erhöhen der DAC-Aktualisierungsrate oder Abtastfrequenz. Jedoch kann eine Erhöhung der DAC-Aktualisierungsrate durch die maximale Umwandlungsgeschwindigkeit des DAC begrenzt werden und kann zu einer Erhöhung des Energieverbrauchs führen.
Ein weiterer Ansatz zur Kompensation der Hochfrequenzdämpfung ist das Hinzufügen eines Hochpassfilters entlang des Signalwegs. Beispielsweise kann ein digitaler Bereich-Vorentzerrer vor dem DAC entlang eines Signalweges (wie in 2A gezeigt) platziert werden. Jedoch erfordert ein Vorentzerrer, wenn er in die digitale Domäne hinzugefügt wird, eine komplexere digitale Verarbeitung. Ähnlich kann ein analoger Domänen-Nachentzerrer nach dem DAC entlang des Signalweges (wie in 2B gezeigt) platziert werden. Der Nachentzerrer in der analogen Domäne reduziert jedoch häufig das Signal / Rausch-Verhältnis und erhöht die Flächenkosten.
3 ist ein Schaltungsdiagramm, das einen stromsteuernden Digital-Analog-Wandler mit Frequenzkompensation gemäß einer Ausführungsform darstellt. Wie in 3 gezeigt ist, enthält der n-Bit Digital-Analog-Wandler 300 eine Empfangsschaltung 310 und eine erste Stromerzeugungsschaltung 330.
Beispielsweise kann, wie oben unter Bezugnahme auf die Empfangsschaltung 110 von 1A, empfängt die Empfangsschaltung 310 von 3 einen Eingangsbitstrom D<0>, D<1>, ..., D<6> und erzeugt einen ersten Bit-Signalstrom (z. B. Sp0<0>, Sp0<1>, ..., Sp0<6> und / oder eine komplementäre Version von Sn0<0>, Sn0<1>, ..., Sn0<6>) des Eingangsbitstroms entsprechend Bitwerten des Eingangsbitstroms zu einem Zeitabschnitt. Die ersten Bit-Signalstromwerte entsprechen bezüglichen Werten des eingegebenen Bitstroms, der bei einer spezifizierten Instanz eines Abtasttaktes CLK abgetastet wird (z. B. bei jedem ansteigenden Rand des Abtasttakts CLK abgetastet). In einigen Ausführungsformen enthält die Empfangsschaltung 310 einen ersten Satz von n Speicherelementen (z. B. eine Parallelreihe von Flipflops). Jedes Speicherelement des ersten Satzes empfängt und speichert einen Bitwert in einem von n Teilströmen des Eingangsbitstroms.
Der n-Bit Digital-Analog-Wandler 300 umfasst ferner eine erste Stromerzeugungsschaltung 330, die mit der Empfangsschaltung 310 gekoppelt ist, um den ersten Bitsignalstrom zu empfangen (z. B. Sp0<0>, Sp0<1>, ..., Sp0<6> und / oder eine komplementäre Version davon Sn0<0>, Sn0<1>, ..., Sn0<6>). Die erste Stromerzeugungsschaltung 330 ist eingerichtet, einen ersten Strom I_A an einen ersten Ausgang (z. B. Doutp) zu liefern, reagierend auf den Empfang des ersten Bitsignalstroms, wobei der erste Strom dem ersten Bitsignalstrom entspricht. Zu diesem Zweck umfasst in einigen Ausführungsformen die erste Stromerzeugungsschaltung 330 einen ersten Satz von n Stromquellen 332-0 bis 332-6 (nachfolgend zusammenfassend als „Stromquellen 332“ bezeichnet) und einen ersten Satz von n Schaltern 334-0 bis 334-6 (nachfolgend zusammen als „Schalter 334“ bezeichnet). Jede Stromquelle des ersten Satzes von Stromquellen 332 ist über einen entsprechenden Schalter des ersten Satzes von Schaltern 334 mit dem ersten Ausgang (z. B. Doutp) gekoppelt, wobei der entsprechende Schalter ein- oder ausgeschaltet wird, reagierend auf den Bitwert in einem von n Teilströme des ersten Bit-Signalstroms. Beispielsweise wird der Schalter 334-0 ein- oder ausgeschaltet, basierend auf dem Bit-Teilstrom Sp0<0>, ..., wird der Schalter 334-5 basierend auf dem Bit-Teilstrom Sp0<5> ein- oder ausgeschaltet, und so weiter. Wie oben unter Bezugnahme auf 1A, obwohl 3 veranschaulicht, aus Gründen der Vollständigkeit, dass der erste Strom I_A aus einer Überlagerung von Strömen von jeder der Stromquellen 334-0 bis 334-5 resultiert und in der Praxis und wie oben beschrieben, wird der erste Strom durch eine Überlagerung entsprechend nur den eingeschalteten Schaltern 334 erzeugt.
Außerdem, wie in 3 gezeigt ist, enthält der n-Bit Digital-Analog-Wandler 300 auch eine erste Verzögerungsschaltung 320 und eine zweite Stromerzeugungsschaltung 340. Die erste Verzögerungsschaltung 320 ist mit der Empfangsschaltung 310 gekoppelt, um den ersten Bitsignalstrom zu empfangen (z. B. Sp0<0>, Sp0<1>, ..., Sp0<6> und / oder eine komplementäre Version davon Sn0<0>, Sn0<1>, ..., Sn0<6>). Die Verzögerungsschaltung 320 erzeugt einen zweiten Bitsignalstrom (z. B. Sp1<0>, Sp1<1>, ..., Sp1<6> und / oder eine komplementäre Version davon Sn1<0>, Sn1<1>, ..., Sn1<6>), die eine Version des ersten Bit-Signalstroms repräsentiert, die um eine erste Zeitperiode verzögert ist (z. B. entsprechend einer Taktperiode). Beispielsweise wird Sp1<0> relativ zu Sp0<0> um eine Taktperiode verzögert, wird Sp5<0> relativ zu Sp5<0> um eine Taktperiode verzögert, und so weiter. In einigen Ausführungsformen umfasst die erste Verzögerungsschaltung 320 einen zweiten Satz der n Speicherelemente. Jedes Speicherelement des zweiten Satzes ist mit einem entsprechenden Speicherelement des ersten Satzes gekoppelt, um einen Bitwert in einem von n Teilströmen des ersten Bit-Signalstroms zu empfangen und zu speichern, und um eine verzögerte Version davon zu erzeugen.
Der n-Bit Digital-Analog-Wandler 300 weist ferner eine zweite Stromerzeugungsschaltung 340 auf, die mit der Verzögerungsschaltung 320 gekoppelt ist, um den zweiten Bitsignalstrom (z. B. Sp1<0>, Sp1<1>, ..., Sp1<6> und / oder eine komplementäre Version von Sn1<0>, Sn1<1>, ..., Sn1<6>) zu empfangen. Die zweite Stromerzeugungsschaltung 340 ist eingerichtet, einen zweiten Strom I_B an den ersten Ausgang zu liefern, und zwar in Antwort auf den Empfang des zweiten Bitsignalstroms. Anders formuliert liefert 340-0 den Strom I₀ an Doutp, wenn Sn1<1> gleich Logik 1 ist, 340-5 liefert Strom I₅ an Doutp wann Sn1<5> gleich logisch 1 ist, und so weiter.
In einigen Ausführungsformen umfasst die zweite Stromerzeugungsschaltung 340 einen zweiten Satz von n Stromquellen 342-0 bis 342-6 (nachfolgend gemeinsam als „der zweite Satz von Stromquellen 342“ bezeichnet) und einen zweiten Satz von n Schaltern 344-0 bis 344-6 (nachfolgend zusammenfassend als „der zweite Satz von Schaltern 344“ bezeichnet). Jede Stromquelle des zweiten Satzes von Stromquellen 342 (einschließlich der Stromquelle 342-0, 342-1 usw.) ist mit dem ersten Ausgang (z. B. Doutp) über einen entsprechenden Schalter des zweiten Satzes von Schaltern 344 (einschließlich Schalter 344-1, 344-2 usw.) gekoppelt, wobei der entsprechende Schalter reagierend auf den Empfang des Bitwerts in einem von n Teilströmen des zweiten Bitsignals (z. B. Sp1<0>, Sp1<1>, ..., Sp1<6> und / oder eine komplementäre Version davon Sn1<0>, Sn1<1>, ..., Sn1<6>) ein- oder ausgeschaltet ist.
Wie in 3 gezeigt ist, weil der zweite Strom an den ersten Ausgang reagierend auf den zweiten Bitsignalstrom geliefert wird, der eine verzögerte Repräsentation des ersten Bitsignalstroms ist (um eine erste Zeitperiode), wird die Wellenform des zweiten Stroms ebenfalls reagierend auf die Wellenform des ersten Stroms um die erste Zeitperiode verzögert, wie unten im Detail unter Bezugnahme auf 4.
Wie in 3 gezeigt ist, werden die n Teilströme des zweiten Bitsignals (Sn1<0>, Sn1<1>, ..., Sn1<6>), die den zweiten Satz von Schaltern 344 antreiben, in Bezug auf die n Teilströme des ersten Bitsignals (Beispielsweise Sp0<0>, Sp0<1>, ..., Sp0<6>), die den ersten Satz von Schaltern 334 antreiben, invertiert. Tatsächlich wird die Steuersignalpolarität der ersten Stromerzeugungsschaltung 330 und die der zweiten Stromerzeugungsschaltung 340 invertiert. Als Ergebnis wird eine Wellenform des zweiten Stroms relativ zu einer Wellenform des ersten Stroms invertiert.
In einigen Ausführungsformen wird die erste Ausgabe als ein Spannungsabfall über dem Widerstand R1 gemessen, der entlang des ersten und des zweiten Stromflussweges vorhanden ist. Der Widerstand R1 kann in einen Chip mit den anderen Komponenten des DACs integriert werden, oder kann extern zum Chip konfiguriert oder angeschlossen werden.
Als Ergebnis wird die Wellenform des zweiten Stroms relativ zu einer Wellenform des ersten Stroms skaliert. Anders formuliert hat ein Stromverhältnis, das von der Stromquelle 342-0 geliefert wird, bezogen auf den Strom der von der Stromquelle 332-0 geliefert wird, einen Wert von k; ein Stromverhältnis, das von der Stromquelle 342-5 geliefert wird, relativ zu dem Strom der von der Stromquelle 332-5 geliefert wird, einen Skalierungsfaktor von k hat; ein Stromverhältnis, das von der Stromquelle 342-6 geliefert wird, relativ zu dem Strom der von der Stromquelle 332-6 geliefert wird, einen Wert von k hat; und so weiter. In einigen Ausführungsformen wird die Wellenform des zweiten Stroms im Vergleich zur Wellenform des ersten Stroms herabgesetzt (z. B. um einen Faktor 'k', wobei k < 0 ist). In alternativen Ausführungsformen (wie unter Bezugnahme auf 5 erläutert werden) wird die Wellenform des zweiten Stroms aufwärts skaliert (z. B. um einen Faktor „1/k“, wobei k < 0) relativ zu der Wellenform des ersten Stroms. In einigen Ausführungsformen ist der Skalierungsfaktor 'k' eine vorbestimmte Konstante. In alternativen Ausführungsformen ist der Skalierungsfaktor 'k' variabel oder programmierbar.
Wie unter Bezugnahme auf 1 gezeigt ist, ist jede Stromquelle des ersten Satzes von n Stromquellen 332 konfiguriert, um einen spezifizierten Stromwert (dargestellt als I₀, ..., I₅ und I₆) zu liefern. Aktuelle Werte aufeinander folgender Stromquellen des ersten Satzes der Stromquellen haben binäre Beziehungen. Anders ausgedrückt, wenn I₀ ein Stromwert für die Stromquelle 332-0 ist, der einem niedrigstwertigen Bitstrom (D<0> oder Sp0<0>) des DACs entspricht, dann ist der aktuelle Wert I₁ = 2¹*I₀ = 2*I₀ für den nachfolgenden Bit-Teilstrom des DACs, ..., Stromwert I₅ = 2⁵*I₀ = 32*I₀, Stromwert I₆ = 2⁶*I₀ = 64*I₀ und so weiter. Im Allgemeinen wäre der aktuelle Wert I_n für ein n-tes Bit des DACs I_n = 2ⁿ*I₀. In diesem Beispiel sind Stromwerte für entsprechende Stromquellen des zweiten Satzes von Stromquellen 342 gleich k*I₀, k*I₁ = k*2¹*I₀ = 2*I₀, ..., I₅ = 2⁵*I₀ = 32*I₀, I_n = 2ⁿ*I₀ = 64*I₀ und so weiter.
In einigen Ausführungsformen erzeugt der n-Bit digital-Analog-Wandler 300 ein Differenzausgangssignal (z. B. Doutp-Doutn). In derartigen Ausführungsformen weist der n-Bit Digital-Analog-Wandler 300 einen zweiten Ausgang (z. B. Doutn) auf, um den dritten Strom I_C von der ersten Stromerzeugungsschaltung 330 und dem vierten Strom I_D von der zweiten Stromerzeugungsschaltung 340 zu empfangen. Der Strom am zweiten Ausgang (z. B. Doutn) bildet in Verbindung mit einem Strom am ersten Ausgang (z. B. Doutp) ein Differenzsignal. Ein dritter Satz der Schalter 336-0 bis 336-6 (nachfolgend zusammenfassend als „dritter Satz der Schalter 336“ bezeichnet) und koppeln oder entkoppeln die dritte Stromquelle mit dem zweiten Ausgang (z. B. Doutn), oder von dem zweiten Ausgang, wie in 3. Ähnlich koppelt oder entkoppelt ein vierter Satz der Schalter 346-0 bis 346-6 (nachfolgend zusammenfassend als der vierte Satz der Schalter 346 bezeichnet) die vierte Stromquelle mit oder von dem zweiten Ausgang (z. B. Doutn). Der erste Strom und der dritte Strom sind zueinander invers, da sie über die komplementären Bitströme Sp0 und Sn0 aktiviert werden. In ähnlicher Weise sind der zweite Strom und der vierte Strom zueinander invers, indem sie über die komplementären Bitströme Sp1 und Sn1 aktiviert werden.
Der DAC 300 von 3 kompensiert die Sinc-Dämpfung bei höheren Frequenzen, durch die Hervorhebung des höherfrequenten Signalinhalts, in der Tat mit der Bereitstellung einer Hochpassfilterantwort erster Ordnung. Diese Hochpassfilteroperation erster Ordnung kann wie folgt in der Z-Domäne erklärt werden.
Der Einfachheit halber betrachten wir eine einseitige Ausgabe, die am ersten Ausgang (Doutp) gemessen wird, und betrachten einen einzelnen Eingangsbit-Teilstrom D<0> entsprechend dem LSB des Eingangsbitstroms. Der zweite Teilstrom Sp1<0> wird verzögert, relativ zu dem ersten Teilstrom Sp0<0> um eine erste Zeitperiode (z. B. eine Taktperiodendauer). Somit können ein erster Teilstrom Sp0<0> und ein zweiter Teilstrom Sp1<0> dargestellt werden als: Sp0<0> = x[n] (5) Sp1<0> = x[n – 1] (6)
Da der Strom I₀ von der ersten Stromerzeugungsschaltung 330 dem ersten Ausgang Doutp entsprechend dem Empfang von Sp0<0> zugeführt wird und der Strom k*I₀ von der zweiten Stromerzeugungsschaltung 340 wird die erste Ausgabe Doutp entsprechend dem Empfang von Sp0<0> bereitgestellt, ist die erste Ausgabe Doutp gegeben durch: y[n] = x[n] – k*x[n – 1] (7)
Somit ist die Z-Transformation des Eingangs Sp0<0> X(z) und die Z-Transformation des Ausgangssignals Doutp ist: Y(z) = (1 – k*z^–1)*X(z) (8)
In diesem Fall ist die Z-Domänentransferfunktion: H(z) = (1 – k*z^–1) (9)
Die Übertragungsfunktion H(z) entspricht einer Übertragungsfunktion eines Hochpassfilters erster Ordnung mit einem in 7 gezeigten Frequenzgang 706.
Für einen differentiell gemessenen Ausgang, wobei Doutn = –Doutp, Doutp =
x[n] – k*x[n – 1] und Doutn = –{x[n] – k*x[n – 1]}. Die Ausgangsdifferenzausgabe ist: y[n] = 2*{x[n] – k*x[n – 1]} (10)
Die Z-Transformation des Differentialausgangs ist: Y(z) = 2*(1 – k*z^–1)*X(z) (11)
In diesem Fall wird das Eingangssignal auch differentiell zwischen Sp0<0> und Sn0<0> gemessen. Für Sp0 = x[n], wie in Gleichung (1) dargestellt: Sn0<0> = –x[n] (12)
Ähnlich ist für Sp1<0> = x[n – 1], wie in Gleichung (6) gezeigt: Sn1<0> = –x[n – 1] (13)
Somit wäre die Differenzeingabe 2*x[n] und eine entsprechende Z-Transformation der Differenzeingabe ist 2*X(z). Somit ist auch in diesem Fall die Z-Domänentransferfunktion auch gegeben durch: H(z) = (1 – k*z^–1) (14)
Die Übertragungsfunktion, die in Gleichung (14) für eine Differentialausgabe und Differentialeingabe gezeigt ist, ist die gleiche wie die Übertragungsfunktion der Einzelend-Ausgabe und Einseiten-Eingabe, die in Gleichung (9) beschrieben ist. Somit stellt die Übertragungsfunktion der Gleichung (13) auch ein Hochpassfilter erster Ordnung dar und ist in dem Frequenzbereich als Frequenzgang 706 dargestellt, wie in 7 gezeigt wird.
4 ist ein Diagramm, das Zeitsteuersignale des in 1 gezeigten stromgesteuerten Digital-Analog-Wandlers in 3 dargestellt, gemäß einigen Ausführungsformen. Die in 4 dargestellten Signale enthalten das DAC-Abtasttaktsignal (CLK) und das digitale Eingangssignal für einen Bit-Teilstrom des DAC-Eingangsbitstroms (z. B. LSB-Teilstrom D<0>). Ferner ist für den visuellen Vergleich und zur Veranschaulichung der Auswirkung der Kompensation der verschiedenen DAC-Ausgangssignale reagierend auf denselben digitalen Eingangsbit-Teilstrom, umfasst 4 Timing-Kurvenverläufe der DAC-Ausgangssignale mit und ohne Kompensation. Anders ausgedrückt stellt 4 die erste Ausgabe (Doutp) ohne Kompensation, die zweite Ausgabe (Doutn) ohne Kompensation und die Differenzausgabe (Doutp-Doutn) ohne Kompensation als Antwort auf das Empfangssignal D<0>; 4 veranschaulicht auch die erste Ausgabe (Doutp) mit Kompensation, die zweite Ausgabe (Doutn) mit Kompensation und die Differenzausgabe (Doutp-Doutn) mit Kompensation als Antwort auf den Empfang des gleichen Signals D<0>. In jedem Fall – mit und ohne Kompensation – sind Doutp und Doutn komplementär.
Insbesondere, um den Effekt der Kompensationsantwort des DAC 300 auf den hochfrequenten Signalinhalt im digitalen Eingangsbit-Teilstrom D<0> im Zeitbereich hervorzuheben oder zu veranschaulichen, betrachten wir den Effekt von Bittransaktionen in D<0>, die einen hochfrequenten Signalinhalt enthalten, auf das differentielle Ausgangssignal (Doutp-Doutn), mit und ohne Kompensation. Insbesondere betrachten wir die Auswirkung von zwei entgegengesetzten Bitübergängen von logisch 1 auf logisch 0 entsprechend einer abfallenden Flanke von D<0> und logisch 0 auf logisch 1 entsprechend einer ansteigenden Flanke von D<0>.
Ohne Kompensation wechselt die Differentialausgabe in Reaktion auf einen Eingangsbitübergang einfach zwischen zwei Zuständen (von –1 bis +1 zum Beispiel während der Zeit T0; oder von +1 bis –1 während der Zeit T2; was zu einer Spitze-zu-Spitze-Differenz von 2 Einheiten oder V0 führt). In Abwesenheit eines Übergangs behält das Differenzsignal seinen vorherigen Bitwert (+1 zum Beispiel während der Zeit T1; oder –1 während der Zeit T3, was zu einer Spitze-zu-Spitze-Differenz von 2 Einheiten oder V0 führt). Somit ist eine Spitze-zu-Spitze-Differenz zwischen den Ausgangspegeln des Differenzsignals mit oder ohne einen Übergang ist wesentlichen identisch, wie in 4 als V0 dargestellt wird.
Im Gegensatz, wie mit Bezug auf das Differentialausgangssignal Doutp-Doutn mit Kompensation dargestellt wird, in Reaktion auf einen Eingangsbitübergang, das Differenzausgangssignal gleich einem Wert eines ersten Wertepaares (+1 + K zum Beispiel während der Zeit T0; oder –1 – K während der Zeit T2; was zu einer Spitze-zu-Spitze-Differenz zwischen diesen beiden zu 2*(1 + K) oder V2 hervorgehobenen Werten führt). In Abwesenheit eines Übergangs ist das differentielle Ausgangssignal gleich dem Wert eines zweiten Paares von Werten (1 – K zum Beispiel während der Zeit T1; oder –1 + K während der Zeit T3; was zu einer Spitze-Spitze-Differenz von 2*(1 – K) oder V1 führt). Diese Hervorhebung in der Spitze-zu-Spitze-Differenz zwischen V2 und V1, mit Kompensation, führt zu einer Erhöhung des Signalgehalts in höherem Frequenz-Signalinhalt.
Es ist zu beachten, dass die erste Zeitperiode, wie oben erläutert, einer Periode des Taktzyklus (CLK) entsprechen kann (z. B. die Dauer von T0, T1, T2, T3).
Bezugnehmend auf 7, in dem Frequenzbereich führt diese Betonung in einer Differenz zwischen V2 und V1 zu einer Verstärkung des Frequenzsignalinhalts (wie durch die Kompensationsfunktion 706 in 7 dargestellt wird). Dementsprechend wird, wie in 7 gezeigt wird, ein resultierender Frequenzgang mit Kompensation 704 eine flachere Reaktion bei höheren Frequenzen aufweisen als die Antwort ohne Kompensation 702.
In einigen Ausführungsformen wird der DAC von 3 modifiziert, um eine oder mehrere zusätzliche Verzögerungsschaltungen und eine oder mehrere entsprechende zusätzliche Stromerzeugungsschaltungen zu umfassen, wodurch eine Hochpassfilterantwort höherer Ordnung (z. B. eine flachere Antwort bei den hohen Signalfrequenzen) bereitgestellt wird. Beispielsweise, ein Filter Y (z) zweiter Ordnung = 1 – 0,125*z^–1 + 0,0125*z^–2, das Kompensationsergebnis kann eine 0,092 dB-Flachheit erreichen. In solchen Ausführungsformen wird für jede zusätzliche Stromerzeugungsschaltung eine Stromskalierungskonstante für die Stromquelle durch progressiv reduzierte Skalierungskonstanten skaliert. Im Beispiel des Filters zweiter Ordnung Y(z) = 1 – 0,125*z^–1 + 0,0125*z^–2, K1 = 0,125 und der nachfolgenden Stromskalierungskonstante K₂ = 0,0125.
Anders ausgedrückt kann der n-Bit Digital-Analog-Wandler ferner eine oder mehrere zusätzliche Verzögerungsschaltungen umfassen, die mit der ersten Verzögerungsschaltung gekoppelt sind, um die Filterkompensation höherer Ordnung (zweite, dritte, vierte Ordnung usw.) zu erreichen. Die durch die Addition von Verzögerungsschaltungen erzielte Filterordnung ist gleich der Anzahl der hinzugefügten Verzögerungsschaltungen. Beispielsweise führt eine Verzögerungsschaltung (wie in dem Beispiel von 3) zu einem Hochpassfilter erster Ordnung, zwei Verzögerungsschaltungen führen zu einem Hochpassfilter zweiter Ordnung, drei Verzögerungsschaltungen führen zu einem Hochpassfilter dritter Ordnung, usw. Die eine oder die mehreren zusätzlichen Verzögerungsschaltungen sind konfiguriert, um einen dritten Bit-Signalstrom zu erzeugen, der eine Version des ersten Bit-Signalstroms repräsentiert, die gegenüber dem Eingangsbitstrom um eine zweite Zeitperiode (z. B. zwei Taktzyklen) verzögert ist, die größer als die erste Zeitperiode ist (z. B. einen Taktzyklus). Ferner weist der n-Bit Digital-Analog-Wandler einen oder mehrere entsprechende zusätzliche Stromerzeugungsschaltungen auf, die mit der einen oder den mehreren zusätzlichen Verzögerungsschaltungen gekoppelt sind, um den dritten Bitsignalstrom zu empfangen und einen dritten Strom an den ersten Ausgang zu liefern, und zwar in Reaktion auf den Empfang des dritten Bit-Signalstroms, eine Wellenform des dritten Stroms, die relativ zu einer Wellenform des ersten Stroms skaliert ist. Bei höheren Filteranordnungen, beispielsweise bei einer Filterimplementierung einer vierten Ordnung, die erste, zweite, dritte, vierte Verzögerungsschaltung und entsprechend eine erste, zweite, dritte, vierte Stromerzeugungsschaltung aufweist, wird der Strom durch die Erzeugung gleichgerichteter Reihen erzeugt (z. B. die zweite und die vierte Schaltung) von gleicher Polarität (gegenseitig verstärken); der Strom, der durch die Erzeugungsschaltungen ungeradzahliger Ordnung (z. B. die erste und die dritte Schaltung) ist, ist von gleicher Polarität (gegenseitig verstärken). Ungerade und geradzahlige Stromerzeugungsschaltungen sind von entgegengesetzter Polarität (z. B. deemphasisieren sich gegenseitig).
5 ist ein Schaltungsdiagramm, das einen stromsteuernden Digital-Analog-Wandler (DAC) 500 mit Frequenzkompensation gemäß einigen Ausführungsformen darstellt. Der DAC 500 umfasst eine Empfangsschaltung 510 und eine erste Stromerzeugungsschaltung 530 die Empfangsschaltung 510 und die erste Stromerzeugungsschaltung 530 sind im Wesentlichen dieselben wie die Empfangsschaltung 110 und die Stromerzeugungsschaltung 130 von 1, außer dass der n-Bit Digital-Analog-Wandler 500 auch eine erste Verzögerungsschaltung 520 und eine zweite Stromerzeugungsschaltung 540 umfasst. Weiterhin sind die Empfangsschaltung 510, die erste Verzögerungsschaltung 520, die erste Stromerzeugungsschaltung 530 und die zweite Stromerzeugungsschaltung 540 im Wesentlichen gleich wie die Empfangsschaltung 310, die erste Verzögerungsschaltung 320, die erste Stromerzeugungsschaltung 330 und die zweite Stromerzeugungsschaltung 340, mit der Ausnahme, dass die Wellenform des zweiten Stroms von der zweiten Stromerzeugungsschaltung 540 in der Ausführungsform von 5 in Bezug auf die Wellenform des ersten Stroms von der ersten Stromerzeugungsschaltung 530 aufwärts skaliert ist (z. B. um einen Faktor '1/k', wobei k < 0).
Die erste Stromerzeugungsschaltung 530 weist einen ersten Satz von n Stromquellen 532-0 bis 532-5 (nachfolgend zusammenfassend als „der erste Satz von Stromquellen 532“ bezeichnet) und einen ersten Satz von n Schaltern 534-0 bis 534-5 auf (nachfolgend zusammenfassend als „der erste Satz von Schaltern 534“ bezeichnet). Die zweite Stromerzeugungsschaltung 540 weist einen zweiten Satz von n Stromquellen 542-0 bis 542-5 auf (nachfolgend zusammenfassend als „der zweite Satz von Stromquellen 542“ bezeichnet) und einen zweiten Satz von n Schaltern 544-0 bis 544-5 (nachfolgend zusammenfassend als „der zweite Satz von Schaltern 544" bezeichnet). Der erste Satz von n Stromquellen 532, der erste Satz von n Schaltern 534, der zweite Satz von n Stromquellen 542 (einschließlich Stromquelle 542-0, 542-1 usw.) und ein zweiter Satz n Schalter 544 (einschließlich des Schalters 544-0, 544-1 usw.) können ein oder mehrere Attribute des ersten Satzes von n Stromquellen 332, des ersten Satzes von n Schaltern 334, des zweiten Satzes von n Stromquellen 342, (einschließlich Stromquelle 342-0, 342-1 usw.) und einen zweiten Satz von n Schaltern 344 (einschließlich Schalter 344-0, 344-1 usw.) gemeinsam haben.
Im Gegensatz zu der Ausführungsform in 3 ist die Wellenform des zweiten Stroms I_B in der Ausführungsform von 5 in Bezug auf die Wellenform des ersten Stroms I_A aufwärts skaliert (z. B. um einen Faktor „1/k“, wobei k < 0 ist). Diese Konfiguration ergibt im Vergleich zu der Übertragungsfunktion der in 3 dargestellten Konfiguration eine andere Filtertransferfunktion, wie unten mit Bezug auf die Gleichungen (15) bis (20) erläutert.
Der Einfachheit halber betrachten wir noch eine am Ausgang Doutp gemessene einseitige Ausgabe und einen einzelnen Eingangsbit-Teilstrom D<0> entsprechend dem LSB des Eingangsbitstroms. Ferner betrachten wir einen ersten Teilstrom Sp0<0> = x[n] (wie in Gleichung 5) und sein komplementäres Signal Sn0<0> = –x[n] (entsprechend Gleichung 10) entsprechend dem Eingangsbit-Teilstrom D<0>. Der zweite Teilstrom Sp1<0> wird gegenüber dem ersten Teilstrom Sp0<0> um eine erste Zeitperiode (z. B. eine Taktperiodendauer) verzögert. Somit der zweite Teilstrom Sp1<0> = x[n – 1] (wie in Gleichung 6) und sein komplementäres Signal Sn1<0> = –x[n – 1] (wie in Gleichung 13).
Weil der Strom k*I₀ von der ersten Stromerzeugungsschaltung 530 an den ersten Ausgang Doutp ansprechend auf Sn0<0> geliefert wird und der Strom I₀ von der zweiten Stromerzeugungsschaltung 540 an den ersten Ausgang Doutp in Abhängigkeit von Sp1<0> geliefert wird, wird der erste Ausgang Doutp durch Folgendes gegeben: y[n] = x[n – 1] – k*x[n] (15)
Somit ist die Z-Transformation des Eingangs Sp1<0> z^–1*X(z) und die Z-Transformation des Ausgangssignals Doutp ist: Y(z) = (z^–1 – k)*X(z) (16)
In diesem Fall ist die Übertragungsfunktion der Z-Domäne gegeben durch: H(z) = (z^–1 – k)/z^–1 = (1 – kz) (17)
Die Übertragungsfunktion H(z) entspricht einer Übertragungsfunktion eines Hochpassfilters erster Ordnung mit einem in 1 gezeigten Frequenzgang 706. Der Frequenzgang dieser Übertragungsfunktion, der im Wesentlichen identisch mit der Übertragungsfunktion (Gleichung 9 oder 14) der Konfiguration ist, die mit Bezug auf den DAC 300 von 3 erläutert ist.
Für einen differentiell gemessenen Ausgang, wobei Doutn = –Doutp, Doutp = x[n – 1] – k*x[n] und Doutn = –{x[n – 1] – k*x[n]} ist. Der Differentialausgang ist: y[n] = 2*{x[n – 1] – k*x[n]} (18)
Die Z-Transformation des Ausgangs ist: Y(z) = 2*(z – 1 – k)*X(z) (19)
In diesem Fall wird das Eingangssignal auch differentiell zwischen Sp1<0> und Sn1<0> gemessen. Für Sp0 = x[n], Sn0 = –x[n]; Sp1 ist x[n – 1] und Sn1 ist –x[n – 1]. Somit wäre die Differenzeingabe 2*x[n – 1] und eine entsprechende Z-Transformation der Differenzeingabe ist 2*z^–1*X(z). Somit ist in diesem Fall auch die Z-Domänentransferfunktion: H(z) = (1 – kz) (20)
Somit stellt die Übertragungsfunktion von Gleichung 13 auch ein Hochpassfilter erster Ordnung dar und ist in dem Frequenzbereich als Frequenzgang 706 dargestellt, der in 1 gezeigt ist. Der Frequenzgang dieser Übertragungsfunktion, der im Wesentlichen identisch mit der Übertragungsfunktion (Gleichung (9) oder (14)) der Konfiguration ist, die mit Bezug auf den DAC 300 von 3.
6 enthält Zeitsteuerungswellenformen, die verschiedene Betriebsprinzipien der zweiten Implementierung des Stromlenkungs-Digital-Analog-Wandlers darstellen, der in 5, gemäß einigen Ausführungsformen, gezeigt wird.
Wie unter Bezugnahme auf das Differenzausgangssignal Doutp-Doutn mit einer Kompensation, als Reaktion auf einen Eingangsbitübergang dargestellt wird, ist die Differenzausgabe gleich einem Wert eines ersten Paars von Werten (–1 – K zum Beispiel während der Zeitperiode T0; oder +1 + K während der Zeitperiode T2, was zu einer Spitze-zu-Spitze-Differenz zwischen diesen beiden Werten führt, wobei die Werte zu 2*(1 + K) oder V2 hervorgehobenen werden). In Abwesenheit eines Übergangs ist der differentielle Ausgang gleich dem Wert eines zweiten Paares von Werten (1 – K zum Beispiel während der Zeitperiode T1; oder –1 + K während der Zeitperiode T3; was zu einer Spitze-zu-Spitze-Differenz von 2*(1 – K) oder V1 führt). Diese Hervorhebung in der Peak-zu-Peak-Differenz zwischen denen, während und in Abwesenheit eines Übergangs (Differenz zwischen V2 und V1) mit Ausgleich führt zu einer Verstärkung des Signalgehalts höherer Frequenz.
7 und 8 sind Frequenzantwortdiagramme, die verschiedene Betriebsprinzipien der Implementierungen der stromsteuernden Digital-Analog-Wandler, die in 3 und 5 gemäß einigen Ausführungsformen dargestellt werden. 7 stellt die DAC-Ausgangsspektrum-Hüllkurve ohne 702 und mit 704 Kompensation, sowie die Kompensationsfunktion 706 dar. Für eine Stromskalierungskonstante (k) von 0,125 wird die Dämpfung bei der Frequenz 1/3F_s von 1,65 dB auf 0,08 dB durch die Addition des Kompensationsschaltkreises verringert, und die Antwort mit Ausgleich 0,3 dB Planheit bis zu 1/3F_s aufweist. Bei den niedrigeren Signalfrequenzen wird das SNR um 1 dB gegenüber dem SNR ohne Kompensation reduziert.
8 stellt drei Familien von Frequenzgängen ohne Kompensation 802 mit Kompensation 804 und die Kompensationsfunktion selbst 806 dar, um den Effekt des Stromskalierungsfaktors (k) auf den Frequenzgang des kompensierenden Hochpassfilters zu veranschaulichen. Eine oder mehrere Eigenschaften des Hochpassfilters variieren mit dem Wert des Stromskalierungsfaktors (k). Beispielsweise können die Planheitsspezifikation im Durchlassband, die Dämpfung bei hohen Frequenzen, das Ausmaß der Kompensation (z. B. überkompensiert, kritisch oder optimal kompensiert oder unterkompensiert), Frequenzüberschwingen oder -unterschwingen bei hohen Frequenzen und dergleichen. Faktoren, die die Wahl des Skalierungsfaktors k beeinflussen, umfassen das Signaldurchlassband, die Planheit-Anforderung im Durchlassband, die Schaltungsimplementierung (Kosten, Realisierungsdurchführbarkeit und Leichtigkeit), den Strombias-Anpassungseffekt, die Chipgröße, den Leistungsverbrauch und dergleichen. 8 zeigt Frequenzantworten für drei Werte von k (0,0625, 0,125 und 0,25).
Durch Erhöhung des Wertes von k variiert das System allmählich von unterkompensiertem (k = 0,0625), zu kritisch oder optimal kompensiert (z. B. k = 0,125), zu überkompensiert (k = 0,25). In anderen Beispielen ist für ein Filter erster Ordnung, für k = 1/9, die Planheit bis zu 1/3 Fs ist 0,179 dB; für k = 1/10, ist die Planheit bis zu 1/3 Fs 0,2765 dB.
9 ist ein Ablaufdiagramm, das ein Verfahren zum Betreiben eines n-Bit Digital-Analog-Wandlers (DAC) mit Frequenzgang-Kompensation gemäß einer Ausführungsform veranschaulicht.
Zunächst wird ein Eingangsbitstrom (z. B. ein n-Bit Digitalbitstrom) 902 am DAC empfangen. Ein erster Bit-Signalstrom des Eingangsbitstroms entsprechend Bitwerten des Eingangsbitstroms zu einem Zeitpunkt wird erzeugt 904.
Ein zweiter Bit-Signalstrom, der eine Version des ersten Bit-Signalstroms repräsentiert, die um eine erste Zeitperiode verzögert ist, wird erzeugt 906. Der erste Strom 908 wird zu einem ersten Ausgang in Bezug auf den Bit-Signalstrom geliefert. Der erste Strom entspricht dem ersten Bit-Signalstrom.
Ein zweiter Strom 910 wird an den ersten Ausgang basierend auf dem zweiten Bitsignalstrom geliefert. Die Wellenform des zweiten Stroms wird invertiert und bezüglich einer Wellenform des ersten Stroms skaliert. In einigen Ausführungsformen entspricht die erste Ausgabe oder eine Repräsentation davon einer analogen Ausgabe, die dem Eingangsbitstrom entspricht.
Obwohl 9 stellt die Bereitstellung 908 des ersten Stroms, gefolgt von der Bereitstellung 910 des zweiten Stroms dar, werden in der Praxis der erste Strom und der zweite Strom im Wesentlichen zur gleichen Zeit bereitgestellt.
10 ist ein Computersystem zum Speichern einer digitalen Repräsentation eines DACs mit Frequenzausgleich im Speicher gemäß einer Ausführungsform. Das Computersystem 1000 arbeitet als eigenständiges Gerät oder kann mit anderen Maschinen verbunden (z. B. vernetzt) werden. In einer vernetzten Bereitstellung kann das Computersystem 1000 in der Kapazität eines Servers oder eines Client-Computers in einer Server-Client-Netzwerkumgebung oder als Peer-Maschine in einer Peer-to-Peer (oder verteilten) Netzwerkumgebung arbeiten.
Das beispielhafte Computersystem 1000 umfasst einen Prozessor 1002 (z. B. eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen digitalen Signalprozessor (DSP), eine oder mehrere anwendungsspezifische integrierte Schaltungen (ASICs), einen Hauptspeicher 1004, einen statischen Speicher 1006 und eine Speichereinheit 1016, die konfiguriert sind, um miteinander über einen Bus 1008 zu kommunizieren. Die Speichereinheit 1016 enthält ein maschinenlesbares Medium 1022, auf dem die Befehle 1024 (z. B. Software) gespeichert sind, die eine oder mehrere Methoden oder Funktionen hierin erläutert. Die Anweisungen 1024 (z. B. Software) können sich auch vollständig oder zumindest teilweise innerhalb des Hauptspeichers 1004 oder innerhalb des Prozessors 1002 befinden (z. B. innerhalb eines Cachespeichers eines Prozessors), während der Ausführung von dem Computersystem 1000, dem Hauptspeicher 1004, und dem Prozessor 1002, auch bezeichnend computerlesbaren Medien. Der Hauptspeicher 1004, der statische Speicher 1006 und die Speichereinheit 1016 können eine digitale Repräsentation des DACs speichern, die oben in Bezug auf 3 bis 8 erläutert wurden. Die Repräsentation des DACs kann beispielsweise in Hardwarebeschreibungssprachen (HDLs) wie Verilog oder VHDL beschrieben werden. Register-Transistor-Ebene (RTL) oder GDS-II-Format.
Der Hauptspeicher 1004, der statische Speicher 1006 und die Speichereinheit 1016 können auch Code zum Ausführen von elektronischen Entwurfsautomatisierungsoperationen (EDA) wie Synthese und Verifikation speichern, um die hierin beschriebene Repräsentation des DAC unterschiedlich zu nutzen.
Obwohl das maschinenlesbare Medium 1022 in einer beispielhaften Ausführungsform als ein einzelnes Medium gezeigt ist, sollte der Begriff „maschinenlesbares Medium" so betrachtet werden, dass er ein einzelnes Medium oder mehrere Medien einschließt (z. B. eine zentrale oder verteilte Datenbank oder zugeordnete Caches und Server), die Anweisungen speichern können (z. B. Anweisungen 1024). Der Ausdruck „maschinenlesbares Medium“ soll auch jedes Medium umfassen, das in der Lage ist, Befehle (z. B. Anweisungen 1024) für die Ausführung durch die Maschine zu speichern, und das, dass die Maschine veranlassen, irgendeine oder mehrere der hierin offenbarten Verfahren durchzuführen. Der Ausdruck „maschinenlesbares Medium“ umfasst, ohne darauf beschränkt zu sein, Datenrepositorien in Form von Festkörperspeichern, optischen Medien und magnetischen Medien.
Die vorstehende Beschreibung zum Zwecke der Erläuterung wurde unter Bezugnahme auf spezifische Ausführungsformen beschrieben. Die obigen erläuternden Diskussionen sind jedoch nicht als erschöpfend gedacht, oder die Erfindung zu den offenbarten präzisen Formen einzuschränken. Viele Modifikationen und Variationen sind angesichts der obigen Lehren möglich. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktischen Anwendungen am besten zu erklären.

Claims

Ein n-Bit Digital-Analog-Wandler mit: eine Empfangsschaltung, die eingerichtet ist, einen Eingangsbitstrom zu empfangen und einen ersten Bit-Signalstrom des Eingangsbitstroms entsprechend den Bitwerten des Eingangsbitstroms zu einem Zeitanschnitt zu erzeugen; eine erste Verzögerungsschaltung, die mit der Empfangsschaltung gekoppelt ist, um den ersten Bitsignalstrom zu empfangen, wobei die Verzögerungsschaltung eingerichtet ist, um einen zweiten Bitsignalstrom zu erzeugen, der eine Version des ersten Bitsignalstroms repräsentiert, die um eine erste Zeitperiode verzögert ist; eine erste Stromerzeugungsschaltung, die mit der Empfangsschaltung gekoppelt ist, um den ersten Bitsignalstrom zu empfangen, wobei die erste Stromerzeugungsschaltung eingerichtet ist, um einen ersten Strom an einen ersten Ausgang in Reaktion auf den Empfang des ersten Bitsignalstroms zu liefern, wobei der erste Strom dem ersten Bitsignal entspricht; und eine zweite Stromerzeugungsschaltung, die mit der Verzögerungsschaltung gekoppelt ist, um den zweiten Bitsignalstrom zu empfangen, wobei die zweite Stromerzeugungsschaltung eingerichtet ist, um einen zweiten Strom an den ersten Ausgang in Reaktion auf den Empfang des zweiten Bitsignalstroms zu liefern, wobei eine Wellenform des zweiten Stroms invertiert und skaliert wird, relativ zu einer Wellenform des ersten Stroms.
Der n-Bit-Digital-Analog-Wandler nach Anspruch 1, wobei die Wellenform des zweiten Stroms der Wellenform des ersten Stroms um die erste Zeitperiode nachhinkt.
Der n-Bit Digital-Analog-Wandler nach Anspruch 1, wobei: die Empfangsschaltung einen ersten Satz von n Speicherelementen aufweist, wobei jedes Speicherelement des ersten Satzes eingerichtet ist, um einen Bitwert in einem von n Teilströmen des Eingangsbitstroms zu empfangen und zu speichern; und die erste Verzögerungsschaltung einen zweiten Satz von n Speicherelementen aufweist, wobei jedes Speicherelement des zweiten Satzes mit einem entsprechenden Speicherelement des ersten Satzes gekoppelt ist, um einen Bitwert in einem von n Teilströmen des ersten Bit-Signalstroms zu empfangen und zu speichern.
Der n-Bit Digital-Analog-Wandler nach Anspruch 3, wobei die erste Stromerzeugungsschaltung einen ersten Satz von n Stromquellen und einen ersten Satz von n Schaltern aufweist, wobei jede Stromquelle des ersten Satzes von Stromquellen mit dem ersten Ausgang durch einen entsprechenden Schalter des ersten Satzes von Schaltern gekoppelt ist, wobei der entsprechende Schalter reagierend auf den Bitwert in einem der n Teilströme des ersten Bitsignalstroms ein- oder ausgeschaltet wird.
Der n-Bit Digital-Analog-Wandler nach Anspruch 3, bei dem die zweite Stromerzeugungsschaltung einen zweiten Satz von n Stromquellen und einen zweiten Satz von n Schaltern aufweist, wobei jede Stromquelle des zweiten Satzes von Stromquellen mit dem ersten Ausgang durch einen entsprechenden Schalter des zweiten Satzes von Schaltern gekoppelt ist, der entsprechende Schalter reagierend auf den Bitwert in einem von n Teilströmen des zweiten Bitsignals ein- oder ausgeschaltet wird.
Der n-Bit Digital-Analog-Wandler nach Anspruch 1, ferner mit: eine oder mehrere zusätzliche Verzögerungsschaltungen, die mit der ersten Verzögerungsschaltung gekoppelt und eingerichtet sind, um einen dritten Bitsignalstrom zu erzeugen, der eine Version des ersten Bitsignalstroms repräsentiert, die relativ zu dem Eingangsbitstrom um eine zweite Zeitperiode verzögert ist, wobei die zweite Zeitperiode größer als die erste Zeitperiode ist; und eine oder mehrere entsprechende zusätzliche Stromerzeugungsschaltungen, die mit dem einen oder den mehreren zusätzlichen Verzögerungsschaltungen gekoppelt sind, um den dritten Bitsignalstrom zu empfangen und um einen dritten Strom an den ersten Ausgang auf den dritten Bitsignalstrom zu liefern, reagierend auf den Empfang des dritten Bitsignalstroms, wobei eine Wellenform des dritten Stroms relativ zu einer Wellenform des ersten Stroms skaliert wird.
Der n-Bit digital-Analog-Wandler nach Anspruch 1, der ferner einen zweiten Ausgang aufweist, um einen dritten Strom von der ersten Stromerzeugungsschaltung und einen vierten Strom von der zweiten Stromerzeugungsschaltung zu empfangen, wobei ein Strom am zweiten Ausgang in Verbindung mit einem Strom am ersten Ausgang ein Differenzsignal bildet.
Der n-Bit Digital-Analog-Wandler nach Anspruch 1, worin die Wellenform des zweiten Stroms relativ zur Wellenform des ersten Stroms hochskaliert wird.
Der n-Bit Digital-Analog-Wandler nach Anspruch 1, wobei die Wellenform des zweiten Stroms in Bezug auf die Wellenform des ersten Stroms herunterskaliert ist.
Ein Verfahren zum Betreiben eines n-Bit Digital-Analog-Wandlers, wobei das Verfahren umfasst: Empfangen eines Eingangsbitstroms; Erzeugen eines ersten Bit-Signalstroms des Eingangsbitstroms entsprechend Bit-Werten des Eingangsbitstroms zu einem Zeitpunkt; Erzeugen eines zweiten Bit-Signalstroms, der eine Version des ersten Bit-Signalstroms repräsentiert, die um eine erste Zeitperiode verzögert ist; Bereitstellen eines ersten Stroms zu einem ersten Ausgang basierend auf dem ersten Bitsignalstrom, wobei der erste Strom dem ersten Bitsignalstrom entspricht; und Bereitstellen eines zweiten Stroms zu dem ersten Ausgang basierend auf dem zweiten Bitsignalstrom, wobei eine Wellenform des zweiten Stroms in Bezug auf eine Wellenform des ersten Stroms invertiert und skaliert wird.
Das Verfahren nach Anspruch 10, ferner mit: Erzeugen eines dritten Bit-Signalstroms, der eine Version des ersten Bit-Signalstroms repräsentiert, die gegenüber dem Eingangsbitstrom um eine zweite Zeitperiode verzögert ist, die größer als die erste Zeitperiode ist; und Bereitstellen eines dritten Stroms an den ersten Ausgang in Reaktion auf das Empfangen des dritten Bitsignalstroms, wobei eine Wellenform des dritten Stroms, die relativ zu einer Wellenform des ersten Stroms, skaliert ist.
Das Verfahren nach Anspruch 10, ferner mit: Bereitstellen eines dritten Stroms an einen zweiten Ausgang, reagierend auf eine Repräsentierung des ersten Bit-Signalstroms; Bereitstellen eines vierten Stroms zu dem zweiten Ausgang, reagierend auf eine Repräsentierung des zweiten Bitsignalstroms; und Erzeugen eines Differenzsignals basierend auf einem Strom am zweiten Ausgang in Verbindung mit einem Strom am ersten Ausgang.
Ein nicht-transitorisches computerlesbares Medium, das eine Repräsentierung eines n-Bit Digital-Analog-Wandlers speichert, wobei der n-Bit Digital-Analog-Wandler aufweist: eine Empfangsschaltung, die eingerichtet ist, einen Eingangsbitstrom zu empfangen und einen ersten Bit-Signalstrom des Eingangsbitstroms entsprechend den Bitwerten des Eingangsbitstroms zu einem Zeitanschnitt zu erzeugen; eine erste Verzögerungsschaltung, die mit der Empfangsschaltung gekoppelt ist, um den ersten Bitsignalstrom zu empfangen, wobei die Verzögerungsschaltung eingerichtet ist, um einen zweiten Bitsignalstrom zu erzeugen, der eine Version des ersten Bitsignalstroms repräsentiert, die um eine erste Zeitperiode verzögert ist; eine erste Stromerzeugungsschaltung, die mit der Empfangsschaltung gekoppelt ist, um den ersten Bitsignalstrom zu empfangen, wobei die erste Stromerzeugungsschaltung eingerichtet ist, um einen ersten Strom an einen ersten Ausgang in Reaktion auf den Empfang des ersten Bitsignalstroms zu liefern, wobei der erste Strom eine Version dem ersten Bitsignal entspricht; und eine zweite Stromerzeugungsschaltung, die mit der Verzögerungsschaltung gekoppelt ist, um den zweiten Bitsignalstrom zu empfangen, wobei die zweite Stromerzeugungsschaltung eingerichtet ist, um einen zweiten Strom an den ersten Ausgang in Reaktion auf den Empfang des zweiten Bitsignalstroms zu liefern, wobei eine Wellenform des zweiten Stroms invertiert und skaliert wird, relativ zu einer Wellenform des ersten Stroms.
Das nicht-transitorisches computerlesbares Medium nach Anspruch 13, wobei die Wellenform des zweiten Stroms der Wellenform des ersten Stroms um die erste Zeitperiode nacheilt.
Das nicht-transitorisches computerlesbares Medium nach Anspruch 13, wobei: die Empfangsschaltung einen ersten Satz von n Speicherelementen umfasst, wobei jedes Speicherelement des ersten Satzes eingerichtet ist, um einen Bitwert in einem von n Teilströmen des Eingangsbitstroms zu empfangen und zu speichern; und die erste Verzögerungsschaltung einen zweiten Satz von n Speicherelementen aufweist, wobei jedes Speicherelement des zweiten Satzes mit einem entsprechenden Speicherelement des ersten Satzes gekoppelt ist, um einen Bitwert in einem von n Teilströmen des ersten Bit-Signalstroms zu empfangen und zu speichern.
Das nicht-transitorische computerlesbare Medium nach Anspruch 15, wobei die erste Stromerzeugungsschaltung einen ersten Satz von n Stromquellen und einen ersten Satz von n Schaltern umfasst, wobei jede Stromquelle des ersten Satzes von Stromquellen mit dem ersten Ausgang durch einen entsprechenden Schalter des ersten Satzes von Schaltern gekoppelt ist, wobei der entsprechende Schalter reagierend auf den Bitwert in einem von n Teilströmen des ersten Bitsignalstroms ein- oder ausgeschaltet wird.
Das nicht-transitorische computerlesbare Medium nach Anspruch 15, wobei die zweite Stromerzeugungsschaltung einen zweiten Satz von n Stromquellen und einen zweiten Satz von n Schaltern umfasst, wobei jede Stromquelle des zweiten Satzes von Stromquellen mit dem ersten Ausgang durch einen entsprechenden Schalter des zweiten Satzes von Schaltern gekoppelt ist, wobei der entsprechende Schalter reagierend auf Bitwert in einem von n Teilströmen des zweiten Bitsignals ein- oder ausgeschaltet wird.
Das nicht-transitorische computerlesbare Medium nach Anspruch 13, ferner mit: einer oder mehreren zusätzlichen Verzögerungsschaltungen, die mit der ersten Verzögerungsschaltung gekoppelt und eingerichtet sind, um einen dritten Bitsignalstrom zu erzeugen, der eine Version des ersten Bitsignalstroms repräsentiert, die relativ zu dem Eingangsbitstrom um eine zweite Zeitperiode verzögert ist, wobei die zweite Zeitperiode größer als die erste Zeitperiode ist; und eine oder mehrere entsprechende zusätzliche Stromerzeugungsschaltungen, die mit der einen oder mehreren zusätzlichen Verzögerungsschaltungen gekoppelt sind, um den dritten Bitsignalstrom zu empfangen und um einen dritten Strom an den ersten Ausgang reagierend auf den Empfang des dritten Bitsignalstroms zu liefern, wobei eine Wellenform des dritten Stroms relativ zu einer Wellenform des ersten Stroms skaliert ist.
Das nicht-transitorische computerlesbare Medium nach Anspruch 13, das ferner einen zweiten Ausgang aufweist, um einen dritten Strom von der ersten Stromerzeugungsschaltung und einen vierten Strom von der zweiten Stromerzeugungsschaltung zu empfangen, wobei ein Strom am zweiten Ausgang in Verbindung mit einem Strom an ersten Ausgang ein Differenzsignal bildet.
Das nicht-transitorische computerlesbare Medium nach Anspruch 13, wobei die Wellenform des zweiten Stroms bezüglich der Wellenform des ersten Stroms hochskaliert oder herunterskaliert wird.