DE10120792A1

DE10120792A1 - Verfahren zum Verschränken mit Redundanz sowie A/D-Wandler, D/A-Wandler und Folge-Halte-Schaltung, die dieses Verfahren verwenden

Info

Publication number: DE10120792A1
Application number: DE10120792A
Authority: DE
Inventors: Atsushi Shimizu; Takanori Komuro; Mamoru Tamba; Hideharu Munakata
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2000-04-27
Filing date: 2001-04-27
Publication date: 2001-12-20
Also published as: US20010052864A1; JP2001308804A

Abstract

Um in einer elektronischen Schaltung, die einen Verschränkungsvorgang ausführt, die Erzeugung von Störsignalen zu verhindern, sind mehrere im wesentlichen gleiche elektronische Schaltungen (101, 102, 103) parallel angeordnet, wobei diese in verschränkter Weise betrieben werden. Wenn jede Betriebsfrequenz der elektronischen Schaltung f ist, werden zum Erhalten einer Frequenz Nf (wobei N in Fig. 1 2 ist) mehr als N Stücke (3 in Fig. 1) der elektronischen Schaltungen (101, 102, 103) parallel angeordnet und benutzt, wobei die elektronischen Schaltungen (101, 102, 103) zumindest in pseudozufallsmäßiger Weise zur Ausgabe gewählt werden.

Description

Die Erfindung betrifft das Gebiet der Verschränkungsverfahren mit Redundanz mit mehreren parallelen Wandlern, der A/D-Wandler (Analog-Digital-Wandler), der D/A-Wandler (Digital-Analog-Wandler) und der Folge-Halte-Haltungen und insbesondere ein Ver schränkungsverfahren, das sich für eine Wandlung zwischen analo gen und digitalen Daten mit hoher Geschwindigkeit und mit hoher Leistung, die mit einer einzelnen Wandlungsschaltung nicht ohne weiteres erreicht werden können, eignet. Außerdem bezieht sich die Erfindung auf einen A/D-Wandler, auf einen D/A-Wandler und auf eine Folge-Halte-Schaltung, die unter Verwendung eines solchen Ver schränkungsverfahrens und mit hohen Geschwindigkeiten mit hoher Genauigkeit arbeiten können.

Wie bei vielen anderen elektronischen Schaltungen werden für analoge Schaltungen, die zur Datenwandlung benutzt werden, wie etwa für A/D-Wandler, D/A-Wandler und Folge-Halte-Schaltungen, höhere Geschwindigkeiten und höhere Genauigkeit gefordert. Es sind verschiedene Techniken vorgeschlagen worden.

Beispielsweise sind in einer dieser Techniken mehrere Wandlungs schaltungen parallel angeordnet sind, wobei ein Ver schränkungsvorgang ausgeführt wird. Dieser Verschränkungsvorgang ist so beschaffen, daß mehrere der gleichen Schaltungen aufeinanderfolgend umgeschaltet und betätigt werden, um in einer Vorrichtung, die Takteingaben empfängt und analoge Größen verar beitet, eine Scheinbetriebstaktfrequenz zu erhöhen. Fig. 11 zeigt einen Blockschaltplan eines solchen herkömmlichen Beispiels (siehe JP 9-252251-A). In Fig. 11 werden vier A/D-Wandlungsschaltungen 1, 2, 3 und 4 benutzt. Es wird angenommen, daß diese A/D-Wandlungsschaltungen 1 bis 4 die gleichen oder ähnliche Eigen schaften haben. Wenn eine Betriebsrate jeder A/D-Wandlungs schaltung auf fein gestellt ist, erzeugt ein Taktsignalgenerator 5 die Vierphasen-Taktsignale CK1 bis CK4 mit einem Zyklus T gleich 1/f. Diese Taktsignale CK1 bis CK4 werden in einen Multiplexer 6 eingegeben, der mit den A/D-Wandlungsschaltungen 1 bis 4 verbun den ist, wobei er die Ausgaben von diesen A/D-Wandlungsschaltungen 1 bis 4 empfängt und eine digitale Ausgabe dieser A/D-Wandlungsschaltungen 1 bis 4 ausgibt.

Mit anderen Worten, wie in einem Zeitablaufplan nach Fig. 12 gezeigt ist, führt die A/D-Wandlungsschaltung 1 mit der von dem Taktsignal CK1 zugeführten Zeitgebung Abtast- und Haltevorgänge und eine Analog-Digital-Wandlung aus. Die A/D-Wandlungsschaltung 2 führt mit der von dem Taktsignal CK2 zugeführten Zeitgebung Abtast- und -Haltevorgänge und eine Analog-Digital-Wandlung aus. Die A/D-Wandlungsschaltung 3 führt mit der von dem Taktsignal CK3 zuge führten Zeitgebung Abtast- und -Haltevorgänge und eine Analog-Digital-Wandlung aus. Die A/D-Wandlungsschaltung 4 führt mit der von dem Taktsignal CK4 zugeführten Zeitgebung Abtast- und -Haltevorgänge und eine Analog-Digital-Wandlung aus. Daraufhin kann durch geeignete Auswahl eines Ausgangs unter diesen A/D-Wandlungsschaltungen 1 bis 4 mit dem Multiplexer 6 in einer Endstufe die Abtastrate 4f als Analog-Digital-Wandler verwirklicht wer den. Wenn die Anzahl der verschränkten A/D-Wandlungsschaltungen mit einer Abtastrate f N ist, kann mit einer solchen Konfiguration all gemein eine höhere Abtastrate von Nf erreicht werden.

Außerdem ist in diesem herkömmlichen A/D-Wandler, der ein sol ches Verschränkungsverfahren benutzt, die Reihenfolge der Ver schränkung der A/D-Wandlungsschaltungen festgelegt. Wie aus Fig. 12 zu sehen ist, werden die A/D-Wandlungsschaltungen beispielsweise in dem in Fig. 11 gezeigten Wandler in der Reihenfolge 1 → 2 → 3 → 4 → 1 → 2 → . . . verschränkt und betrieben.

Die Analogleistung der Schaltungen schwankt in gewissem Umfang unvermeidlich von einer Schaltung zur anderen, so daß sie solche Abweichungen wie Versätze, Verstärkungsdifferenzen und durch Taktlaufzeitunterschiede verursachte Frequenzmodulationen zeigen, wobei beim ununterbrochenen Schalten der Schaltungen Fehler auf treten. Wenn beispielsweise der Fall betrachtet wird, daß in einen A/D-Wandler, der mit einer Verschränkung von N = 4 arbeitet, eine Sinusschwingung mit einer Frequenz von fin eingegeben wird, werden Differenzen zwischen den Verstärkungen der A/D-Wandlungs schaltungen wegen des Verschränkungsvorgangs mit einem Viertel der Eingangstaktfrequenz f_CLK (f_CLK = 4f), die als f_CLK/4 bezeichnet wird, amplitudenmoduliert, wobei derartige Modulationen am Aus gang auftreten. Dementsprechend treten um die Frequenz f_CLK/4-f_in große Störsignale auf. Da diese Störsignale stark fre quenzabhängig sind, stellen sie für Meßinstrumente ein ernstes Problem dar. Während ein analoger Ausgleich für Gleichstromver sätze nicht unmöglich ist, lassen sich Verstärkungsdifferenzen schwer ausgleichen, da sie üblicherweise frequenzabhängig sind.

Zur Behandlung der mit den Differenzen in bezug auf die Analogleistung unter solchen ununterbrochen geschalteten Schaltungen ver knüpften Probleme sind Techniken bekannt, wie sie in JP 9-252251-A und JP 11-195988-A beschrieben sind.

Gemäß JP 9-252251-A sind zur Verwirklichung eines A/D-Wandlers mehrere Schaltungssätze, die jeweils eine Abtast-Halte-Schaltung und eine Analog-Digital-Wandlungsschaltung enthalten, parallel angeordnet, wobei der Betrieb dieser Sätze verschränkt erfolgt. Um die durch die verschiedenen Eigenschaften der Einheitsschaltungen in bezug auf die verschiedene Frequenzabhängigkeit der Verstärkun gen und Versatzabstände verursachte Verschlechterung der Wand lungseigenschaften der Gesamtschaltung zu mildern, wird die Rei henfolge der Verschränkung veränderbar gemacht. Die Reihenfolge der Verschränkung wird in der Weise geändert, daß eine für die ge samte Wandlungsschaltung optimale Leistung gefunden wird, wobei die Verschränkungsreihenfolge daraufhin festgesetzt wird. Da die Reihenfolge der Verschränkungseinheitsschaltungen gemäß dieser Technik während des Betriebs des A/D-Wandlers festgesetzt ist, kehrt die gleiche Schaltung in konstanten Abständen zurück, um den Wandlungsvorgang auszuführen. Obgleich dies ausreichend sein kann, wenn ein Durchschnitt über den gesamten Frequenzbereich gebildet wird, treten dementsprechend große Störsignale bei spezi fischen Frequenzen auf. Insbesondere für Instrumente, die eine hohe Genauigkeit und eine gleichförmige Kennlinie benötigen wie etwa für Meßvorrichtungen, sind solche Störsignale mit einer Frequenzab hängigkeit unerwünscht.

Gemäß JP 11-195988-A sind mehrere A/D-Wandlungsschaltungen parallel angeordnet, wobei der Verschränkungsvorgang mit automa tischer Anpassung der verschiedenen Taktsignale für die jeweils parallel betriebenen A/D-Wandlungsschaltungen ausgeführt wird. Da gemäß dieser Technik mehrere A/D-Wandlungsschaltungen zyklisch arbeiten, erscheinen die verschiedenen Eigenschaften der A/D-Wandlungsschaltungen zyklisch am Ausgang. Somit sind frequenz abhängige Störsignale nicht zu vermeiden.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verschachte lungsverfahren zu schaffen, bei dem das Auftreten frequenzabhängi ger Störsignale verhindert wird, so daß in verschiedenen Schaltun gen, die nicht auf A/D-Wandler, die Verschränkungsvorgänge aus führen, beschränkt sind, eine höhere Genauigkeit sowie höhere Geschwindigkeiten erreicht werden.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zum verschränkten Betrieb mit Redundanz nach Anspruch 1 bzw. durch einen A/D-Wandler nach einem der Ansprüche 4, 7 und 11 bzw. durch einen D/A-Wandler nach einem der Anspruche 5 und 12 bzw. durch eine Folge-Halte-Schaltung nach Anspruch 6. Weiterbildungen der Erfindung sind in den weiteren abhängigen Ansprüchen angege ben.

Gemäß der Erfindung wird zu mehreren elektronischen Schaltungen eine redundante Schaltung hinzugefügt, wobei unter diesen Schal tungen ein Verschränkungsvorgang zum Steuern der frequenzab hängigen Störsignale ausgeführt wird. Außerdem wird in pseudo zufallsmäßiger Weise eine Schaltung gewählt, die in einen Haltezu stand versetzt wird, so daß frequenzabhängige Störsignale gesteuert werden.

Gemäß dem Verschränkungsverfahren der Erfindung sind mehrere im wesentlichen gleiche elektronische Schaltungen parallel angeord net, wobei sie verschränkt betrieben werden. Wenn die Betriebsfre quenz jeder elektronischen Schaltung f ist und wenn die Betriebsfre quenz von Nf (wobei N eine ganze Zahl größer gleich 2 ist) erreicht werden soll, wird die Anzahl der parallel angeordneten elektronischen Schaltungen als N + J gewählt (wobei J eine positive ganze Zahl ist, die als die "Anzahl der Redundanz" bezeichnet wird). Da eine redun dante Schaltung hinzugefügt wird, kann aus den mehreren elek tronischen Schaltungen eine elektronische Schaltung gewählt wer den, um eine Ausgabe zu erhalten. Obgleich für die Auswahl einer solchen Schaltung beispielsweise ein festes Muster mit einer gewis sen Komplexität verwendet werden könnte, wird vorzugsweise aus den J + 1 elektronischen Schaltungen, die dadurch gefunden werden, daß aus den N + J Schaltungen diejenigen, die für die derzeitige Ausgabe bis zur Ausgabe N-2 mal vor der vorliegenden Ausgabe benutzt wurden, entfernt werden, in pseudozufallsmäßiger Weise eine elek tronische Schaltung gewählt, die als nächste zur Ausgabe benutzt werden soll. Das Verschränkungsverfahren der Erfindung kann ebenfalls auf einen A/D-Wandler, auf einen D/A-Wandler, auf eine Folge-Halte-Schaltung und auf verschiedene andere elektronische Schaltungen und Vorrichtungen, die in verschränkter Weise arbeiten, angewendet werden.

Da sich Zufallszahlen und Zufälligkeit mathematisch ideal nicht ver wirklichen lassen, werden hier die Begriffe "pseudo-zufallsmäßig" und "Pseudozufallszahl" benutzt. Die in dieser Beschreibung verwendeten Begriffe "zufällig" und "Zufallszahl" bedeuten somit eine Zufälligkeit bzw. Zufallszahlen, die mit einem herkömmlichen Verfahren ohne viel Schwierigkeit erreicht werden können. Wie aus den folgenden Diskussionen hervorgeht, wird der Begriff "zufällig" in der vorlieg enden Beschreibung aber in der Weise benutzt, daß die Erfindung bezüglich der Begriffe der Zufälligkeit nicht beschränkt sein soll. Ob gleich die Erfindung einen Versuch darstellt, die Energie frequenzab hängiger Störsignale im Frequenzraum zu verteilen, wird angemerkt, daß die "Zufälligkeit" nicht immer erforderlich ist.

Ferner schafft die Erfindung einen A/D-Wandler, der drei oder mehr direkt oder indirekt zueinander und zu einem Eingang parallel geschaltete A/D-Wandlungsschaltungen, eine mit den Ausgängen der A/D-Wandlungsschaltungen verbundene Ausgabewahlschaltung, die einen der verbundenen Ausgänge wählt und den gewählten Ausgang als seinen Ausgang wählt, und einen Taktsignalgenerator zum Senden eines Taktsignals an die A/D-Wandlungsschaltungen und an die Ausgabewahlschaltung enthält, wobei zumindest eine der mehre ren A/D-Wandlungsschaltungen zur Ausgabe nach Maßgabe des Taktsignals von dem Taktsignalgenerator benutzt wird, um in ver schränkter Weise zu arbeiten.

In diesem Fall können zwischen den A/D-Wandlungsschaltungen und der Ausgabewahlschaltung für die jeweiligen A/D-Wandlungsschaltungen seriell Speicher angeordnet sein, um die A/D-Wandlungsschaltungen der Pipelinekonfiguration zu verwenden. Außerdem wird jeder Speicher durch das Talctsignal von dem Taktsignalgenerator angesteuert.

Außerdem kann erforderlichenfalls zwischen dem Eingang und den A/D-Wandlungsschaltungen eine Eingabewahlschaltung angeordnet sein. Daraufhin können eine oder mehrere der A/D-Wandlungsschaltungen mit Folge-Halte-Schaltungen verbunden sein, die in verschränkter Weise mit Redundanz arbeiten, so daß ein A/D-Wandler erhalten wird.

Außerdem schafft die Erfindung einen D/A-Wandler, der drei oder mehr direkt oder indirekt zueinander und zu einem Eingang parallel geschaltete D/A-Wandlungsschaltungen, eine mit den Ausgängen der A/D-Schaltungen verbundene Ausgabewahlschaltung, die einen der verbundenen Ausgänge wählt und den gewählten Ausgang als ihren Ausgang wählt, und einen Taktsignalgenerator zum Senden eines Taktsignals an die D/A-Wandlungsschaltungen und an die Ausgabe wahlschaltung enthält, wobei zumindest eine der mehreren D/A-Wandlungsschaltungen in einen Pause- oder Wartemodus versetzt wird, um in verschränkter Weise zu arbeiten.

Erforderlichenfalls können für die jeweiligen D/A-Wandlungs schaltungen zwischen den D/A-Wandlungsschaltungen und der Aus gabewahlschaltung seriell Speicher angeordnet sein, während zwischen dem Eingang und den D/A-Wandlungsschaltungen eine Eingabewahlschaltung angeordnet ist.

Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnung Bezug nimmt; es zeigen:

Fig. 1 einen Blockschaltplan einer ersten Ausführungsform der Er findung;

Fig. 2 einen Zeitablaufplan der ersten Ausführungsform;

Fig. 3 einen Blockschaltplan eines Beispiel eines Taktsignalgenera tors der ersten Ausführungsform;

Fig. 4 einen Blockschaltplan einer zweiten Ausführungsform der Erfindung;

Fig. 5 einen Zeitablaufplan der zweiten Ausführungsform;

Fig. 6 einen Blockschaltplan eines A/D-Wandlers, der eine Folge-Halte-Schaltung einer dritten Ausführungsform der Er findung, die einen Verschränkungsvorgang ausführt, enthält;

Fig. 7 einen Blockschaltplan eines D/A-Wandlers einer vierten Ausführungsform der Erfindung;

Fig. 8 einen Blockschaltplan eines D/A-Wandlers einer fünften Ausführungsform der Erfindung;

Fig. 9 den bereits erwähnten Graphen eines Signalspektrums in einem Beispiel für eine herkömmliche A/D-Wandlungs schaltung;

Fig. 10 einen Graphen eines Signalspektrums in einer A/D-Wandlungsschaltung der Erfindung;

Fig. 11 den bereits erwähnten Blockschaltplan eines herkömmlichen Beispiels einer A/D-Wandlungsschaltung; und

Fig. 12 den bereits erwähnten Zeitablaufplan des herkömmlichen Beispiels.

Fig. 1 zeigt eine erste Ausführungsform für einen A/D-Wandler der Erfindung mit drei A/D-Wandlungsschaltungen. Dieser A/D-Wandler entspricht einem herkömmlichen A/D-Wandler mit zwei A/D-Wandlungsschaltungen, die in verschränkter Weise betrieben werden, und zu denen eine weitere A/D-Wandlungsschaltung hinzugefügt ist, um eine Redundanz zu schaffen.

Wie in Fig. 1 gezeigt ist, werden in der ersten Ausführungsform die Ausgaben von der A/D-Wandlungsschaltung 1 (101), von der A/D-Wandlungsschaltung 2 (102) und von der A/D-Wandlungsschaltung 3 (103), die zueinander und zu einer analogen Eingabe parallelgeschal tet sind, in eine Wahlschaltung (105) eingegeben. Diese A/D-Wandlungsschaltungen 101, 102, 103 und die Wahlschaltung 105 empfangen Taktsignale von einem Taktsignalgenerator 104. Der Taktsignalgenerator 104 ist mit einer (nicht gezeigten) Pseudozufalls zahl-Erzeugungsschaltung versehen und gibt an jede der A/D-Wandlungsschaltungen 101, 102, 103 und an die Wahlschaltung 105 die in Fig. 2 gezeigten Zufallstaktausgaben CK1, CK2, CK3 aus.

Anhand der in der Pseudozufallszahl-Erzeugungsschaltung erzeugten Pseudozufallszahlen wird in der Wahlschaltung 105 irgendeine der Ausgaben von den drei A/D-Wandlungsschaltungen 101, 102, 103 als digitale Ausgabe des A/D-Wandlers gewählt. Zwei der drei A/D-Wandlungsschaltungen sind immer in Betrieb (wobei sie in einem normalen Datenerfassungsmodus bei der Betriebsfrequenz arbeiten), während eine A/D-Wandlungsschaltung (in einem Leerlaufzustand) wartet. Wenn eine Ausgabe einer A/D-Wandlungsschaltung als Aus gabe des gesamten A/D-Wandlers benutzt wird, kann aus den zwei verbleibenden A/D-Wandlungsschaltungen ein A/D-Wandler, dessen Ausgabe als nächstes als Ausgabe benutzt wird, (eine A/D-Wandlungsschaltung, die neue Daten enthält) gewählt werden. In diesem Fall muß vermieden werden, daß die gleiche A/D-Wandlungsschaltung mehr als einmal aufeinanderfolgend benutzt wird. Wenn beispielsweise in einem Moment die A/D-Wandlungs schaltung 1 benutzt wird, muß im nächsten Taktzyklus die A/D-Wandlungsschaltung 2 oder die A/D-Wandlungsschaltung 3 benutzt werden, während die gleiche A/D-Wandlungsschaltung 1 nicht be nutzt werden darf. Wenn momentan die A/D-Wandlungsschaltung 2 gewählt ist, wird für den nächsten Moment die A/D-Wandlungsschaltung 1 oder die A/D-Wandlungsschaltung 3 gewählt. Auf diese Weise wird der Betrieb fortgeführt.

Fig. 3 zeigt ein Beispiel des Taktsignalgenerators 104, der in der er sten Ausführungsform benutzt werden kann. In den Taktsignalgen erator 104 wird von außen ein Taktsignal CK eingegeben. Da wie oben beschrieben vermieden werden muß, daß die gleiche A/D-Wandlungsschaltung zweimal aufeinanderfolgend gewählt wird, muß gespeichert werden, welche A/D-Wandlungsschaltung das letzte Mal gewählt wurde. Mit den Wahleinrichtungen 1, 2 (204, 205) sind die Register 1, 2, 3 (201, 202, 203) verknüpft. Eine Pseudozufallszahl- Erzeugungsschaltung 206 gibt zufällig (obgleich dies nicht ideal zufällig erfolgt) entweder 0 oder 1 aus.

Das Register 1 speichert die momentan benutzte A/D-Wandlungsschaltung, das Register 2 speichert die das letzte Mal be nutzte A/D-Wandlungsschaltung und das Register 3 speichert die in diesem Moment und für den letzten Moment nicht benutzte A/D-Wandlungsschaltung. Als Antwort auf die Ausgabe der Pseudozufalls zahl-Erzeugungsschaltung 206 wird unter der Nebenbedingung, daß die gleiche A/D-Wandlungsschaltung nicht zweimal aufeinanderfol gend benutzt werden kann, vom Register 2 oder vom Register 3 die nächste A/D-Wandlungsschaltung gewählt.

Wenn die Ausgabe von der Pseudozufallszahl-Erzeugungsschaltung 206 0 ist, wird für den nächsten Moment die im Register 2 gespeicherte A/D-Wandlungsschaltung benutzt. Die im Register 2 ge haltenen Informationen werden über die Wahleinrichtung 1 an das Register 1 übertragen, die im Register 1 gehaltenen Informationen werden an das Register 2 übertragen und die im Register 3 gehal tenen Informationen werden über die Wahleinrichtung 2 an das Re gister 3 übertragen. Im Ergebnis werden die im Register 3 gehaltenen Informationen so, wie sie sind, im Register 3 aufrechterhalten. Wenn die Ausgabe von der Pseudozufallszahl-Erzeugungsschaltung 206 1 ist, wird in der nächsten Zeit die im Register 3 gespeicherte A/D-Wandlungsschaltung benutzt. Die im Register 3 gehaltenen Informa tionen werden über die Wahleinrichtung 1 ins Register 1 übertragen, die im Register 1 gehaltenen Informationen werden ins Register 2 übertragen und die im Register 2 gehaltenen Informationen werden über die Wahleinrichtung 2 an das Register 3 übertragen. Da die derzeit benutzte A/D-Wandlungsschaltung im Register 1 gespeichert ist, wird diese besondere A/D-Wahlschaltung auf jeden Fall von der Auswahl für die nächste A/D-Wandlungsschaltung ausgeschlossen. Somit wird nie die gleiche A/D-Wandlungsschaltung aufeinanderfol gend gewählt.

In dieser Ausführungsform wird mit drei A/D-Wandlungsschaltungen die doppelte Abtastrate erreicht. Für andere Fälle sind ähnliche Kon figurationen verfügbar.

Beispielsweise kann eine doppelte oder eine höhere Abtastrate erhal ten werden, wenn durch das Vorsehen einer Schaltung, die anstelle des in Fig. 3 gezeigten Registers 1 einem dreistufigen Schieberegister entspricht, mit fünf A/D-Wandlungsschaltungen die vierfache Abtast rate verwirklicht wird.

Die Ausgabe von der Wahleinrichtung 1 wird in einen Decoder 207 eingegeben, so daß sie an drei Flipflop-Schaltungen 208, 209, 210 übergeben wird, die durch die jeweils mit den Flipflop-Schaltungen 208, 209, 210 seriell verbundenen Schaltungen 211, 212 bzw. 213 mit variabler Verzögerung angesteuert werden, wobei sie als die drei Taktsignale CK1, CK2, CK3 ausgegeben wird.

Die Wahlschaltung 105 wählt als Antwort auf die Taktsignale CK1, CK2, CK3 lediglich eine der Ausgaben der A/D-Wandlungsschaltungen 101, 102, 103 als Ausgabe des gesamten A/D-Wandlers.

Wenn in dieser Ausführungsform beispielsweise angenommen wird, daß die maximale Frequenz jeder A/D-Wandlungsschaltung 101, 102, 103 100 MHz beträgt, beträgt die als verschränkter A/D-Wandler erhaltene maximale Abtastfrequenz 200 MHz. Der Taktsig nalgenerator 104 empfängt einen Takt von 200 MHz und erzeugt ein Taktsignal, dessen maximale Frequenz mit der in dem Zeitablaufplan aus Fig. 2 gezeigten Zufallseigenschaft 100 MHz beträgt, wobei jede A/D-Wandlungsschaltung 101, 102, 103 durch das Taktsignal mit der maximalen Frequenz von 100 MHz angesteuert wird, während die Wahlschaltung 105 durch die maximale Frequenz von 200 MHz ang esteuert wird.

Wenn die Anzahl der parallel angeordneten A/D-Wandlungs schaltungen mit einer ähnlichen A/D-Wandlungsschaltungs anordnung auf fünf erhöht wird, kann die maximale Abtastfrequenz auf bis zu 400 MHz erhöht werden. In diesem Fall müssen die bereits in den letzten zwei Taktzyklen gewählten A/D-Wandlungsschaltungen gespeichert werden, während die nächste A/D-Wandlungsschaltung zufällig aus den zwei A/D-Wandlungsschaltungen ausschließlich der derzeit benutzten A/D-Wandlungsschaltung und der zwei ausgewählten während der letzten zwei Taktzyklen benutzten A/D-Wandlungsschaltungen gewählt werden müssen.

Auf diese Weise wird eine A/D-Wandlungsschaltung zufällig gewählt und benutzt, wodurch verhindert werden kann, daß jede A/D-Wandlungsschaltung zyklisch arbeitet und wodurch das Auftreten starker Störsignale bei spezifischen Frequenzen unterdrückt werden kann. Obgleich die Leistung der Störsignale gemäß der Erfindung nicht verringert wird, wird diese Leistung über einen großen Frequen zbereich gestreut, um die starke Frequenzabhängigkeit zu beseitigen. Obgleich die Fehler bei anderen als den spezifischen Frequenzen, bei denen Störsignale auftreten, leicht steigen, ist dieser Anstieg dement sprechend äußerst klein. Insgesamt ist es wesentlich vorteilhafter, daß die bei spezifischen Frequenzen auftretenden großen Störsignale entfernt werden.

Fig. 4 zeigt die zweite Ausführungsform der Erfindung. Schnelle A/D-Wandler enthalten häufig eine Pipelinekonfiguration. Wie in Fig. 4 gezeigt ist, sind in diesen Fällen die Speicher 306, 307, 308 vorgese hen, die jeweils seriell mit den Ausgängen der A/D-Wandlungsschaltung 1, 2, 3 (301, 302, 303) verbunden sind. Fig. 5 zeigt ein Beispiel des Zeitablaufplans für diese zweite Ausfüh rungsform. Die Takteingabe ist im Grunde ähnlich zu der der ersten Ausführungsform; da die A/D-Wandler eine Pipelinekonfiguration besitzen, wird die Ausgabe von dem A/D-Wandler aber verzögert. In dem herkömmlichen Verschränkungsverfahren werden die Taktsig nale in einer festen Reihenfolge eingegeben, während die Daten in der Reihenfolge ausgegeben werden, in der die Messungen erfolgen.

Gemäß der Erfindung werden Pseudozufallstaktsignale benutzt, wobei die für die Ausgabe eines einzelnen Datenstücks von dem A/D-Wandler erforderliche Zeitdauer von einem Datenstück zum anderen schwankt. Die Speicher 306, 307, 308 sind nun erforderlich, damit die Ausgaben von den A/D-Wandlern diese Zeitdifferenzen auf nehmen. Hierbei werden Vierpolspeicher (FIFO-Speicher oder Zuerst-Einlesen/Zuerst-Ausgeben-Speicher) benutzt, wobei die Daten von den A/D-Wandlungsschaltungen 301, 302, 303 in die Speicher geschrieben und die gespeicherten Daten gleichzeitig ausgelesen wer den. Die A/D-Wandlungsschaltungen, die Speicher und die Wahlschaltung werden durch die Taktsignale von dem Taktsignal generator 304 angesteuert.

Da hier zwei verschränkte Ausgaben gelesen werden, reicht es aus, daß die Wahlschaltung zum Lesen der Daten die gleiche Geschwin digkeit wie die A/D-Wandlungsschaltung besitzt. Dadurch, daß die Ausgaben von dem A/D-Wandler verschränkt oder schräggelegt wer den, kann die Anzahl der Ausgaben von dem A/D-Wandler allgemein auf M (M eine ganze Zahl größer gleich 2) eingestellt werden. Darauf hin wird die Wahlschaltung bei einer Frequenz des 1/M-fachen der Abtastfrequenz angesteuert. Somit können vorteilhaft einfachere Schaltungen benutzt werden.

Außerdem sind Vierpolspeicher allgemein teuer und besitzen nur kleine Kapazitäten. Es können Zweipolspeicher benutzt werden, wobei zum Umordnen der Daten nach den Messungen und zum Auslesen der Daten aus dem Wandler Softwareprogramme benutzt werden können. Außerdem können in einer integrierten Schaltung eine Taktsignalerzeugungsschaltung, mehrere A/D-Wandlungs schaltungen und eine Wahlschaltung konstruiert sein, wobei die Taktsignale der jeweiligen Stufen geändert werden können, so daß die Speicher zum Umordnen der Ausgangsdaten selbst dann weggelassen werden können, wenn die A/D-Wandlungsschaltungen eine Pipeline struktur besitzen.

Fig. 6 zeigt die dritte Ausführungsform, in der die Erfindung auf einen A/D-Wandler mit einer redundanten Folge-Halte-Schaltung angewendet wird. Ein analoger Eingang ist mit drei zueinander paral lelgeschalteten Folge-Halte-Schaltungen 351, 352, 353 (T/H-Schaltung 1, 2, 3) verbunden. Die Ausgänge von den Folge-Halte-Schaltungen 351, 352, 353 sind mit der Wahlschaltung 354 verbun den, um einen Ausgang aus den drei Ausgängen zu wählen. Ein Aus gang von der Wahlschaltung 354 ist mit der A/D-Wandlungsschaltung 355 verbunden, wobei eine digitale Ausgabe er halten wird. Dadurch, daß eine Taktsignalerzeugungsschaltung 356 zum Ansteuern aller dieser Schaltungen vorgesehen ist, ist dies ähnlich zu den obenerwähnten Ausführungsformen.

Fig. 7 zeigt die vierte Ausführungsform, in der die Erfindung auf einen D/A-Wandler angewendet wird. Wie in Fig. 7 gezeigt ist, ist auf der Eingangsseite ein Eingangsschalter 401 für digitale Signale vorge sehen, während auf der Ausgangsseite des Wandlers ein Ausgangs schalter 402 für analoge Signale vorgesehen ist. Der Eingangsschal ter 401 und der Ausgangsschalter 402 werden über ein durch den Taktsignalgenerator 406 erzeugtes Taktsignal zusammen mit den D/A-Wandlungsschaltungen 403, 404, 405 angesteuert. Der Ver schränkungsvorgang und die Redundanz sind sehr ähnlich zu denen, die für die mit Bezug auf Fig. 1 oder dergleichen erläuterten Ausführungsformen diskutiert wurden. Somit werden die gleichen Diskussionen hier nicht wiederholt.

Außerdem kann der Eingangsschalter 401 weggelassen werden, wenn D/A-Wandlungsschaltungen benutzt werden, die keine Eingabe an nehmen, solange kein Taktsignal eingegeben wird. Dementsprechend kann der Eingang im Betrieb direkt mit den D/A-Wandlungsschaltungen verbunden sein. Außerdem kann die Er findung auf eine Konfiguration der in Fig. 8 gezeigten fünften Aus führungsform angewendet werden. In Fig. 8 sind anstelle des in Fig. 7 gezeigten Eingangsschalters 401 zwischen den D/A-Wandlungsschaltungen 403, 404, 405 und dem Eingang seriell die Speicher 407, 408, 409 vorgesehen. Wenn die D/A-Wandlungs schaltungen verschränkt sind, erfolgt die Reihenfolge des Schaltens der D/A-Wandlungsschaltungen pseudo-zufallsmäßig. Diese pseudo-zufallsmäßige Reihenfolge kann aber zuvor bekannt sein. Die Daten werden gemäß dieser bekannten Reihenfolge in die jeweils mit den D/A-Wandlungsschaltungen verbundenen Speicher geschrieben, wobei der Eingangsschalter weggelassen werden kann.

Die Fig. 9 und 10 zeigen jeweils Simulationsergebnisse für die in Fig. 11 gezeigte herkömmliche Schaltungskonfiguration und für den in Fig. 1 gezeigten A/D-Wandler, wenn ein gewisses Quanti sierungsrauschen mit 12 Bits hinzugefügt wird. In der in Fig. 1 gezeigten Schaltungskonfiguration ist eine A/D-Wandlungsschaltung redundant. Zu einem gegebenen Zeitpunkt sind nur zwei A/D-Wandlungsschaltungen von den dreien in Betrieb, während eine A/D-Wandlungsschaltung gerade wartet.

Es wird angenommen, daß die Signalfrequenz 25 MHz beträgt, während die Abtastfrequenz für eine A/D-Wandlungsschaltung 100 MHz beträgt. Dementsprechend beträgt eine äquivalente Abtast frequenz für den A/D-Wandler 100 MHz × 2 = 200 MHz. Die Anzahl der Abtastpunkte ist auf 1024 eingestellt. In bezug auf die Fehlan passung der Verstärkungen unter den A/D-Wandlungsschaltungen beträgt ein Spitze-Spitze-Verhältnis 0,05%. Wie aus Fig. 9 (dem herkömmlichen Beispiel) und aus Fig. 10 (der Erfindung) hervorgeht, erscheint das schlimmste Störsignal in dem herkömmlichen Beispiel bei 75 MHz, wobei ein störfreier dynamischer Bereich (SFDR) -71,7 dB beträgt. Andererseits sind in Fig. 10 sehr wenig Störsignale zu sehen, wobei der SFDR -88,1 dB beträgt. Das S/N-Verhältnis für Fig. 9 beträgt 69,8 dB, während das für Fig. 10 67,8 dB beträgt.

Wenn gemäß der Erfindung wie oben beschrieben mehrere parallel geschaltete Schaltungen verschränkt sind, sind redundante Schal tungen vorgesehen, wobei die Schaltungen unter diesen Schaltungen in einer gewissen Reihenfolge (vorzugsweise in der durch Pseudozu fallszahlen bestimmten Reihenfolge) gewählt und betrieben werden. Die bei spezifischen Frequenzen konzentrierte Störenergie kann über einen großen Frequenzbereich gestreut werden, wobei der störfreie dynamische Bereich (SFDR) signifikant verbessert werden kann.

Die gesamte Offenbarung von JP 127104-A (2000), eingereicht am 27. April 2000, einschließlich der Beschreibung, der Ansprüche, der Zeichnung und der Zusammenfassung ist hier in ihrer Gesamtheit durch Literaturhinweis eingefügt.

Claims

1. Verfahren zum verschränkten Betrieb mit Redundanz für meh rere im wesentlichen gleiche elektronische Schaltungen, die parallel zueinander angeordnet sind, mit den Schritten des Vorsehens von mehr als N Stücken der elektronischen Schaltungen (wobei N eine ganze Zahl größer gleich 2 ist), um im wesentlichen eine Scheinbe triebsfrequenz von Nf zu verwirklichen, wobei die Betriebsfrequenz jeder elektronischen Schaltung f ist, und des Schaltens der elektroni schen Schaltungen.

2. Verschränkungsverfahren nach Anspruch 1, bei dem die elek tronische Schaltung, deren Ausgabe als nächstes verwendet wird, in zumindest pseudo-zufallsmäßiger Weise aus den verbleibenden elektronischen Schaltungen ausgewählt wird, deren Anzahl die Ge samtzahl der parallel angeordneten elektronischen Schaltungen mi nus N-1 ist, wobei von der Gesamtheit der elektronischen Schaltun gen die momentan benützte elektronische Schaltung und die für N-2 Taktzyklen vor dem momentanen Zyklus benutzten elektronischen Schaltungen von der Gesamtheit der elektronischen Schaltungen ausgeschlossen werden.

3. Verschränkungsverfahren nach Anspruch 1, bei dem Ausgaben von zwei und mehr der elektronischen Schaltungen verschränkt und als Ausgabe verwendet werden.

4. A/D-Wandler, der das Verschränkungsverfahren nach An spruch 1 ausführt.

5. D/A-Wandler, der das Verschränkungsverfahren nach An spruch 1 ausführt.

6. Folge-Halte-Schaltung, die das Verschränkungsverfahren nach Anspruch 1 ausführt.

7. A/D-Wandler mit:
drei oder mehr A/D-Wandlungsschaltungen, die parallel zuein ander angeordnet und direkt oder indirekt mit einem Eingang ver bunden sind;
einer Ausgabewahlschaltung, die mit den Ausgängen der A/D-Wandlerschaltungen verbunden ist und einen der angeschlossenen Ausgänge wählt und den gewählten Ausgang ausgibt; und
einem Taktsignalgenerator zum Senden eines Taktsignals an die A/D-Wanderschaltungen und die Ausgabewahlschaltung,
wobei zumindest eine der A/D-Wandlerschaltungen nach Maß gabe des Taktsignals vom Taktsignalgenerator in einem Wartemodus gehalten wird, wobei unter den A/D-Wandlerschaltungen ein Ver schränkungsvorgang ausgeführt wird.

8. A/D-Wandler nach Anspruch 7, bei dem während des Betriebs der A/D-Wandlerschaltungen bei der Frequenz f eine Betriebsfre quenz von Nf für den A/D-Wandler erhalten wird, indem der Verschränkungsvorgang ausgeführt wird (wobei N eine ganze Zahl von 2 oder größer ist), wobei eine A/D-Wandlerschaltung, deren Ausgabe als nächstes verwendet wird, in zumindest pseudozufallsmäßiger Weise unter den verbleibenden A/D-Wandlerschaltungen ausgewählt wird, deren Anzahl die Gesamtzahl der mehr als N parallel angeord neten A/D-Wandlerschaltungen minus N-1 ist, wobei die momentan verwendeten A/D-Wandlerschaltungen und die für die N-2 Taktzyklen vor dem momentanen Zyklus verwendeten A/D-Wandlerschaltungen von der Gesamtheit der mehr als N A/D-Wandlerschaltungen ausge schlossen sind.

9. A/D-Wandler nach Anspruch 7, bei dem Speicher jeweils in Se rie für die A/D-Wandlerschaltungen zwischen den A/D-Wandler schaltungen und der Ausgabewahlschaltung vorgesehen sind.

10. A/D-Wandler nach Anspruch 7, bei dem eine Eingabewahl schaltung zwischen dem Eingang und den A/D-Wandlerschaltungen vorgesehen ist.

11. A/D-Wandler mit:
mehreren Folge-Halte-Schaltungen, die zueinander parallel vor gesehen sind und ein Verschränkungsverfahren nach Anspruch 1 ausführen;
einer Auswahlschaltung, die mit den Ausgängen der Folge- Halte-Schaltungen verbunden ist; und
zumindest einer A/D-Wandlungsschaltung, die mit einem Aus gang der Auswahlschaltung verbunden ist.

12. D/A-Wandler mit:
Drei oder mehr D/A-Wandlerschaltungen, die parallel zueinan der angeordnet sind und die direkt oder indirekt mit einem Eingang verbunden sind;
einer Ausgabewahlschaltung, die mit den D/A-Wandlerschaltungen zum Auswählen eines verbundenen Ausgangs und zum Ausgeben des gewählten Ausgangs verbunden ist; und
einem Taktsignalgenerator zum Senden von Taktsignalen an die D/A-Wandlerschaltungen und die Ausgangswahlschaltung,
wobei zumindest eine der D/A-Wandlerschaltungen in einem Wartemodus nach Maßgabe von Taktsignalen vom Taktsignalgenera tor gehalten wird und unter den D/A-Wandlerschaltungen ein Ver schränkungsvorgang ausgeführt wird.

13. D/A-Wandler nach Anspruch 12, wobei während des Betriebs der D/A-Wandlerschaltungen an der Frequenz f für den D/A-Wandler eine scheinbare Betriebsfrequenz von Nf durch den Verschränkungs vorgang erhalten wird (wobei N eine ganze Zahl von 2 oder mehr ist), wobei eine D/A-Wandlerschaltung, deren Ausgabe als nächstes ver wendet wird, in zumindest Pseudozufallsweise unter den verbleiben den D/A-Wandlerschaltungen ausgewählt wird, deren Anzahl die Ge samtzahl der mehr als N parallel zueinander angeordneten D/A-Wandlerschaltungen minus N-1 ist, wobei die momentan verwendete D/A-Wandlerschaltung und die für die N-2 Taktzyklen vor dem mo mentanen Zyklus verwendeten D/A-Wandlerschaltungen von der Ge samtheit der mehr als N D/A-Wandlerschaltungen ausgeschlossen sind.

14. D/A-Wandler nach Anspruch 12, bei dem jeweils Speicher se riell für die D/A-Wandlerschaltungen zwischen den D/A-Wandler schaltungen und der Ausgabewahlschaltung angeordnet sind.

15. Der D/A-Wandler nach Anspruch 12, bei dem zwischen dem Eingang und den D/A-Wandlerschaltungen eine Eingangswahlschal tung vorgesehen ist.