JP4909580B2 - 信号選択回路及びプログラム - Google Patents

Description

本発明は、信号選択回路及びプログラムに関する。

近年、カーオーディオ装置において、前席側のスピーカと後席側のスピーカとに異なる音源の音楽や音声を出力することが行われるようになってきている（例えば、特許文献１）。このようなカーオーディオ装置では、ＣＤやＭＤ、ラジオ等の複数の音源（アナログ信号）の中から前席側のスピーカ及び後席側のスピーカに出力すべき音源を選択するためのアナログセレクタが用いられることが多い。

図１４は、前席側のスピーカと後席側のスピーカとに出力すべき音源を選択するアナログセレクタの一般的な構成例を示す図である。アナログセレクタ２０１は、前席側のスピーカに出力する音源を選択するためのものであり、スイッチ２１１，２１２、抵抗２１３〜２１５、及びオペアンプ２１６を備えている。また、アナログセレクタ２２１は、後席側のスピーカに出力する音源を選択するためのものであり、スイッチ２３１，２３２、抵抗２３３〜２３５、及びオペアンプ２３６を備えている。

図１４の例では、アナログセレクタ２０１，２２１の夫々に対して、選択可能な音源として、入力信号Ａ及び入力信号Ｂが入力されている。そして、例えば、スイッチ２１１をオン、スイッチ２１２をオフ、スイッチ２３１をオフ、スイッチ２３２をオンとすることにより、前席側のスピーカに対する出力（アナログ出力１）として入力信号Ａが出力され、後席側のスピーカに対する出力（アナログ出力２）として入力信号Ｂが出力される。

このように、アナログセレクタ２０１，２２１を用いることにより、前席側のスピーカと後席側のスピーカとに異なる音源の音楽や音声を出力することができる。
特開２００５−２２３５０５号公報

ところが、図１４に示した構成では、前席側又は後席側の一方で選択されている音源と同一の音源を他方で選択する際に、音源の切り替えを行っていない方にも切り替えノイズが発生してしまう。例えば、まず、スイッチ２１１がオン、スイッチ２１２がオフ、スイッチ２３１がオフ、スイッチ２３２がオンの状態となっており、アナログ出力１として入力信号Ａが出力され、アナログ出力２として入力信号Ｂが出力されているとする。そして、アナログ出力２に出力される信号をアナログ出力１と同じ入力信号Ａに切り替えるために、スイッチ２３２をオフ、スイッチ２３１をオンにしたとする。このとき、スイッチ２３１のオンによるスイッチングノイズが発生するが、このノイズがスイッチ２１１の方にも伝播してしまうこととなる。そのため、後席側で前席側と同一の音源が選択されると、前席側では音源の切り替えを行っていないにもかかわらず、前席側のスピーカに出力されるアナログ出力１にもノイズが発生してしまう。同様に、前席側で後席側と同一の音源が選択された場合についても、後席側では音源の切り替えを行っていないにもかかわらず、後席側のスピーカに出力されるアナログ出力２にもノイズが発生してしまう。

本発明は上記課題を鑑みてなされたものであり、入力される複数のアナログ信号から選択された複数の出力信号を出力する信号選択回路において、ある出力信号を切り替える際に、切り替えられていない他の出力信号にノイズを発生させないことを目的とする。

上記目的を達成するため、本発明の信号選択回路は、複数のアナログ信号の中から選択される同一の又は異なる第１及び第２アナログ信号をデジタル信号に変換することにより第１及び第２デジタル信号を出力する信号選択回路であって、アナログ選択信号に基づいて、前記複数のアナログ信号の中から前記第１及び第２アナログ信号を選択するアナログ信号選択回路と、前記アナログ信号選択回路から出力される前記第１アナログ信号を第３デジタル信号に変換して出力する第１ＡＤコンバータと、前記アナログ信号選択回路から出力される前記第２アナログ信号を第４デジタル信号に変換して出力する第２ＡＤコンバータと、デジタル選択信号に基づいて、前記第３及び第４デジタル信号の一方又は双方を前記第１及び第２デジタル信号として選択的に出力するデジタル信号選択回路と、前記第１及び第２デジタル信号を選択するための出力選択信号に基づいて、前記アナログ選択信号及び前記デジタル選択信号を出力する制御回路と、を備えることとする。

そして、前記制御回路は、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号と同一の信号とするための前記出力選択信号が入力されると、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力するための前記デジタル選択信号と、を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号と同一の信号とするための前記出力選択信号が入力されると、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第２デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力するための前記デジタル選択信号と、を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、前記第２アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第１アナログ信号とするための前記アナログ選択信号を出力することとすることができる。

また、前記制御回路は、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する場合、前記第２ＡＤコンバータの動作を停止させることとすることができる。

また、本発明のプログラムは、複数のアナログ信号の中から選択される同一の又は異なる第１及び第２アナログ信号をデジタル信号に変換することにより第１及び第２デジタル信号を出力するための制御を行うプロセッサと、アナログ選択信号に基づいて、前記複数のアナログ信号の中から前記第１及び第２アナログ信号を選択するアナログ信号選択回路と、前記アナログ信号選択回路から出力される前記第１アナログ信号を第３デジタル信号に変換して出力する第１ＡＤコンバータと、前記アナログ信号選択回路から出力される前記第２アナログ信号を第４デジタル信号に変換して出力する第２ＡＤコンバータと、デジタル選択信号に基づいて、前記第３及び第４デジタル信号の一方又は双方を前記第１及び第２デジタル信号として選択的に出力するデジタル信号選択回路と、前記デジタル信号選択回路における前記第３及び第４デジタル信号の選択状態を記憶するメモリと、を備える信号選択回路の前記プロセッサに、前記第１及び第２デジタル信号を選択するための出力選択信号を受け付ける手順と、受け付けた前記出力選択信号と、前記メモリに記憶されている前記選択状態とに基づいて、前記アナログ選択信号及び前記デジタル選択信号を出力する手順と、前記メモリに記憶されている前記選択状態を更新する手順と、を実行させるものとする。

そして、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号と同一の信号とするための前記出力選択信号を受け付けると、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する手順と、前記メモリに記憶されている前記選択状態を更新する手順と、を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力するための前記デジタル選択信号と、を出力する手順と、前記メモリに記憶されている前記選択状態を更新する手順と、を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号と同一の信号とするための前記出力選択信号を受け付けると、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する手順と、前記メモリに記憶されている前記選択状態を更新する手順と、を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号を出力する手順を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第２デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力するための前記デジタル選択信号と、を出力する手順と、前記メモリに記憶されている前記選択状態を更新する手順と、を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、前記第２アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第１アナログ信号とするための前記アナログ選択信号を出力する手順を実行させるものとすることができる。

また、前記プログラムは、前記プロセッサに、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する場合、前記第２ＡＤコンバータの動作を停止させるための信号を出力する手順を実行させるものとすることができる。

入力される複数のアナログ信号から選択された複数の出力信号を出力する信号選択回路において、ある出力信号を切り替える際に、切り替えられていない他の出力信号にノイズを発生させないことができる。

＝＝全体構成＝＝
図１は、本発明の一実施形態である信号選択回路を含んで構成される車載用音響再生回路の構成例を示す図である。車載用音響再生回路１は、信号選択回路１０、マイコンインタフェース（マイコンＩ／Ｆ）１１、デジタル信号処理回路（ＤＳＰ：Digital Signal Processor）１２、及びＤＡコンバータ（ＤＡＣ）１３，１４を含んで構成されている。

車載用音響再生回路１は、ＣＤやＭＤ、ラジオ等の音源である、入力される複数のアナログ信号（本例では入力０〜入力３）を、マイコン２１からの指示に従って、前席側のスピーカに出力するためのアナログ信号（フロント出力）及び後席側のスピーカに出力するためのアナログ信号（リア出力）を出力する回路である。

信号選択回路１０には、マイコン２１からの制御信号がマイコンＩ／Ｆ１１を介して入力される。この制御信号では、フロント出力及びリア出力の夫々について、どの音源を出力するかを指定することができる。例えば、フロント出力には入力０（例えばＣＤ）を出力し、リア出力には入力２（例えばラジオ）を出力する等を指定することができる。そして、信号選択回路１０は、この制御信号に基づいて、フロント出力として選択された音源をデジタル変換した信号（第１デジタル信号）１５を出力し、リア出力として選択された音源をデジタル変換した信号（第２デジタル信号）１６を出力する。

信号選択回路１０から出力される第１デジタル信号１５は、ＤＳＰ１２で音響処理等が行われた後、ＤＡＣ１３でアナログ信号に変換され、フロント出力として出力される。同様に、信号選択回路１０から出力される第２デジタル信号１６は、ＤＳＰ１２で音響処理等が行われた後、ＤＡＣ１４でアナログ信号に変換され、リア出力として出力される。

信号選択回路１０の構成について説明する。信号選択回路１０は、アナログセレクタ３１，３２、ＡＤコンバータ（ＡＤＣ）３３，３４、デジタルセレクタ３５、及び制御回路３６を備えている。なお、アナログセレクタ３１，３２が本発明のアナログ信号選択回路に相当する。また、ＡＤＣ３３が本発明の第１ＡＤコンバータに相当し、ＡＤＣ３４が本発明の第２ＡＤコンバータに相当する。また、デジタルセレクタ３５が本発明のデジタル信号選択回路に相当する。

アナログセレクタ３１（第１アナログ信号選択回路）には、音源となる複数のアナログ信号（本例では入力０〜入力３）が入力されており、制御回路３６から入力される制御信号ＦＣＯ（第１選択信号）に基づいて、何れか１つのアナログ信号（第１アナログ信号）が選択されて出力される。また、アナログセレクタ３２（第２アナログ信号選択回路）にも、同じアナログ信号（本例では入力０〜入力３）が入力されており、制御回路３６から入力される制御信号ＲＣＯ（第２選択信号）に基づいて、何れか１つのアナログ信号（第２アナログ信号）が選択されて出力される。なお、本例では、アナログセレクタ３１，３２に入力される信号は全く同一であることとしたが、少なくとも１つのアナログ信号が共通で入力されていればよい。例えば、入力０及び入力１がアナログセレクタ３１に入力され、入力０、入力２、及び入力３がアナログセレクタ３２に入力されることとしてもよい。また、制御信号ＦＣＯ，ＲＣＯが本発明のアナログ選択信号に相当する。

ＡＤＣ３３は、アナログセレクタ３１から出力されるアナログ信号をデジタル信号（第３デジタル信号）に変換して出力する。同様に、ＡＤＣ３４は、アナログセレクタ３２から出力されるアナログ信号をデジタル信号（第４デジタル信号）に変換して出力する。また、ＡＤＣ３３には、制御回路３６から出力される制御信号ＦＰＤが入力され、ＡＤＣ３４には、制御回路３６から出力される制御信号ＲＰＤが入力されている。そして、例えば、制御信号ＦＰＤが１の場合にはＡＤＣ３３の動作が停止（パワーダウン）され、制御信号ＲＰＤが１の場合にはＡＤＣ３４の動作が停止（パワーダウン）される。

デジタルセレクタ３５には、ＡＤＣ３３，３４から出力される第３及び第４デジタル信号が入力されており、制御回路３６から入力される制御信号ＦＳＥＬ，ＲＳＥＬ（デジタル選択信号）に基づいて、第１デジタル信号１５及び第２デジタル信号１６の夫々について、第３及び第４デジタル信号の何れかを出力する。より具体的には、デジタルセレクタ３５は、第３及び第４デジタル信号が入力される選択回路４１，４２を有している。そして、選択回路４１には、制御回路３６から出力される制御信号ＦＳＥＬが入力されており、例えば、制御信号ＦＳＥＬが０の場合は、ＡＤＣ３３から出力される第３デジタル信号が第１デジタル信号１５として出力され、制御信号ＦＳＥＬが１の場合は、ＡＤＣ３４から出力される第４デジタル信号が第１デジタル信号１５として出力される。また、選択回路４２には、制御回路３６から出力される制御信号ＲＳＥＬが入力されており、例えば、制御信号ＲＳＥＬが０の場合は、ＡＤＣ３４から出力される第４デジタル信号が第２デジタル信号１６として出力され、制御信号ＲＳＥＬが１の場合は、ＡＤＣ３３から出力される第３デジタル信号が第２デジタル信号１６として出力される。

制御回路３６は、アナログセレクタ３１，３２及びデジタルセレクタ３５の選択状態を記憶しており、マイコンＩ／Ｆ１１を介して入力されるフロント出力及びリア出力を切り替えるための制御信号に基づいて、各回路への制御信号ＦＣＯ，ＲＣＯ，ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬを出力する。

ここで、信号選択回路１０における、デジタルセレクタ３５の選択状態について説明する。図２は、１つ目の選択状態を示す図である。図に示すように、選択回路４１は、ＡＤＣ３３から出力される第３デジタル信号を第１デジタル信号１５として出力している。また、選択回路４２は、ＡＤＣ３４から出力される第４デジタル信号を第２デジタル信号１６として出力している。本実施形態では、図２に示す選択状態のことをノーマル状態と称することとする。ノーマル状態では、アナログセレクタ３１によって選択された音源が前席側のスピーカから出力され、アナログセレクタ３２によって選択された音源が後席側のスピーカから出力される。

図３は、２つ目の選択状態を示す図である。図３（ａ）では、選択回路４１は、ＡＤＣ３４から出力される第４デジタル信号を第１デジタル信号１５として出力している。また、選択回路４２も、ＡＤＣ３４から出力される第４デジタル信号を第２デジタル信号１６として出力している。この場合、ＡＤＣ３３から出力される第３デジタル信号は不要であるため、制御信号ＦＰＤを例えば１とすることにより、ＡＤＣ３３の動作を停止させることができる。一方、図３（ｂ）では、選択回路４１は、ＡＤＣ３３から出力される第３デジタル信号を第１デジタル信号１５として出力している。また、選択回路４２も、ＡＤＣ３３から出力される第３デジタル信号を第２デジタル信号１６として出力している。この場合、ＡＤＣ３４から出力される第４デジタル信号は不要であるため、制御信号ＲＰＤを例えば１とすることにより、ＡＤＣ３４の動作を停止させることができる。本実施形態では、図３に示す選択状態のことをブランチ状態と称することとする。ブランチ状態では、アナログセレクタ３１，３２の何れか一方で選択された音源が前席側のスピーカ及び後席側のスピーカから出力される。

図４は、３つ目の選択状態を示す図である。図に示すように、選択回路４１は、ＡＤＣ３４から出力される第４デジタル信号を第１デジタル信号１５として出力している。また、選択回路４２は、ＡＤＣ３３から出力される第３デジタル信号を第２デジタル信号１６として出力している。本実施形態では、図４に示す選択状態のことをクロス状態と称することとする。クロス状態では、アナログセレクタ３２によって選択された音源が前席側のスピーカから出力され、アナログセレクタ３１によって選択された音源が後席側のスピーカから出力される。

次に、ノーマル状態、ブランチ状態、及びクロス状態の遷移について説明する。図５は、デジタルセレクタ３５の選択状態の遷移を示す図である。本実施形態においては、選択状態は例えば２ビットの２進数で表すこととし、ノーマル状態は「００」、ブランチ状態は「１１」、クロス状態は「０１」と表されることとしている。

初期状態をノーマル状態とすると、このとき、制御信号ＦＳＥＬ，ＲＳＥＬは共に０であり、ＡＤＣ３３から出力される第３デジタル信号が第１デジタル信号１５として出力され、ＡＤＣ３４から出力される第４デジタル信号が第２デジタル信号１６として出力されている。また、ＡＤＣ３３，３４は共に動作状態となっているため、制御信号ＦＰＤ，ＲＰＤは０となっている。この初期状態において、マイコン２１からフロント出力又はリア出力の一方を変更するための制御信号が入力された場合の状態遷移は次のようになる。まず、変更される側に出力される音源が、変更されない側に出力されている音源と異なる場合、選択状態はノーマル状態のまま変わらない（遷移１）。一方、変更される側に出力される音源が、変更されない側に出力されている音源と同じ場合、選択状態はブランチ状態に遷移する（遷移２）。

ブランチ状態では、ＡＤＣ３３又はＡＤＣ３４の何れか一方から出力されるデジタル信号が第１デジタル信号１５及び第２デジタル信号１６として出力されるため、制御信号（ＦＳＥＬ，ＲＳＥＬ，ＦＰＤ，ＲＰＤ）＝（１，０，１，０）又は制御信号（ＦＳＥＬ，ＲＳＥＬ，ＦＰＤ，ＲＰＤ）＝（０，１，０，１）となる。このように、フロント出力及びリア出力が異なる状態（ノーマル状態）から、フロント出力及びリア出力が同じ状態に切り替わる際に、アナログセレクタ３１，３２の切り替えによらず、デジタルセレクタ３５の切り替えによって出力される音源の切り替えが行われる。つまり、アナログセレクタ３１，３２において同一の音源が選択されることがないため、アナログセレクタ３１，３２の一方のスイッチング動作により発生するノイズが他方に伝播することがない。

そして、ブランチ状態において、マイコン２１からフロント出力又はリア出力の一方を変更するための制御信号が入力された場合の状態遷移は次のようになる。まず、変更されない側（フロント側又はリア側）に出力されている音源が、対応するアナログセレクタ３１，３２で選択されている音源と同一である場合、選択状態はノーマル状態に遷移する（遷移３）。一方、変更されない側（フロント側又はリア側）に出力されている音源が、対応するアナログセレクタ３１，３２で選択されている音源と異なる場合、選択状態はクロス状態に遷移する（遷移４）。

具体的には、例えば、図３（ａ）に示したブランチ状態において、フロント出力を変更するための制御信号が入力されたとする。この場合、変更されない側であるリア出力に出力されている音源が、対応するアナログセレクタ３２で選択されている音源と同一であるため、ノーマル状態に遷移することとなる。一方、例えば、図３（ａ）に示したブランチ状態において、リア出力を変更するための制御信号が入力されたとする。この場合、変更されない側であるフロント出力に出力されている音源が、対応するアナログセレクタ３１で選択されている音源と異なるため、クロス状態に遷移することとなる。この場合、アナログセレクタ３２の切り替えは行われず、アナログセレクタ３２で選択される音源が引き続きフロント出力として出力されることとなる。つまり、ブランチ状態からクロス状態への遷移を可能とすることにより、音源の切り替えが行われない方では切り替えノイズが発生しないこととなる。

そして、クロス状態において、マイコン２１からフロント出力又はリア出力の一方を変更するための制御信号が入力された場合の状態遷移は次のようになる。まず、変更される側に出力される音源が、変更されない側に出力されている音源と異なる場合、選択状態はクロス状態のまま変わらない（遷移５）。一方、変更される側に出力される音源が、変更されない側に出力されている音源と同じ場合、選択状態はブランチ状態に遷移する（遷移２）。このように、フロント出力及びリア出力が異なる状態（クロス状態）から、フロント出力及びリア出力が同じ状態に切り替わる際に、アナログセレクタ３１，３２の切り替えによらず、デジタルセレクタ３５の切り替えにより出力される音源の切り替えが行われる。つまり、アナログセレクタ３１，３２において同一の音源が選択されることがないため、アナログセレクタ３１，３２の一方のスイッチング動作により発生するノイズが他方に伝播することがない。

＝＝制御回路＝＝
次に、図５に示したような状態遷移を実現するための制御回路３６の構成について説明する。図６は、制御回路３６の構成例を示すブロック図である。制御回路３６は、選択信号比較回路５１、ステートマシン回路５２、及び選択信号デコード回路５３を含んで構成されている。

選択信号比較回路５１には、マイコン２１から送信されてくる制御信号が入力されている。そして、選択信号比較回路５１は、この制御信号に基づいて、信号Ｎ＿ＦＤ，Ｎ＿ＲＤ ，ｃｍｐｒ＿ＦＤ，ｃｍｐｒ＿ＲＤ，ｃｍｐｒ＿ＦＲＤ，ｃｈａｎｇｅ＿ｍｏｄｅを出力する。

信号Ｎ＿ＦＤは変更後のフロント出力の音源を示す信号であり、信号Ｎ＿ＲＤは変更後のリア出力の音源を示す信号である。

信号ｃｍｐｒ＿ＦＤは、フロント出力の変更を示す信号であり、フロント出力が変更されると、例えばＬレベルからＨレベルに変化する。また、信号ｃｍｐｒ＿ＲＤは、リア出力の変更を示す信号であり、リア出力が変更されると、例えばＬレベルからＨレベルに変化する信号である。信号ｃｍｐｒ＿ＦＲＤは、変更後のフロント出力（Ｎ＿ＦＤ）と変更後のリア出力（Ｎ＿ＲＤ）の異同を示す信号であり、本実施形態では、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが同一であればＨレベル、異なっていればＬレベルであることとする。信号ｃｈａｎｇｅ＿ｍｏｄｅは、フロント出力又はリア出力の何れかが変更されたことを示す信号であり、フロント出力又はリア出力が変更されると、例えばＬレベルからＨレベルに変化する。

ステートマシン回路５２は、選択信号比較回路５１から出力される信号ｃｍｐｒ＿ＦＤ，ｃｍｐｒ＿ＦＲＤ，ｃｈａｎｇｅ＿ｍｏｄｅ、及び選択信号デコード回路５３から出力される信号ｃｍｐｒ＿ＦＤＦＣＯ，ｃｍｐｒ＿ＲＤＲＣＯに基づいて選択状態を遷移させ、選択状態を示す信号ＳＴＡＴＥ及び、次の選択状態を決定するために用いられる信号n_ＳＴＡＴＥを出力する。

選択信号デコード回路５３には、選択信号比較回路５１から出力される信号ｃｈａｎｇｅ＿ｍｏｄｅ，Ｎ＿ＦＤ，Ｎ＿ＲＤ及びステートマシン回路５２から出力される信号n_ＳＴＡＴＥが入力されている。そして、選択信号デコード回路５３は、これらの信号に基づいて、アナログセレクタ３１，３２、ＡＤＣ３３，３４、及びデジタルセレクタ３５を制御するための制御信号ＦＳＥＬ，ＦＰＤ，ＲＳＥＬ，ＲＰＤ，ＦＣＯ，ＲＣＯを出力する。なお、選択信号デコード回路５３は、デコード回路Ａ５４及びデコード回路Ｂ５５により構成されていることとする。

図７は、選択信号比較回路５１の構成例を示す回路図である。選択信号比較回路５１はデコード回路６１、レジスタ６２，６３、ＡＮＤ回路６４，６５、選択回路６６，６７、ＸＯＲ回路６８〜７４、及びＮＯＲ回路７５〜７７を含んで構成されている。

デコード回路６１は、マイコン２１から入力される制御信号を、例えば２ビットの選択信号と、例えば１ビットのフロント変更イネーブル信号と、例えば１ビットのリア変更イネーブル信号とにデコードして出力する。この選択信号は、フロント出力又はリア出力の音源を選択するための信号であり、例えば２ビットで、入力０を選択する場合は「００」、入力１を選択する場合は「０１」、入力２を選択する場合は「１０」、入力３を選択する場合は「１１」が設定される。また、フロント変更イネーブル信号は、フロント出力の変更指示を示す信号であり、例えば１クロック間のみＨレベルとなる。同様に、リア変更イネーブル信号は、リア出力の変更指示を示す信号であり、例えば１クロック間のみＨレベルとなる。

レジスタ６２には、変更前のフロント出力の音源を示す信号Ｄ＿ＦＤが保持されている。そして、デコード回路６１から出力される選択信号が、レジスタ６２のデータ入力に入力されている。また、ＡＮＤ回路６４には、フロント変更イネーブル信号と、クロック信号ＣＬＫとが入力されており、その出力がレジスタ６２のクロック入力に入力されている。そして、フロント出力の変更が行われる際には、フロント変更イネーブル信号がクロック信号ＣＬＫの１クロック間のみＨレベルとなるため、例えばクロック信号ＣＬＫがＬレベルからＨレベルに変化するタイミングで、デコード回路６１から出力される選択信号がレジスタ６２に取り込まれる。なお、レジスタ６２は、ゲーテッドクロックにより構成されており、クロック信号ＣＬＫが次にＬレベルからＨレベルに変化するタイミングで信号Ｄ＿ＦＤが変化する。一方、リア出力の変更が行われる際には、フロント変更イネーブル信号がＬレベルとなっているため、レジスタ６２に保持されている信号Ｄ＿ＦＤは変化しない。

レジスタ６３には、変更前のリア出力の音源を示す信号Ｄ＿ＲＤが保持されている。そして、デコード回路６１から出力される選択信号が、レジスタ６３のデータ入力に入力されている。また、ＡＮＤ回路６５には、リア変更イネーブル信号と、クロック信号ＣＬＫとが入力されており、その出力がレジスタ６３のクロック入力に入力されている。そして、リア出力の変更が行われる際には、リア変更イネーブル信号がクロック信号ＣＬＫの１クロック間のみＨレベルとなるため、例えばクロック信号ＣＬＫがＬレベルからＨレベルに変化するタイミングで、デコード回路６１から出力される選択信号がレジスタ６３に取り込まれる。レジスタ６３も、レジスタ６２と同様にゲーテッドクロックにより構成されており、クロック信号ＣＬＫが次にＬレベルからＨレベルに変化するタイミングで信号Ｄ＿ＲＤが変化する。一方、フロント出力の変更が行われる際には、リア変更イネーブル信号がＬレベルとなっているため、レジスタ６３に保持されている信号Ｄ＿ＲＤは変化しない。

選択回路６６には、デコード回路６１から出力される選択信号と、レジスタ６２から出力される信号Ｄ＿ＦＤとが入力されている。また、選択回路６６には、これらの信号を選択するための信号として、フロント変更イネーブル信号が入力されている。そして、選択回路６６は、フロント変更イネーブル信号がＨレベル（１）の場合は、デコード回路６１から出力される選択信号を出力し、フロント変更イネーブル信号がＬレベル（０）の場合は、レジスタ６２から出力される信号Ｄ＿ＦＤを出力する。なお、選択回路６６から出力される信号をＮ＿ＦＤとする。

選択回路６７には、デコード回路６１から出力される選択信号と、レジスタ６３から出力される信号Ｄ＿ＲＤとが入力されている。また、選択回路６７には、これらの信号を選択するための信号として、リア変更イネーブル信号が入力されている。そして、選択回路６７は、リア変更イネーブル信号がＨレベル（１）の場合は、デコード回路６１から出力される選択信号を出力し、リア変更イネーブル信号がＬレベル（０）の場合は、レジスタ６３から出力される信号Ｄ＿ＲＤを出力する。なお、選択回路６７から出力される信号をＮ＿ＲＤとする。

ＸＯＲ回路６８，６９及びＮＯＲ回路７５は、信号Ｎ＿ＦＤと信号Ｄ＿ＦＤとを比較する回路となっており、比較結果を示す信号ｃｍｐｒ＿ＦＤがＮＯＲ回路７５から出力される。本実施形態では、信号Ｎ＿ＦＤ，Ｄ＿ＦＤが同じ場合は信号ｃｍｐｒ＿ＦＤがＨレベルとなり、異なる場合は信号ｃｍｐｒ＿ＦＤがＬレベルとなることとする。

ＸＯＲ回路７２，７３及びＮＯＲ回路７７は、信号Ｎ＿ＲＤと信号Ｄ＿ＲＤとを比較する回路となっており、比較結果を示す信号ｃｍｐｒ＿ＲＤがＮＯＲ回路７７から出力される。本実施形態では、信号Ｎ＿ＲＤ，Ｄ＿ＲＤが同じ場合は信号ｃｍｐｒ＿ＲＤがＨレベルとなり、異なる場合は信号ｃｍｐｒ＿ＲＤがＬレベルとなることとする。

ＸＯＲ回路７０，７１及びＮＯＲ回路７６は、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとを比較する回路となっており、比較結果を示す信号ｃｍｐｒ＿ＦＲＤがＮＯＲ回路７６から出力される。本実施形態では、信号Ｎ＿ＦＤ，Ｎ＿ＲＤが同じ場合は信号ｃｍｐｒ＿ＦＲＤがＨレベルとなり、異なる場合は信号ｃｍｐｒ＿ＦＲＤがＬレベルとなることとする。

また、ＸＯＲ回路７４には、信号ｃｍｐｒ＿ＦＤ及び信号ｃｍｐｒ＿ＲＤが入力されており、その出力が信号ｃｈａｎｇｅ＿ｍｏｄｅとなっている。したがって、信号ｃｍｐｒ＿ＦＤ，ｃｍｐｒ＿ＲＤの何れか一方のみがＨレベルの場合に、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。

図８は、ステートマシン回路５２の構成例を示す回路図である。ステートマシン回路５２は、選択回路９１〜９６、レジスタ９７、及びＡＮＤ回路９８を含んで構成されている。

選択回路９１には、ブランチ状態を示す２ビットの信号「１１」と、ノーマル状態を示す２ビットの信号「００」とが入力されている。また、選択回路９１には、出力信号を選択するための信号として信号ｃｍｐｒ＿ＦＲＤが入力されている。そして、選択回路９１は、例えば、信号ｃｍｐｒ＿ＦＲＤがＬレベル（０）の場合はノーマル状態を示す信号「００」を出力し、信号ｃｍｐｒ＿ＦＲＤがＨレベル（１）の場合はブランチ状態を示す信号「１１」を出力する。

選択回路９２には、ブランチ状態を示す２ビットの信号「１１」と、クロス状態を示す２ビットの信号「０１」とが入力されている。また、選択回路９２には、出力信号を選択するための信号として信号ｃｍｐｒ＿ＦＲＤが入力されている。そして、選択回路９２は、例えば、信号ｃｍｐｒ＿ＦＲＤがＬレベル（０）の場合はクロス状態を示す信号「０１」を出力し、信号ｃｍｐｒ＿ＦＲＤがＨレベル（１）の場合はブランチ状態を示す信号「１１」を出力する。

選択回路９３には、ノーマル状態を示す２ビットの信号「００」と、クロス状態を示す２ビットの信号「０１」とが入力されている。また、選択回路９３には、出力信号を選択するための信号として信号ｃｍｐｒ＿ＦＤＦＣＯが入力されている。そして、選択回路９３は、例えば、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベル（０）の場合はクロス状態を示す信号「０１」を出力し、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベル（１）の場合はノーマル状態を示す信号「００」を出力する。

選択回路９４には、ノーマル状態を示す２ビットの信号「００」と、クロス状態を示す２ビットの信号「０１」とが入力されている。また、選択回路９４には、出力信号を選択するための信号として信号ｃｍｐｒ＿ＲＤＲＣＯが入力されている。そして、選択回路９４は、例えば、信号ｃｍｐｒ＿ＲＤＲＣＯがＬレベル（０）の場合はクロス状態を示す信号「０１」を出力し、信号ｃｍｐｒ＿ＲＤＲＣＯがＨレベル（１）の場合はノーマル状態を示す信号「００」を出力する。

選択回路９５には、選択回路９３，９４から出力される信号が入力されている。また、選択回路９５には、出力信号を選択するための信号として信号ｃｍｐｒ＿ＦＤが入力されている。そして、選択回路９５は、例えば、信号ｃｍｐｒ＿ＦＤがＬレベル（０）の場合は選択回路９４から出力される信号を出力し、信号ｃｍｐｒ＿ＦＤがＨレベル（１）の場合は選択回路９３から出力される信号を出力する。

選択回路９６には、選択回路９１，９２，９５から出力される信号が入力されている。また、選択回路９６には、出力信号を選択するための信号としてレジスタ９７から出力される２ビットの信号ＳＴＡＴＥが入力されている。そして、選択回路９６は、例えば、信号ＳＴＡＴＥが「００」（０）の場合は選択回路９１から出力される信号を出力し、信号ＳＴＡＴＥが「０１」（１）の場合は選択回路９２から出力される信号を出力し、信号ＳＴＡＴＥが「１１」（３）の場合は選択回路９５から出力される信号を出力する。なお、選択回路９６から出力される信号を、信号ｎ＿ＳＴＡＴＥとする。

レジスタ９７のデータ入力には、選択回路９６から出力される信号が入力されている。また、ＡＮＤ回路９８には、信号ｃｈａｎｇｅ＿ｍｏｄｅと、クロック信号ＣＬＫとが入力されており、その出力がレジスタ９７のクロック入力に入力されている。したがって、例えば、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルからＨレベルに変化するタイミングで、選択回路９６から出力されている信号ｎ＿ＳＴＡＴＥがレジスタ９７に取り込まれる。なお、レジスタ９７は、ゲーテッドクロックにより構成されており、クロック信号ＣＬＫが次にＬレベルからＨレベルに変化するタイミングで信号ＳＴＡＴＥが変化する。

図９は、デコード回路Ａ５４の構成例を示す図である。デコード回路Ａ５４は、選択回路１０１，１０２、レジスタ１０３，１０４、ＸＯＲ回路１０５〜１０８、ＮＯＲ回路１０９，１１０、及びＡＮＤ回路１１１を含んで構成されている。

選択回路１０１には、信号Ｎ＿ＦＤ、信号Ｎ＿ＲＤ、及びレジスタ１０３から出力される信号ＦＣＯが入力されている。また、選択回路１０１には、出力信号を選択するための信号として、信号ｎ＿ＳＴＡＴＥが入力されている。そして、選択回路１０１は、例えば、信号ｎ＿ＳＴＡＴＥが「００」（０）の場合は信号Ｎ＿ＦＤを出力し、信号ｎ＿ＳＴＡＴＥが「０１」（１）の場合は信号Ｎ＿ＲＤを出力し、信号ｎ＿ＳＴＡＴＥが「１１」（３）の場合は信号ＦＣＯを出力する。

選択回路１０２には、信号Ｎ＿ＦＤ、信号Ｎ＿ＲＤ、及びレジスタ１０４から出力される信号ＲＣＯが入力されている。また、選択回路１０２には、出力信号を選択するための信号として、信号ｎ＿ＳＴＡＴＥが入力されている。そして、選択回路１０２は、例えば、信号ｎ＿ＳＴＡＴＥが「００」（０）の場合は信号Ｎ＿ＲＤを出力し、信号ｎ＿ＳＴＡＴＥが「０１」（１）の場合は信号Ｎ＿ＦＤを出力し、信号ｎ＿ＳＴＡＴＥが「１１」（３）の場合は信号ＲＣＯを出力する。

レジスタ１０３のデータ入力には、選択回路１０１から出力される信号が入力されている。また、レジスタ１０４のデータ入力には、選択回路１０２から出力される信号が入力されている。そして、ＡＮＤ回路１１１には、信号ｃｈａｎｇｅ＿ｍｏｄｅと、クロック信号ＣＬＫとが入力されており、その出力がレジスタ１０３，１０４のクロック入力に入力されている。したがって、例えば、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルからＨレベルに変化するタイミングで、選択回路１０１から出力されている信号がレジスタ１０３に取り込まれ、選択回路１０２から出力されている信号がレジスタ１０４に取り込まれる。なお、レジスタ１０３，１０４は、ゲーテッドクロックにより構成されており、クロック信号ＣＬＫが次にＬレベルからＨレベルに変化するタイミングで、レジスタ１０３，１０４から出力される信号ＦＣＯ，ＲＣＯが変化する。

ＸＯＲ回路１０５，１０６及びＮＯＲ回路１０９は、信号Ｎ＿ＦＤと信号ＦＣＯとを比較する回路となっており、比較結果を示す信号ｃｍｐｒ＿ＦＤＦＣＯがＮＯＲ回路１０９から出力される。本実施形態では、信号Ｎ＿ＦＤと信号ＦＣＯが同じ場合は信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベルとなり、異なる場合は信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベルとなることとする。

ＸＯＲ回路１０７，１０８及びＮＯＲ回路１１０は、信号Ｎ＿ＲＤと信号ＲＣＯとを比較する回路となっており、比較結果を示す信号ｃｍｐｒ＿ＲＤＲＣＯがＮＯＲ回路１１０から出力される。本実施形態では、信号Ｎ＿ＲＤと信号ＲＣＯが同じ場合は信号ｃｍｐｒ＿ＲＤＲＣＯがＨレベルとなり、異なる場合は信号ｃｍｐｒ＿ＲＤＲＣＯがＬレベルとなることとする。

図１０は、デコード回路Ｂ５５の構成例を示す図である。デコード回路Ｂ５５は、ＡＮＤ回路１２１〜１２７、ＯＲ回路１２８，１２９、及びレジスタ１３０〜１３３を含んで構成されている。

ＡＮＤ回路１２１には、信号ｎ＿ＳＴＡＴＥの０ビット目と、信号ｎ＿ＳＴＡＴＥの１ビット目を反転したものとが入力されている。したがって、ＡＮＤ回路１２１の出力は、信号ｎ＿ＳＴＡＴＥが「０１」（クロス状態）の時に「１」となる。また、ＡＮＤ回路１２２には、信号ｎ＿ＳＴＡＴＥの１ビット目と、信号ｃｍｐｒ＿ＦＤＦＣＯを反転したものとが入力されている。したがって、ＡＮＤ回路１２２の出力は、信号ｎ＿ＳＴＡＴＥが「１１」（ブランチ状態）であり、変更後のフロント出力の音源を示す信号Ｎ＿ＦＤがアナログセレクタ３１の選択信号である信号ＦＣＯと異なる場合に「１」となる。ＯＲ回路１２８には、ＡＮＤ回路１２１，１２２からの出力が入力されており、ＯＲ回路１２８の出力がレジスタ１３０のデータ入力に入力されている。

ＡＮＤ回路１２３には、信号ｎ＿ＳＴＡＴＥの０ビット目と、信号ｎ＿ＳＴＡＴＥの１ビット目を反転したものとが入力されている。したがって、ＡＮＤ回路１２３の出力は、信号ｎ＿ＳＴＡＴＥが「０１」（クロス状態）の時に「１」となる。また、ＡＮＤ回路１２４には、信号ｎ＿ＳＴＡＴＥの１ビット目と、信号ｃｍｐｒ＿ＦＤＦＣＯとが入力されている。したがって、ＡＮＤ回路１２４の出力は、信号ｎ＿ＳＴＡＴＥが「１１」（ブランチ状態）であり、変更後のフロント出力の音源を示す信号Ｎ＿ＦＤがアナログセレクタ３１の選択信号である信号ＦＣＯと同じ場合に「１」となる。ＯＲ回路１２９には、ＡＮＤ回路１２３，１２４からの出力が入力されており、ＯＲ回路１２９の出力がレジスタ１３１のデータ入力に入力されている。

ＡＮＤ回路１２５には、信号ｎ＿ＳＴＡＴＥの１ビット目と、信号ｃｍｐｒ＿ＦＤＦＣＯを反転したものとが入力されている。したがって、ＡＮＤ回路１２５の出力は、信号ｎ＿ＳＴＡＴＥが「１１」（ブランチ状態）であり、変更後のフロント出力の音源を示す信号Ｎ＿ＦＤがアナログセレクタ３１の選択信号である信号ＦＣＯと異なる場合に「１」となる。そして、ＡＮＤ回路１２５の出力が、レジスタ１３２のデータ入力に入力されている。

ＡＮＤ回路１２６には、信号ｎ＿ＳＴＡＴＥの１ビット目と、信号ｃｍｐｒ＿ＦＤＦＣＯとが入力されている。したがって、ＡＮＤ回路１２６の出力は、信号ｎ＿ＳＴＡＴＥが「１１」（ブランチ状態）であり、変更後のフロント出力の音源を示す信号Ｎ＿ＦＤがアナログセレクタ３１の選択信号である信号ＦＣＯと同じ場合に「１」となる。そして、ＡＮＤ回路１２６の出力が、レジスタ１３３のデータ入力に入力されている。

ＡＮＤ回路１２７には、信号ｃｈａｎｇｅ＿ｍｏｄｅと、クロック信号ＣＬＫとが入力されている。そして、ＡＮＤ回路１２７の出力が、レジスタ１３０〜１３３のクロック入力に入力されている。したがって、例えば、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルからＨレベルに変化するタイミングで、ＯＲ回路１２８から出力される信号がレジスタ１３０に取り込まれ、ＯＲ回路１２９から出力される信号がレジスタ１３１に取り込まれ、ＡＮＤ回路１２５から出力される信号がレジスタ１３２に取り込まれ、ＡＮＤ回路１２６から出力される信号がレジスタ１３３に取り込まれる。なお、レジスタ１３０〜１３３は、ゲーテッドクロックにより構成されており、クロック信号ＣＬＫが次にＬレベルからＨレベルに変化するタイミングで、レジスタ１３０〜１３３から出力される信号ＦＳＥＬ，ＲＳＥＬ，ＦＰＤ，ＲＰＤが変化する。

図１１は、制御回路３６の動作の一例を示すタイミングチャートである。まず、初期状態として、時刻Ｔ１では、選択状態がノーマル状態（Ｎ）であり、フロント出力及びリア出力ともに入力０が出力されているとする。

時刻Ｔ３に、マイコン２１からリア出力を入力２とする制御信号が送信されると、デコード回路６１は、選択信号「１０」（２）を出力するとともに、リア変更イネーブル信号にＨレベルの信号を出力する。リア変更イネーブル信号がＨレベル（１）になると、選択回路６７から出力される信号Ｎ＿ＲＤがデコード回路６１からの選択信号「１０」（２）に変化する。このとき、レジスタ６３から出力されている信号Ｄ＿ＲＤは「００」（０）であるため、信号ｃｍｐｒ＿ＲＤがＬレベルとなる。

また、このタイミングで、選択信号「１０」（２）がレジスタ６３に取り込まれる。なお、フロント変更イネーブル信号はＬレベル（０）であるため、選択回路６６から出力される信号Ｎ＿ＦＤは信号Ｄ＿ＦＤとなり、信号ｃｍｐｒ＿ＦＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが異なるため、信号ｃｍｐｒ＿ＦＲＤがＬレベルに変化する。

そして、信号ｃｍｐｒ＿ＦＲＤがＬレベル（０）、信号ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）であるため、信号ｎ＿ＳＴＡＴＥは「００」（ＮＯＲＭＡＬ）のまま変わらない。

また、信号ｎ＿ＳＴＡＴＥが「００」（０）であるため、選択回路１０１から出力される信号はＮ＿ＦＤとなり、レジスタ１０３に「００」が取り込まれる。同様に、選択回路１０２から出力される信号はＮ＿ＲＤとなり、レジスタ１０４に「１０」が取り込まれる。また、信号Ｎ＿ＲＤが「１０」、レジスタ１０４から出力される信号ＲＣＯが「００」となるため、信号ｃｍｐｒ＿ＲＤＲＣＯがＬレベルに変化する。そして、信号ｎ＿ＳＴＡＴＥが「００」、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベルであるため、レジスタ１３０〜１３３には「０」が入力される。

その後、時刻Ｔ４に、レジスタ６３から出力される信号Ｄ＿ＲＤが「１０」（２）に変化する。これに応じて、信号ｃｍｐｒ＿ＲＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、レジスタ１０４から出力される信号ＲＣＯが「１０」（２）に変化し、これに応じて、信号ｃｍｐｒ＿ＲＤＲＣＯがＨレベルに変化する。また、時刻Ｔ３における信号ｎ＿ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）であるため、信号ＳＴＡＴＥは「００」（ＮＯＲＭＡＬ）のまま変わらない。そして、信号ＦＳＥＬ，ＦＰＤ，ＲＳＥＬ，ＲＰＤは全て「０」となり、アナログセレクタ３１で選択された入力０がフロント出力として出力され、アナログセレクタ３２で選択された入力２がリア出力として出力されることとなる。

このように、フロント出力とリア出力とが異なる状態（ノーマル状態）において、リア出力をフロント出力と異なる音源に切り替える際に、アナログセレクタ３１の切り替えは行われないため、フロント出力側にノイズが発生しない。

次に、時刻Ｔ６に、マイコン２１からフロント出力を入力２とする制御信号が送信されると、デコード回路６１は、選択信号「１０」（２）を出力するとともに、フロント変更イネーブル信号にＨレベルの信号を出力する。フロント変更イネーブル信号がＨレベル（１）になると、選択回路６６から出力される信号Ｎ＿ＦＤがデコード回路６１からの選択信号「１０」（２）に変化する。このとき、レジスタ６２から出力されている信号Ｄ＿ＦＤは「００」（０）であるため、信号ｃｍｐｒ＿ＦＤがＬレベルとなる。

また、このタイミングで、選択信号「１０」（２）がレジスタ６２に取り込まれる。なお、リア変更イネーブル信号はＬレベル（０）であるため、選択回路６７から出力される信号Ｎ＿ＲＤは信号Ｄ＿ＲＤとなり、信号ｃｍｐｒ＿ＲＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが同じため、信号ｃｍｐｒ＿ＦＲＤがＨレベルに変化する。

そして、信号ｃｍｐｒ＿ＦＲＤがＨレベル（１）、信号ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）であるため、信号ｎ＿ＳＴＡＴＥは「１１」（ＢＲＡＮＣＨ）に変化する。

また、信号ｎ＿ＳＴＡＴＥが「１１」（３）であるため、選択回路１０１から出力される信号は信号ＦＣＯとなり、レジスタ１０３に「００」が取り込まれる。同様に、選択回路１０２から出力される信号は信号ＲＣＯとなり、レジスタ１０４に「１０」が取り込まれる。また、信号Ｎ＿ＦＤが「１０」、レジスタ１０３から出力される信号ＦＣＯが「００」となるため、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベルに変化する。そして、信号ｎ＿ＳＴＡＴＥが「１１」、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベルであるため、レジスタ１３０，１３２には「１」が入力され、レジスタ１３１，１３３には「０」が入力される。

その後、時刻Ｔ７に、レジスタ６２から出力される信号Ｄ＿ＦＤが「１０」（２）に変化する。これに応じて、信号ｃｍｐｒ＿ＦＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、時刻Ｔ６における信号ｎ＿ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）であるため、信号ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）に変化する。そして、信号ＳＴＡＴＥが「１１」（３）に変化すると、信号ｃｍｐｒ＿ＦＤがＨレベル（１）、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベル（０）であるため、信号ｎ＿ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）に変化する。そして、信号ＦＳＥＬ，ＦＰＤは「１」となり、信号ＲＳＥＬ，ＲＰＤは「０」となる。したがって、アナログセレクタ３２で選択された入力２がフロント出力及びリア出力として出力されることとなり、ＡＤＣ３３は動作停止状態となる。

つまり、フロント出力とリア出力とが異なる状態（ノーマル状態）から、フロント出力をリア出力と同一の音源に切り替える際に、アナログセレクタ３１，３２で同一の音源が選択されることがないため、リア出力側にノイズが発生しない。また、ＡＤＣ３３は動作停止状態となるため、消費電力を低減させることができる。

次に、時刻Ｔ９に、マイコン２１からリア出力を入力３とする制御信号が送信されると、デコード回路６１は、選択信号「１１」（３）を出力するとともに、リア変更イネーブル信号にＨレベルの信号を出力する。リア変更イネーブル信号がＨレベル（１）になると、選択回路６７から出力される信号Ｎ＿ＲＤがデコード回路６１からの選択信号「１１」（３）に変化する。このとき、レジスタ６３から出力されている信号Ｄ＿ＲＤは「１０」（２）であるため、信号ｃｍｐｒ＿ＲＤがＬレベルとなる。

また、このタイミングで、選択信号「１１」（３）がレジスタ６３に取り込まれる。なお、フロント変更イネーブル信号はＬレベル（０）であるため、選択回路６６から出力される信号Ｎ＿ＦＤは信号Ｄ＿ＦＤとなり、信号ｃｍｐｒ＿ＦＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが異なるため、信号ｃｍｐｒ＿ＦＲＤがＬレベルに変化する。

そして、信号ｃｍｐｒ＿ＦＲＤがＬレベル（０）、信号ｃｍｐｒ＿ＦＤがＨレベル（１）、信号ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）であるため、信号ｎ＿ＳＴＡＴＥは「０１」（ＣＲＯＳＳ）のまま変わらない。

また、信号ｎ＿ＳＴＡＴＥが「０１」（１）であるため、選択回路１０１から出力される信号は信号Ｎ＿ＲＤとなり、レジスタ１０３に「１１」が取り込まれる。一方、選択回路１０２から出力される信号は信号Ｎ＿ＦＤとなり、レジスタ１０４に「１０」が取り込まれる。また、信号Ｎ＿ＲＤが「１１」、レジスタ１０４から出力される信号ＲＣＯが「１０」となるため、信号ｃｍｐｒ＿ＲＤＲＣＯがＬレベルに変化する。そして、信号ｎ＿ＳＴＡＴＥが「０１」、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベルであるため、レジスタ１３０，１３１には「１」が入力され、レジスタ１３２，１３３には「０」が入力される。

その後、時刻Ｔ１０に、レジスタ６３から出力される信号Ｄ＿ＲＤが「１１」（３）に変化する。これに応じて、信号ｃｍｐｒ＿ＲＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、レジスタ１０３から出力される信号ＦＣＯが「１１」（３）に変化する。また、時刻Ｔ９における信号ｎ＿ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）であるため、信号ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）に変化する。そして、信号ＦＳＥＬ，ＲＳＥＬは「１」となり、信号ＦＰＤ，ＲＰＤは「０」となる。したがって、アナログセレクタ３１で選択された入力３がリア出力として出力され、アナログセレクタ３２で選択された入力２がフロント出力として出力されることとなる。

つまり、フロント出力とリア出力とが同一の状態（ブランチ状態）から、リア出力をフロント出力と異なる音源に切り替える際に、フロント出力を選択しているアナログセレクタ３２を切り替える必要がないため、フロント出力側にノイズが発生しない。

次に、時刻Ｔ１２に、マイコン２１からフロント出力を入力１とする制御信号が送信されると、デコード回路６１は、選択信号「０１」（１）を出力するとともに、フロント変更イネーブル信号にＨレベルの信号を出力する。フロント変更イネーブル信号がＨレベル（１）になると、選択回路６６から出力される信号Ｎ＿ＦＤがデコード回路６１からの選択信号「０１」（１）に変化する。このとき、レジスタ６２から出力されている信号Ｄ＿ＦＤは「１０」（２）であるため、信号ｃｍｐｒ＿ＦＤがＬレベルとなる。

また、このタイミングで、選択信号「０１」（１）がレジスタ６２に取り込まれる。なお、リア変更イネーブル信号はＬレベル（０）であるため、選択回路６７から出力される信号Ｎ＿ＲＤは信号Ｄ＿ＲＤとなり、信号ｃｍｐｒ＿ＲＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが異なるため、信号ｃｍｐｒ＿ＦＲＤはＬレベルのままである。

そして、信号ｃｍｐｒ＿ＦＲＤがＬレベル（０）、信号ｃｍｐｒ＿ＦＤがＬレベル（０）、信号ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）であるため、信号ｎ＿ＳＴＡＴＥは「０１」（ＣＲＯＳＳ）のまま変わらない。

また、信号ｎ＿ＳＴＡＴＥが「０１」（１）であるため、選択回路１０１から出力される信号は信号Ｎ＿ＲＤとなり、レジスタ１０３に「１１」が取り込まれる。一方、選択回路１０２から出力される信号は信号Ｎ＿ＦＤとなり、レジスタ１０４に「０１」が取り込まれる。そして、信号ｎ＿ＳＴＡＴＥが「０１」、信号ｃｍｐｒ＿ＦＤＦＣＯがＬレベルであるため、レジスタ１３０，１３１には「１」が入力され、レジスタ１３２，１３３には「０」が入力される。

その後、時刻Ｔ１３に、レジスタ６２から出力される信号Ｄ＿ＦＤが「０１」（１）に変化する。これに応じて、信号ｃｍｐｒ＿ＦＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、レジスタ１０４から出力される信号ＲＣＯが「０１」（１）に変化する。また、時刻Ｔ１２における信号ｎ＿ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）であるため、信号ＳＴＡＴＥは「０１」（ＣＲＯＳＳ）のままである。そして、信号ＦＳＥＬ，ＲＳＥＬは「１」のまま変わらず、信号ＦＰＤ，ＲＰＤは「０」のまま変わらない。したがって、アナログセレクタ３１で選択された入力３がリア出力として出力され、アナログセレクタ３２で選択された入力１がフロント出力として出力されることとなる。

このように、フロント出力とリア出力とが異なる状態（クロス状態）において、フロント出力をリア出力と異なる音源に切り替える際に、アナログセレクタ３１の切り替えは発生しないため、リア出力側にノイズが発生しない。

次に、時刻Ｔ１５に、マイコン２１からフロント出力を入力３とする制御信号が送信されると、デコード回路６１は、選択信号「１１」（３）を出力するとともに、フロント変更イネーブル信号にＨレベルの信号を出力する。フロント変更イネーブル信号がＨレベル（１）になると、選択回路６６から出力される信号Ｎ＿ＦＤがデコード回路６１からの選択信号「１１」（３）に変化する。このとき、レジスタ６２から出力されている信号Ｄ＿ＦＤは「０１」（１）であるため、信号ｃｍｐｒ＿ＦＤがＬレベルとなる。

また、このタイミングで、選択信号「１１」（３）がレジスタ６２に取り込まれる。なお、リア変更イネーブル信号はＬレベル（０）であるため、選択回路６７から出力される信号Ｎ＿ＲＤは信号Ｄ＿ＲＤとなり、信号ｃｍｐｒ＿ＲＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが同じため、信号ｃｍｐｒ＿ＦＲＤがＨレベルに変化する。

そして、信号ｃｍｐｒ＿ＦＲＤがＨレベル（１）、信号ＳＴＡＴＥが「０１」（ＣＲＯＳＳ）であるため、信号ｎ＿ＳＴＡＴＥは「１１」（ＢＲＡＮＣＨ）に変化する。

また、信号ｎ＿ＳＴＡＴＥが「１１」（３）であるため、選択回路１０１から出力される信号は信号ＦＣＯとなり、レジスタ１０３に「１１」が取り込まれる。同様に、選択回路１０２から出力される信号は信号ＲＣＯとなり、レジスタ１０４に「０１」が取り込まれる。また、信号Ｎ＿ＦＤが「１１」、レジスタ１０３から出力される信号ＦＣＯが「０３」となるため、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベルに変化する。そして、信号ｎ＿ＳＴＡＴＥが「１１」、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベルであるため、レジスタ１３０，１３２には「０」が入力され、レジスタ１３１，１３３には「１」が入力される。

その後、時刻Ｔ１６に、レジスタ６２から出力される信号Ｄ＿ＦＤが「１１」（３）に変化する。これに応じて、信号ｃｍｐｒ＿ＦＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、時刻Ｔ１５における信号ｎ＿ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）であるため、信号ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）に変化する。そして、信号ＳＴＡＴＥが「１１」（３）に変化すると、信号ｃｍｐｒ＿ＦＤがＨレベル（１）、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベル（１）であるため、信号ｎ＿ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）に変化する。そして、信号ＦＳＥＬ，ＦＰＤは「０」となり、信号ＲＳＥＬ，ＲＰＤは「１」となる。したがって、アナログセレクタ３１で選択された入力３がフロント出力及びリア出力として出力されることとなり、ＡＤＣ３４は動作停止状態となる。

つまり、フロント出力とリア出力とが異なる状態（クロス状態）から、フロント出力をリア出力と同一の音源に切り替える際に、アナログセレクタ３１，３２で同一の音源が選択されることがないため、リア出力側にノイズが発生しない。また、ＡＤＣ３４は動作停止状態となるため、消費電力を低減させることができる。

次に、時刻Ｔ１８に、マイコン２１からリア出力を入力０とする制御信号が送信されると、デコード回路６１は、選択信号「００」（０）を出力するとともに、リア変更イネーブル信号にＨレベルの信号を出力する。リア変更イネーブル信号がＨレベル（１）になると、選択回路６７から出力される信号Ｎ＿ＲＤがデコード回路６１からの選択信号「００」（０）に変化する。このとき、レジスタ６３から出力されている信号Ｄ＿ＲＤは「１１」（３）であるため、信号ｃｍｐｒ＿ＲＤがＬレベルとなる。

また、このタイミングで、選択信号「００」（０）がレジスタ６３に取り込まれる。なお、フロント変更イネーブル信号はＬレベル（０）であるため、選択回路６６から出力される信号Ｎ＿ＦＤは信号Ｄ＿ＦＤとなり、信号ｃｍｐｒ＿ＦＤはＨレベルとなっている。したがって、信号ｃｈａｎｇｅ＿ｍｏｄｅがＨレベルとなる。また、信号Ｎ＿ＦＤと信号Ｎ＿ＲＤとが異なるため、信号ｃｍｐｒ＿ＦＲＤがＬレベルに変化する。

そして、信号ｃｍｐｒ＿ＦＤがＨレベル（１）、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベル（１）、信号ＳＴＡＴＥが「１１」（ＢＲＡＮＣＨ）であるため、信号ｎ＿ＳＴＡＴＥは「００」（ＮＯＲＭＡＬ）に変化する。

また、信号ｎ＿ＳＴＡＴＥが「００」（０）であるため、選択回路１０１から出力される信号は信号Ｎ＿ＦＤとなり、レジスタ１０３に「１１」が取り込まれる。同様に、選択回路１０２から出力される信号は信号Ｎ＿ＲＤとなり、レジスタ１０４に「００」が取り込まれる。そして、信号ｎ＿ＳＴＡＴＥが「００」、信号ｃｍｐｒ＿ＦＤＦＣＯがＨレベルであるため、レジスタ１３０〜１３３には「０」が入力される。

その後、時刻Ｔ１９に、レジスタ６３から出力される信号Ｄ＿ＲＤが「００」（０）に変化する。これに応じて、信号ｃｍｐｒ＿ＲＤがＨレベルに変化し、信号ｃｈａｎｇｅ＿ｍｏｄｅがＬレベルに変化する。また、時刻Ｔ１８における信号ｎ＿ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）であるため、信号ＳＴＡＴＥが「００」（ＮＯＲＭＡＬ）に変化する。そして、信号ＦＳＥＬ，ＦＰＤ，ＲＳＥＬ，ＲＰＤは全て「０」となり、アナログセレクタ３１で選択された入力３がフロント出力として出力され、アナログセレクタ３２で選択された入力０がリア出力として出力されることとなる。

つまり、フロント出力とリア出力とが同じ状態（ブランチ状態）から、リア出力をフロント出力と異なる音源に切り替える際に、フロント出力を選択しているアナログセレクタ３１を切り替える必要がないため、フロント出力側にノイズが発生しない。

＝＝プログラムによる実現例＝＝
次に、プログラムを用いて信号選択回路１０の制御を行う場合について説明する。図１２は、プログラムを用いて信号選択回路１０の制御を行う場合の制御回路３６の構成例を示す図である。制御回路３６は、プロセッサ１５１、ＲＯＭ（Read Only Memory）１５２、ＲＡＭ（Random Access Memory）１５３、第１インタフェース（第１Ｉ／Ｆ）１５４、及び第２インタフェース（第２Ｉ／Ｆ）１５５を含んで構成されている。

プロセッサ１５１は、ＲＯＭ１５２に格納されたプログラムを読み出して実行することにより、アナログセレクタ３１，３２、ＡＤＣ３３，３４、及びデジタルセレクタ３５に対する制御等を行うことができる。なお、プログラムの格納領域は、ＲＯＭ１５２に限らず、不揮発性の記憶領域であればよい。また、外部に設けられた不揮発性の記憶領域から読み込んだプログラムをＲＡＭ等の揮発性の記憶領域に格納して用いることも可能である。ＲＡＭ１５３には、プロセッサ１５１に用いられる一時的なデータ等が格納される。なお、データの格納領域は、ＲＡＭ１５３に限らず、書き込み可能な記憶領域であればよい。第１Ｉ／Ｆ１５４は、マイコンＩ／Ｆ１１を介してマイコン２１から送信されてくる制御信号を受け付けるためのものである。また、第２Ｉ／Ｆ１５５は、プロセッサ１５１によって生成される制御信号をアナログセレクタ３１，３２、ＡＤＣ３３，３４、及びデジタルセレクタ３５に送信するためのものである。

図１３は、制御回路３６の動作を示すフローチャートである。プロセッサ１５１は、マイコン２１から制御信号が送信されてきていないかチェックしている（Ｓ１３０１）。そして、プロセッサ１５１は、制御信号を受信すると（Ｓ１３０１：Ｙ）、フロント出力又はリア出力に変更があるかどうかを確認する（Ｓ１３０２）。両出力ともに変更がない場合（Ｓ１３０２：Ｎ）、プロセッサ１５１は変更動作を行わず、制御信号のチェック動作（Ｓ１３０１）に戻る。

フロント出力又はリア出力に変更がある場合（Ｓ１３０２：Ｙ）、プロセッサ１５１は、フロント出力に変更があるかどうかを確認する（Ｓ１３０３）。フロント出力に変更がある場合（Ｓ１３０３：Ｙ）、プロセッサ１５１は、変更後のフロント出力を示す変数Ｎ＿ＦＤＳＰに、マイコン２１から送信されてきた制御信号で指定される変更後の選択信号を設定し、変更後のリア出力を示す変数Ｎ＿ＲＤＳＰに、ＲＡＭ１５３に記憶されている現在のリア出力を示す変数Ｄ＿ＲＤＳＰの値を設定する（Ｓ１３０４）。また、リア出力に変更がある場合（Ｓ１３０３：Ｎ）、プロセッサ１５１は、変数Ｎ＿ＲＤＳＰに、マイコン２１から送信されてきた制御信号で指定される変更後の選択信号を設定し、変数Ｎ＿ＦＤＳＰに、ＲＡＭ１５３に記憶されている現在のフロント出力を示す変数Ｄ＿ＦＤＳＰの値を設定する（Ｓ１３０５）。

続いて、プロセッサ１５１は、ＲＡＭ１５３に記憶されている現在の選択状態を示す変数ＳＴＡＴＥを確認する（Ｓ１３０６）。現在の選択状態がノーマル状態の場合（Ｓ１３０６：ＮＯＲＭＡＬ）、プロセッサ１５１は、変更後のフロント出力とリア出力とが同一であるかどうか確認する（Ｓ１３０６）。変更後のフロント出力とリア出力とが異なる場合（Ｓ１３０６：Ｎ）、プロセッサ１５１は、選択状態をノーマル状態に更新する（Ｓ１３０７）。そして、プロセッサ１５１は、制御信号（ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬ）に（０，０，０，０）を設定し（Ｓ１３０８）、制御信号（ＦＣＯ，ＲＣＯ）に（Ｎ＿ＦＤＳＰ，Ｎ＿ＲＤＳＰ）を設定する（Ｓ１３０９）。そして、制御信号ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬがＡＤＣ３３，３４及びデジタルセレクタ３５に出力され、制御信号ＦＣＯ，ＲＣＯがアナログセレクタ３１，３２に出力される。また、プロセッサ１５１は、変数Ｄ＿ＦＤＳＰに変数Ｎ＿ＦＤＳＰの値を設定し、変数Ｄ＿ＲＤＳＰに変数Ｎ＿ＲＤＳＰの値を設定する（Ｓ１３１０）。

一方、変更後のフロント出力とリア出力とが同一である場合（Ｓ１３０６：Ｙ）、プロセッサ１５１は、選択状態をブランチ状態に更新する（Ｓ１３１１）。さらに、プロセッサ１５１は、変更後のフロント出力がアナログセレクタ３１の現在の出力と同一であるかどうか確認する（Ｓ１３１２）。変更後のフロント出力がアナログセレクタ３１の現在の出力と同一である場合（Ｓ１３１２：Ｙ）、プロセッサ１５１は、制御信号（ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬ）に（０，１，０，１）を設定する（Ｓ１３１３）。この場合、ＡＤＣ３４の動作が停止され、アナログセレクタ３１の出力がフロント出力及びリア出力となる。また、変更後のフロント出力がアナログセレクタ３１の現在の出力と異なる場合、つまり、変更後のフロント出力がアナログセレクタ３２の現在の出力と同一である場合（Ｓ１３１２：Ｎ）、プロセッサ１５１は、制御信号（ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬ）に（１，０，１，０）を設定する（Ｓ１３１４）。この場合、ＡＤＣ３３の動作が停止され、アナログセレクタ３２の出力がフロント出力及びリア出力となる。また、プロセッサ１５１は、制御信号（ＦＣＯ，ＲＣＯ）を変更せずに出力する（Ｓ１３１５）。そして、プロセッサ１５１は、変数Ｄ＿ＦＤＳＰ，Ｄ＿ＲＤＳＰを更新する（Ｓ１３１０）。このように、フロント出力とリア出力とが異なる状態（ノーマル状態）から同一の状態に変更される際に、アナログセレクタ３１，３２で同一の信号を選択するのではなく、デジタルセレクタ３５の切り替えにより制御している。これにより、アナログセレクタ３１，３２で同一の信号が選択されることによるノイズが発生せず、出力の切り替えが行われていない方へのノイズの伝播を防ぐことができる。

制御信号を受信した際の選択状態がブランチ状態の場合（Ｓ１３０６：ＢＲＡＮＣＨ）、プロセッサ１５１は、フロント出力に変更があるかどうか確認する（Ｓ１３１６）。フロント出力に変更がない場合、つまりリア出力が変更される場合（Ｓ１３１６：Ｙ）、プロセッサ１５１は、変更後のフロント出力がアナログセレクタ３１の現在の出力と同一であるかどうか確認する（Ｓ１３１７）。そして、変更後のフロント出力がアナログセレクタ３１の現在の出力と同一である場合（Ｓ１３１７：Ｙ）、プロセッサ１５１は、前述した処理（Ｓ１３０７〜Ｓ１３１０）を実行する。この場合、選択状態がノーマル状態に遷移することとなる。

一方、変更後のフロント出力がアナログセレクタ３１の現在の出力と異なる場合、つまり、変更後のフロント出力がアナログセレクタ３２の現在の出力と同一である場合（Ｓ１３１７：Ｎ）、プロセッサ１５１は、選択状態をクロス状態に更新する（Ｓ１３１８）。そして、プロセッサ１５１は、制御信号（ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬ）に（１１，０，０）を設定し（Ｓ１３１９）、制御信号（ＦＣＯ，ＲＣＯ）に（Ｎ＿ＲＤＳＰ，Ｎ＿ＦＤＳＰ）を設定する（Ｓ１３２０）。そして、制御信号ＦＰＤ，ＲＰＤ，ＦＳＥＬ，ＲＳＥＬがＡＤＣ３３，３４及びデジタルセレクタ３５に出力され、制御信号ＦＣＯ，ＲＣＯがアナログセレクタ３１，３２に出力される。また、プロセッサ１５１は、変数Ｄ＿ＦＤＳＰ，Ｄ＿ＲＤＳＰを更新する（Ｓ１３１０）。この場合、アナログセレクタ３２の出力がフロント出力となり、アナログセレクタ３１の出力がリア出力となる。このように、ブランチ状態からクロス状態への遷移を可能とすることにより、フロント出力又はリア出力のうち、変更されない方について、アナログセレクタ３１又はアナログセレクタ３２での切り替えが発生せず、他方の切り替えに伴うノイズが発生しない。

また、ブランチ状態においてフロント出力が変更される場合（Ｓ１３１６：Ｎ）、プロセッサ１５１は、変更後のリア出力がアナログセレクタ３２の現在の出力と同一であるかどうか確認する（Ｓ１３２１）。そして、変更後のリア出力がアナログセレクタ３２の現在の出力と同一である場合（Ｓ１３２１：Ｙ）、プロセッサ１５１は、前述した処理（Ｓ１３０７〜Ｓ１３１０）を実行する。この場合、選択状態がノーマル状態に遷移することとなる。

一方、変更後のリア出力がアナログセレクタ３２の現在の出力と異なる場合、つまり、変更後のリア出力がアナログセレクタ３１の現在の出力と同一である場合（Ｓ１３２１：Ｎ）、プロセッサ１５１は、前述した処理（Ｓ１３１８〜Ｓ１３２０，Ｓ１３１０）を実行する。つまり、選択状態がクロス状態に遷移することとなる。この場合も、フロント出力又はリア出力のうち、変更されない方について、アナログセレクタ３１又はアナログセレクタ３２での切り替えが発生せず、他方の切り替えに伴うノイズが発生しない。

制御信号を受信した際の選択状態がクロス状態の場合（Ｓ１３０６：ＣＲＯＳＳ）、プロセッサ１５１は、変更後のフロント出力とリア出力とが同一であるかどうか確認する（Ｓ１３２２）。変更後のフロント出力とリア出力とが異なる場合（Ｓ１３２２：Ｎ）、プロセッサ１５１は、前述した処理（Ｓ１３１８〜Ｓ１３２０，Ｓ１３１０）を実行する。この場合、選択状態はクロス状態のまま維持されることとなる。

一方、変更後のフロント出力とリア出力とが同一である場合（Ｓ１３２２：Ｙ）、プロセッサ１５１は、前述した処理（Ｓ１３１１〜Ｓ１３１５，Ｓ１３１０）を実行する。つまり、選択状態がブランチ状態に遷移することとなる。このように、フロント出力とリア出力とが異なる状態（クロス状態）から同一の状態に変更される際に、アナログセレクタ３１，３２で同一の信号を選択するのではなく、デジタルセレクタ３５の切り替えにより制御している。これにより、アナログセレクタ３１，３２で同一の信号が選択されることによるノイズが発生せず、出力の切り替えが行われていない方へのノイズの伝播を防ぐことができる。

以上、本実施形態の信号選択回路１０を用いて構成される車載用音響再生回路１について説明した。前述したように、信号選択回路１０では、ノーマル状態からブランチ状態への遷移を行うことができる。つまり、フロント出力とリア出力とが異なる状態（ノーマル状態）からフロント出力又はリア出力の一方を他方と同じ音源に切り替える場合に、アナログセレクタ３１，３２を切り替えることなく、デジタルセレクタ３５の切り替えにより、出力を切り替えることができる。したがって、アナログセレクタ３１，３２が同一の音源を選択することがないため、変更されない方の出力にノイズが伝播することがない。

また、信号選択回路１０では、ブランチ状態からクロス状態への遷移を行うことができる。つまり、例えば、アナログセレクタ３１で選択されている音源がフロント出力及びリア出力となっている状態（ブランチ状態）からフロント出力をリア出力と異なる音源に切り替える場合、新たにアナログセレクタ３２で選択される音源がフロント出力となり、アナログセレクタ３１で選択されている音源はそのままリア出力となる。したがって、アナログセレクタ３１の切り替えが行われないため、リア出力にノイズが発生しない。また、例えば、アナログセレクタ３２で選択されている音源がフロント出力及びリア出力となっている状態（ブランチ状態）からリア出力を切り替える場合、新たにアナログセレクタ３１で選択される音源がリア出力となり、アナログセレクタ３２で選択されている音源はそのままフロント出力となる。したがって、アナログセレクタ３２の切り替えが行われないため、フロント出力にノイズが発生しない。

また、信号選択回路１０では、クロス状態からブランチ状態への遷移を行うことができる。つまり、フロント出力とリア出力とが異なる状態（クロス状態）からフロント出力又はリア出力の一方を他方と同じ音源に切り替える場合に、アナログセレクタ３１，３２を切り替えることなく、デジタルセレクタ３５の切り替えにより、出力を切り替えることができる。したがって、アナログセレクタ３１，３２が同一の音源を選択することがないため、変更されない方の出力にノイズが伝播することがない。

また、信号選択回路１０では、クロス状態からクロス状態への遷移を行うことができる。この場合、変更されない方の出力を選択しているアナログセレクタ３１又はアナログセレクタ３２については切り替えが行われず、変更されない方の出力にはノイズが発生しない。

また、信号選択回路１０では、ブランチ状態からノーマル状態への遷移を行うことができる。この場合、変更されない方の出力を選択しているアナログセレクタ３１又はアナログセレクタ３２については切り替えが行われず、変更されない方の出力にはノイズが発生しない。

また、信号選択回路１０では、ノーマル状態からノーマル状態への遷移を行うことができる。この場合、変更されない方の出力を選択しているアナログセレクタ３１又はアナログセレクタ３２については切り替えが行われず、変更されない方の出力にはノイズが発生しない。

また、信号選択回路１０では、ブランチ状態の場合に、ＡＤＣ３３，３４の一方の動作を停止させることができる。これにより、信号選択回路１０の消費電力を低減させることができる。なお、本実施形態においては、ＡＤＣ３３，３４の一方を停止させることとしたが、ＡＤＣ３３，３４に限らず、アナログセレクタ３１，３２の一方の動作を停止させることも可能である。

なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、本実施形態においては、信号選択回路１０を車載用音響再生回路１に適用する例を示したが、信号選択回路１０の適用はこれに限られるものではない。例えば、複数の部屋に設置されたスピーカに同一又は異なる音源を出力可能な音響再生回路を構成することもできる。また、本実施形態においては、複数のアナログ信号が入力されるアナログセレクタはアナログセレクタ３１，３２の２つであることとしたが、３つ以上であってもよい。前述した複数の部屋の夫々に出力する音源を選択する音響再生回路であれば、その部屋の数に合わせてアナログセレクタを設けることにより、部屋ごとの制御を行うことが可能となる。

本発明の一実施形態である信号選択回路を含んで構成される車載用音響再生回路の構成例を示す図である。 １つ目の選択状態を示す図である。 ２つ目の選択状態を示す図である。 ３つ目の選択状態を示す図である。 デジタルセレクタの選択状態の遷移を示す図である。 制御回路の構成例を示すブロック図である。 選択信号比較回路の構成例を示す回路図である。 ステートマシン回路の構成例を示す回路図である。 デコード回路Ａの構成例を示す図である。 デコード回路Ｂの構成例を示す図である。 制御回路の動作の一例を示すタイミングチャートである。 プログラムを用いて信号選択回路の制御を行う場合の制御回路の構成例を示す図である。 制御回路の動作を示すフローチャートである。 前席側のスピーカと後席側のスピーカとに出力すべき音源を選択するアナログセレクタの一般的な構成例を示す図である。

符号の説明

１ 車載用音響再生回路 １０ 信号選択回路
１１ マイコンインタフェース １２ デジタル信号処理回路
１３，１４ ＤＡコンバータ １５ 第１デジタル信号
１６ 第２デジタル信号 ２１ マイコン
３１，３２ アナログセレクタ ３３，３４ ＡＤコンバータ
３５ デジタル選択回路 ４１，４２ 選択回路
５１ 選択信号比較回路 ５２ ステートマシン回路
５３ 選択信号デコード回路 ６１ デコード回路
６２，６３ レジスタ ６４，６５ ＡＮＤ回路
６６，６７ 選択回路 ６８〜７４ ＸＯＲ回路
７５〜７７ ＮＯＲ回路 ９１〜９６ 選択回路
９７ レジスタ ９８ ＡＮＤ回路
１０１，１０２ 選択回路 １０３，１０４ レジスタ
１０５〜１０８ ＸＯＲ回路 １０９，１１０ ＮＯＲ回路
１２１〜１２７ ＡＮＤ回路 １２８，１２９ ＯＲ回路
１３０〜１３３ レジスタ １５１ プロセッサ
１５２ ＲＯＭ １５３ ＲＡＭ
１５４ 第１Ｉ／Ｆ １５５ 第２Ｉ／Ｆ

Claims (16)

1. 複数のアナログ信号の中から選択される同一の又は異なる第１及び第２アナログ信号をデジタル信号に変換することにより第１及び第２デジタル信号を出力する信号選択回路であって、
   アナログ選択信号に基づいて、前記複数のアナログ信号の中から前記第１及び第２アナログ信号を選択するアナログ信号選択回路と、
   前記アナログ信号選択回路から出力される前記第１アナログ信号を第３デジタル信号に変換して出力する第１ＡＤコンバータと、
   前記アナログ信号選択回路から出力される前記第２アナログ信号を第４デジタル信号に変換して出力する第２ＡＤコンバータと、
   デジタル選択信号に基づいて、前記第３及び第４デジタル信号の一方又は双方を前記第１及び第２デジタル信号として選択的に出力するデジタル信号選択回路と、
   前記第１及び第２デジタル信号を選択するための出力選択信号に基づいて、前記アナログ選択信号及び前記デジタル選択信号を出力する制御回路と、
   を備えることを特徴とする信号選択回路。
2. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号と同一の信号とするための前記出力選択信号が入力されると、前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力することを特徴とする信号選択回路。
3. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、
   前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、
   前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力するための前記デジタル選択信号と、
   を出力することを特徴とする信号選択回路。
4. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号と同一の信号とするための前記出力選択信号が入力されると、
   前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力することを特徴とする信号選択回路。
5. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、
   前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号を出力することを特徴とする信号選択回路。
6. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、
   前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第２デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、
   前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力するための前記デジタル選択信号と、
   を出力することを特徴とする信号選択回路。
7. 請求項１に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号が入力されると、
   前記第２アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第１アナログ信号とするための前記アナログ選択信号を出力することを特徴とする信号選択回路。
8. 請求項２又は４に記載の信号選択回路であって、
   前記制御回路は、
   前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する場合、前記第２ＡＤコンバータの動作を停止させることを特徴とする信号選択回路。
9. 複数のアナログ信号の中から選択される同一の又は異なる第１及び第２アナログ信号をデジタル信号に変換することにより第１及び第２デジタル信号を出力するための制御を行うプロセッサと、
   アナログ選択信号に基づいて、前記複数のアナログ信号の中から前記第１及び第２アナログ信号を選択するアナログ信号選択回路と、
   前記アナログ信号選択回路から出力される前記第１アナログ信号を第３デジタル信号に変換して出力する第１ＡＤコンバータと、
   前記アナログ信号選択回路から出力される前記第２アナログ信号を第４デジタル信号に変換して出力する第２ＡＤコンバータと、
   デジタル選択信号に基づいて、前記第３及び第４デジタル信号の一方又は双方を前記第１及び第２デジタル信号として選択的に出力するデジタル信号選択回路と、
   前記デジタル信号選択回路における前記第３及び第４デジタル信号の選択状態を記憶するメモリと、
   を備える信号選択回路の前記プロセッサに、
   前記第１及び第２デジタル信号を選択するための出力選択信号を受け付ける手順と、
   受け付けた前記出力選択信号と、前記メモリに記憶されている前記選択状態とに基づいて、前記アナログ選択信号及び前記デジタル選択信号を出力する手順と、
   前記メモリに記憶されている前記選択状態を更新する手順と、
   を実行させるためのプログラム。
10. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号と同一の信号とするための前記出力選択信号を受け付けると、
    前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する手順と、
    前記メモリに記憶されている前記選択状態を更新する手順と、
    を実行させるためのプログラム。
11. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、
    前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、
    前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力するための前記デジタル選択信号と、
    を出力する手順と、
    前記メモリに記憶されている前記選択状態を更新する手順と、
    を実行させるためのプログラム。
12. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号と同一の信号とするための前記出力選択信号を受け付けると、
    前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する手順と、
    前記メモリに記憶されている前記選択状態を更新する手順と、
    を実行させるためのプログラム。
13. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第２デジタル信号として出力し、前記第４デジタル信号を前記第１デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、
    前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号を出力する手順を実行させるためのプログラム。
14. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第１及び第２デジタル信号として出力している状態において、前記第２デジタル信号を前記第１デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、
    前記第１アナログ信号は変化させずに、前記出力選択信号によって示される前記第２デジタル信号に対応するアナログ信号を前記第２アナログ信号とするための前記アナログ選択信号と、
    前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力するための前記デジタル選択信号と、
    を出力する手順と、
    前記メモリに記憶されている前記選択状態を更新する手順と、
    を実行させるためのプログラム。
15. 請求項９に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第１デジタル信号として出力し、前記第４デジタル信号を前記第２デジタル信号として出力している状態において、前記第１デジタル信号を前記第２デジタル信号とは異なる信号とするための前記出力選択信号を受け付けると、
    前記第２アナログ信号は変化させずに、前記出力選択信号によって示される前記第１デジタル信号に対応するアナログ信号を前記第１アナログ信号とするための前記アナログ選択信号を出力する手順を実行させるためのプログラム。
16. 請求項１０又は１２に記載のプログラムであって、
    前記プロセッサに、
    前記第３デジタル信号を前記第１及び第２デジタル信号として出力するための前記デジタル選択信号を出力する場合、前記第２ＡＤコンバータの動作を停止させるための信号を出力する手順を実行させるためのプログラム。

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