CN1099159C - 匹配滤波器电路 - Google Patents

Abstract

本发明提供了小规模低功耗的匹配滤波器电路。该电路着眼于扩展码为1比特的数据序列，把输入信号取样保持为时间序列的模拟信号后，用多路转换器将其分为“1”或“-1”序列，通过电容耦合对各个序列信号进行并行加法运算。

Description

匹配滤波器电路

技术领域

本发明涉及匹配滤波器电路，特别地，涉及用于移动通信和无线LAN等的扩展频谱(以下简称为扩频)通信系统中的有效匹配滤波器电路。

背景技术

匹配滤波器是用于判断2个信号的同一性的滤波器，在扩频方式的通信中，应接收信号的用户在使用了自身的扩展码的匹配滤波器中处理接收信号，检测出其相关峰值之后，进行同步捕获和保持。

这里，把扩展码记为d(i)，取样间隔记为Δt，扩展码长记为N，某时刻t以前的接收信号号记为(t-iΔt)，则匹配滤波器的相关输出y(t)如式(1)所示。 $y\left(t\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}d\left(i\right)x(t-\mathrm{i\Δt})---\left(1\right)$

式中，d(i)是1比特数据的数据序列。

为了同步捕获需要进行加倍取样或更多的取样，在复杂的系统中同时实行上述式(1)的运算。为实现滤波器，以往使用数字电路或SAW(声表面波)元件，然而，在数字电路方面存在电路规模大、耗电大、不适于移动通信的问题，在SAW方面存在不易实现由单个元件构成的总体电路且S/N比低的问题。

本发明是为消除以往技术中的这样的问题而产生的，目的在于提供小规模且低功耗的匹配滤波器电路。

与本发明有关的匹配滤波电路着眼于扩展码为1比特数据序列的情况，把输入信号取样保持为时间系列的模拟信号后，由多路转换器把该信号分路为“1”或“-1”的序列，再由电容耦合把各个序列的信号并行相加。

若依据与本发明有关的匹配滤波器，则能够由小规模且省电能的LSI(大规模集成电路)进行高速处理。

发明内容

匹配滤波器电路，特征在于：具有多个取样保持电路、第1加法单元、第2加法单元和控制电路，其中，取样保持电路具有连接输入电压的开关、连接该开关的输出的第1电容、由连接该第1电容的输出的奇数级MOS反相器构成的第1反相放大单元、把该第1反相放大单元的输出连接到输入端的第1反馈电容，有选择地输出上述第1反相单元基准电压的第1多路转换器、以和该第1多路转换器的输出相反的选择而输出第1反相放大器输出或基准电压的第2多路转换器，第1加法单元具有连接各取样保持电路的第1多路转换器的输出的多个第2电容、由合并并连接这些第2电容的输出的奇数级MOS反相器构成的第2反相放大单元、以及把该第2反相放大单元的输出连接到输入端的第2反馈电容，第2加法单元具有连接各取样保持电路中第2多路转换器的输出以及第1加法单元的输出的多个第3电容、由合并而且连接这些第3电容的输出的奇数级MOS反相器构成的第3反相放大单元、以及把该第3反相放大单元的输出连接到输入端的第3反馈电容，控制电路闭合上述取样保持电路中某1个上述开关，同时打开其它的开关并且以预先确定的组合切换各取样保持电路的第1、第2多路转换器。

附图的简要说明

图1是表示出与本发明有关的匹配滤波器电路模式的一实施例的框图。

图2是示出同一实施例中取样保持电路的电路图。

图3是示出同一实施例中开关电路的电路图。

图4是示出同一实施例中多路转换器的电路图。

图5是示出同一实施例中第1加法单元的电路图。

图6是示出同一实施例中第2加法单元的电路图。

图7是示出同一实施例中第3加法单元的电路图。

图8是示出同一实施例中基准电压生成电路的电路图。

图9是示出同一实施例中电容的平面图。

具体实施方式：

下面，根据附图说明与本发明有关的匹配滤波器电路的一实施例。

图1中，匹配滤波器电路对多个取样保持电路S/H并联连接输入电压Vin，从各个取样保持电路产生H(高)、L(低)2个系统的输出。在取样保持电路中，连接控制电路CTRL进行控制使Vin依次输入到某个取样保持电路中。

另外，取样保持电路根据控制电路的控制，把输入电压Vin导向H侧或L侧中的一方，而在另一方连接基准电压Vr。该路径选择对应于应与输入信号相乘的1比特码进行，并在该阶段完成乘法远算。

联样保持电路S/H构成如图2，输入电压Vin连接开关SW。开关SW的输出连接电容C1，电容C1的输出端连接着3级串联的MOS反相器I1、I2、I3。最末级的MOS反相器I3的输出经由反馈电容C2连接到I1的输入端，由此，Vin以良好的线性在I3的输出端形成。I3的输出输入到2个多路转换器MUX1、MUX2，另外，在这些多路转换器上连接着共同的基准电压Vr。若Sw闭合，则C1充电到对应于Vin的电荷，通过I1～I3的反馈功能保证输出的线性特性。而且，其后在断开开关SW时取样保持电路S/H保持Vin。

开关SW、多路转换器MUX1、MUX2由控制信号S1、S2、S3控制，一旦闭合(开关)后，在应获取输入电压的时刻S1使SW1断开。S2、S3是互逆了的信号，在一方多路转换器输出Vin时，另一方的多路转换器输出Vr。

MUX1产生上述H(高)系统的输出，MUX2是L(低)系统的输出。该H、L对应于扩展码的“1”、“-1”，在应把符号“1”乘到某时刻的输入电压时，从MUX1输出Vin，在应乘“-1”时从MUX2输出Vin。

最末级I3的输出经接地电容CG1接地，另外，第2级I2的输出经1对平衡电阻RE21、RE22连接电源电压Vdd及地。利用这样的结构防止含有反馈系统的反相放大电路的振荡。

如图3所示，开关SW由把n型MOS晶体管的源、漏极分别连接P型MOS晶体管的漏、源极的晶体管电路T1构成，该晶体管电路的nMOS的漏极端连接Vin，由同样结构的虚拟晶体管DT把nMOS的源极端子连接输出端子T01上。晶体管电路T1中nMOS晶体管的栅极上输入S1，pMOS晶体管的栅极上输入由反相器I4把S1反相后的信号。由此，在S1为高电平时，T1导通，为低电平时，T1截止。

如图4所示，多路转换器MUX1把相互连接n型、p型的一对MOS晶体管的漏、源极而成的晶体管电路T2、T3的nMOS的源极端都连接到共同的输出端T02，T2中nMOS的漏极一侧端连接MOS反相器I3的输出(图中以V1表示)，T3的漏极连接着基准电压Vr。晶体管电路T2中nMOS晶体管的栅极以及晶体管电路T3中pMOS晶体管的栅极输入信号S2，T2的pMOS以及T3的nMOS的栅极输入由反相器I5将S2反相后的信号。由此，S2为高电平时T2导通T3截止，低电平时T3导通T2截止。即，MUX1由S2的控制可以选择输出V1或Vr中的一个。

虽然省略了图示，但多路转换器MUX2和MUX1的结构相同，只是把V1和Vr的接续交换。在图4中是这样构成的，即把Vr连接到T2、把V1连接到T3。由此，MUX2和MUX1的输出相反，即MUX1输出V1时输出Vr，MUX1输出Vr时输出V1。

信号S2对应于扩展码，S2＝1时把1×V1＝VI输出到AD1p。这时，S3是-1，把对应于0的Vr输出到AD1m。另一方面，S2＝-1时把对应于0的Vr输出到AD1p。这时，S3是+1，把1×V1＝V1输出到AD1m。

若用输入信号Vin把在某时刻t的接收信号表示为Vin(t)，则用Vin(t)表达上述式(1)的X(t)，如下： $y\left(t\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}d\left(i\right)\mathrm{Vin}(t-\mathrm{i\Δt})---\left(2\right)$

这些Vin(t-iΔt)是由各取样保持电路保持的输入电压，d(i)是应给予该时刻的各取样保持电路的信号S2(扩展码)。对于在某时刻被保持的信号的顺序，扩展码是一定的，在获取新信号的定时中替换最早的信号而获取新信号。这时，S/H和d(i)的对应关系偏离，控制电路进行与此对应的d(i)的移动。在不进行对于这样的S/H的码供给的移动时，将要进行S/H间的码传送，并产生伴随数据传送的误差。因此，码的移动在防止数据传送误差方面是有效的。

式(2)中的累加运算在上述加法单元AD1～AD3中进行，各取样保持电路的输出电压VH、VL在AD3、AD2中被分别累加。该累加运算不直接进行，而是把S/H分为多个组，按各个组在AD1中累加VH、VL。而且，累加了VH的AD1p的输出全部输入到AD2，累加入VL的AD1m的输出全部输入到AD3。这里，图1中示出了6个S/H，把它们每3个分为一组，而一般扩展码是一百～数百比特或更长的码，故设置对应于该比特数的个数的S/H。

如图5所示，加法单元AD1具有由与1组S/H的个数相对应的数目的电容C3、C4、C5构成的电容耦合器CP1，其输出连接3级串联MOS反相器I6、I7、I8。最末级的MOS反相器I8的输出经由反馈电容C6连接I6的输入端。由此，CP1的输出以良好的线性在8的输出端形成。若设各电容C3～C5的输入电压为V3、V4、V5，则I8的输出V6成为：

V6＝-(C3V3+C4V4+C5V5)/C6    (3)

这里，V3～V5是以基准电压Vr为基准的电压，并设C3＝C4＝C5＝C6/3，由此，

V6＝-(C3+V4+V5)/3           (4)

因而能够得到反相加法运算值的规格化输出。依据该规格化，就能防止最大电压超过电源电压。

最末级I8的输出经接地电容CG2接地，另外，第2级I7的输出经1对平衡电阻RE51、RE52连接电源电压Vdd及接地。依据这样的结构，就能防止包含反馈系统的反相放大电路的振荡。

如图6所示，加法单元AD2具有由对应于所连接的AD1的个数的电容C7、C8构成的电容耦合器Cp2，其输出连接3级串联的MOS反相器I9、I10、I11。最末级的MOS反相器I11的输出经反馈电容C9连接I9的输入端，由此，CP2的输出能够以良好的线性在I11的输出端形成。若设各电容C7、C8的输入电压为V7、V8，则I11的输出V9为

V9＝-(C7V7+C8V8)/C9       (5)

式中V7、V8是基准电压Vr为基准的电压，另外，设定C7＝C8＝C9/2，由此，

V9＝-(V7+V8)/2            (6)

能够得到加法运算值的规格化输出。依据该规格化可防止最大电压超过电源电压。

最末级I11的输出经接地电容CG3接地，另外，第2级的I10的输出经一对平衡电阻RE61、RE62连接电源电压Vdd及接地。依据这样的结构，就能防止包含反馈系统的反相放大电路的振荡。

如图7所示，加法单元AD3具有由对应于所连接的2个AD1及AD2的电容C10、C11、C12构成的电容耦合器Cp3，其输出连接3级串联的MOS反相器I12、I13、I14。最末级的MOS反相器I14的输出经由反馈电容C13连接I12的输入端，由此，Cp3的输出就以良好的线性在I14的输出端形成。若设各电容C10～C12的输入电压(以Vr为基准的电压)为V10、V11、V12，则L14的输出V13(以Vr为基准的电压)为

V13＝-(C10V10+C11V11+C12V12)/C13    (7)

这里，设定C10＝C11＝C12/2＝C13/2，则

V13＝-(V10+V11+2V12)/2              (8)

能够得到反相加法运算值的规格化输出。另外，设定C12的权重为C10、C11的2倍，是为了除去由AD2规格化了的影响(使得与未规格化的V10、V11匹配)。依据以上的规格化，可防止最大电压超过电源电压。

最末级I14的输出经接地电容CG4接地，另外，第2级I13的输出经一对平衡电阻RE71、RE72连接电源电压Vdd及接地。依据这样的结构，可防止包含反馈系统的反相放大电路的振荡。

这里，一般性地归纳由AD2、AD3进行的运算。若以S2(i)表示作用于第i个S/H的信号S2，IS2(i)表示其逆，则AD2的输出V9用 $V9=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\mathrm{IS}2\left(i\right)V(t-\mathrm{i\Δt})/N---\left(9\right)$ 进行运算，AD3的输出V13用 $V13=-\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\{\mathrm{NV}9-S2\left(i\right)V(t-\mathrm{i\Δt})\}/N---\left(10\right)$ $=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\{S2\left(i\right)V(t-\mathrm{i\Δt})-\mathrm{IS}2\left(i\right)V(t-\mathrm{i\Δt})\}$

                  /N                                 (11)

进行运算。

这里，S(i)＝1或-1

S2(i)＝1时IS2(i)＝-1

S2(i)＝-1时IS2(i)＝1

上述基准电压Vr由图8所示的基准电压生成电路Vref产生。该基准电压生成电路是把3级串联反相器I15、I16、I17的最末级的输出反馈到第1级输入的电路，与上述加法单元一样，由接地电容CG5、平衡电阻RE81、RE82实施防止振荡处理。基准电压生成电路Vref的输出在输入输出电压相等的稳定点收敛，根据各MOS反相器的阈值设定，可以得到希望的基准电压。一般为了在充分大的正负方向上确保充分大的动态范围，大多数设定为Vr＝Vdd/2。这里，Vdd是MOS反相器的电源电压。

以上的匹配滤波器由于依据电容耦合进行模拟加法运算，因此，电路规模与数字处理时相比大幅度缩小，还有，由于是并行加法运算故处理速度快。而且，由于取样保持电路和加法单元的输入输出全部是电压信号，故电流消耗小，功耗少。

还有，加法单元等的输出精度由MOS反相器特性的分散性和电容的容量比决定，关于反相器，通过相互接近配置能够抑制分散性。另外，关于电容，如图9所示，在多个单位电容的排列中通过以分散的连接构成一个个电容就能够提高容量比的精度。图中线L1～L16是为形成16个电容而连接单位电容的连线，L1、L2从1列的单位电容中每隔1个连接1个单位电容。同样，L3、L4从与此相邻的1列单元电容中每隔1个连接1个单位电容。另外，在这样排列的周围配置实际不使用的单位电容的图形，由此，能够抑制形成单位电容时的图形的分散性。

如上所述，与本发明有关的匹配滤波器电路由于着眼于扩展码为1比特的数据序列，在把输入信号取样保持为时间序列的模拟信号后，由多路转换器将其分路为“1”或“-1”序列，依据电容耦合并行加法运算各个序列信号，因此，具有能够由小规模且低功耗的LSI进行高速处理的出色效果。

Claims (6)

1.匹配滤波器电路，特征在于：

具有多个取样保持电路、第1加法单元、第2加法单元和控制电路，其中，

取样保持电路具有连接输入电压的开关、连接该开关的输出的第1电容、由连接该第1电容的输出的奇数级MOS反相器构成的第1反相放大单元、把该第1反相放大单元的输出连接到输入端的第1反馈电容，有选择地输出上述第1反相单元的输出或基准电压的第1多路转换器、以和该第1多路转换器的输出相反的选择而输出第1反相放大器输出或基准电压的第2多路转换器，

第1加法单元具有连接各取样保持电路的第1多路转换器的输出的多个第2电容、由合并并连接这些第2电容的输出的奇数级MOS反相器构成的第2反相放大单元、以及把该第2反相放大单元的输出连接到输入端的第2反馈电容，

第2加法单元具有连接各取样保持电路中第2多路转换器的输出以及第1加法单元的输出的多个第3电容、由合并而且连接这些第3电容的输出的奇数级MOS反相器构成的第3反相放大单元、以及把该第3反相放大单元的输出连接到输入端的第3反馈电容，

控制电路闭合上述取样保持电路中某1个上述开关，同时打开其它的开关并且以预先确定的组合切换各取样保持电路的第1、第2多路转换器。

2.权利要求1中记述的匹配滤波器电路，特征在于：

把多个取样保持电路分为多个组，对于各个组设置连接第1多路转换器的输出的第4加法单元、设置连接第2多路转换器的第5加法单元、把所有组的第4加法单元的输出输入到第2加法单元，把所有组的第5加法单元的输出输入到第1加法单元，第4加法单元具有连接各个取样保持电路中第1多路转换器的输出的多个第4电容、由合并而且连接这些第4电容的输出的奇数级MOS反相器构成的第4反相放大单元，把该第4反相放大单元的输出连接到输入端的第4反馈电容，第5加法单元具有连接各取样保持电路中第2多路转换器的输出及第1加法单元的输出的多个第5电容、由合并而且连接这些第5电容的输出的奇数级MOS反相器构成的第5反相放大单元、把该第5反相放大单元的输出连接到输入端的第5反馈电容。

3.权利要求1中记述的匹配滤波器电路，特征在于：

所述基准电压是通过具有由奇数级MOS反相器构成的第6反相放大单元和把该第6反相放大单元的输出连接到输入端的第6反馈电容的基准电压生成电路生成。

4.权利要求1、权利要求2或权利要求3中记述的匹配滤波器电路，特征在于：

反相放大单元在输出端和接地点之间连接接地电容，在最末级的MOS反相器的前一级，用一对平衡电阻连接到MOS反相器的输出，电源和地分别连接到所述平衡电阻中的一个。

5.权利要求3中记述的匹配滤波器电路，特征在于：

设定MOS反相器的阈值使基准电压成为MOS反相器的电源电压的1/2。

6.权利要求1中记述的匹配滤波器电路，特征在于：

可切换对于各个取样保持电路的控制电路的设定，使得能循环全部取样保持电路。

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