CN1487528A - 数据输出电路和数据输出方法 - Google Patents

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Abstract

一种把内部总线上的数据输出到外部总线上的数据输出电路，该电路包括比较器、反相器和控制器。比较器把外部总线上的数据和内部总线上要被输出的数据进行比较。反相器输出一个信号，该信号是在根据来自比较装置的输出结果，当变化的位数超过了总位数的一半时反相内部总线上的数据而获得的。控制器输出表示数据已经被反相的反相显示信号。还公开了一种数据输出方法。

Description

数据输出电路和数据输出方法
技术领域
本发明涉及数据输出电路和数据输出方法，更具体地，本发明涉及数据输出系统，该系统把存储在半导体存储器中的数据读出到内部总线上，并把这些数据输出到外部总线上。
背景技术
在电子设备中，例如包含如半导体存储器的存储器器件的信息处理设备中，数据传输量增大。多位设备已经从原型机阶段进入实际使用，在该多位设备中，存储器数据总线的信号数(位数)从传统的8位或16位增加到32位或64位，并且电路中的数据处理速度更高。
与此同时，需要例如增大功率容量值的措施来提高系统设备的功率器件的馈电电流，并防止瞬时流动数据总线信号的切换(信号变化)电流所导致的电源电压降。在设备功率设计中的存储器功率设计变得越来越重要。
由于因上述的存储器多位数据总线信号和更高的处理速度，对于所使用的存储器，出现了以下问题。
首先，切换从存储器输出的数据信号具有较高功耗。此外，内部电源电压在切换后波动。不仅是使用同一电源的器件，而且不使用这个电源的器件均可能发生故障。尤其是在蜂窝电话中，电源电压波动的频率成份可能影响到无线电特性等。这是因为由于多位数据总线而同时切换多个位。
将参考图10描述传统的半导体存储器中的数据输出电路的实例。在图10中，总线上的数据是n位(n是值为2或更大的整数)。即传输数据的每条总线的宽度是n位。
作为来自存储器(未示出)的读取放大器的输出的数据总线信号10i(i从0到n)被输入到读取数据锁存电路801，并响应于锁存信号12而被锁存。锁存器的输出作为锁存器数据总线信号20i通过I/O(输入/输出)缓冲电路802，并响应数据输出请求信号11，而作为输出数据40i被输出到外部总线上。
信号的变化时刻由图11A到11E中的T91到T96表示。在这个数据输出电路中，如果输出数据40i中的多个位在时刻T96被同时切换，则如前面描述的那样，电流消耗增大，并且电源电压因多位数据总线(这意味着n更大)而波动。电源电压的波动以噪声出现，它产生各种不利影响。
发明内容
本发明的一个目的是提供一种数据输出电路，该电路减小把数据输出到外部总线上时切换数据信号所产生的瞬时电流消耗，抑制电源电压的变化，并减小噪声。
为了实现上述目的，根据本发明，提供了一种数据输出电路，该电路把内部总线上的数据输出到外部总线上，电路包括：比较装置，用于把外部总线上的数据和内部总线上要被输出的数据进行比较；反相装置，用于输出一个信号，该信号是根据来自比较装置的输出结果，当变化的位数超过了总位数的一半时，通过内部总线上的数据反相而得到的；和控制装置，用于输出表示数据已经被反相的反相显示信号。
附图说明
图1是功能方框图，用于说明根据本发明的一个实施例的数据输出电路；
图2是示出图1中的读取数据锁存电路2的一个实例的电路图；
图3是示出图1中的输出数据控制电路3的数据比较部分的一个实例的电路图；
图4是示出图1中的输出数据控制电路3的数据反相控制部分的一个实例的电路图；
图5A到5H是示出图1中各模块的工作波形的时序图；
图6是功能方框图，用于说明根据本发明的另一实施例的数据输出电路；
图7是示出图6中的输出数据控制电路3的数据比较部分的一个实例的电路图；
图8是示出图6中的输出数据控制电路3的数据反相部分的一个实例的电路图；
图9A到9I是示出图6中各模块的工作波形的时序图；
图10是示出传统的数据输出电路的一个实例的方框图；和
图11A到11E是示出图10中各模块的工作波形的时序图。
具体实施方式
下面将参考附图对本发明的优选实施例进行描述。
将参考图1对根据本发明的一个实施例的数据输出电路进行说明。
根据该实施例的数据输出电路100包含读取放大器1、连接到读取放大器的读取数据锁存电路2、连接到读取数据锁存电路2的输出数据控制电路3，以及连接到输出数据控制电路3的I/O电路4。
锁存信号12被输入到读取数据锁存电路2，而数据输出请求信号11则被输入到I/O电路4.
在图1中，数据总线的位宽度是n。来自读取放大器1(放大从半导体存储器读出的数据的放大器)的读取数据总线信号10i(i从0到n)被输入到读取数据锁存电路2，并响应于锁存信号12而被锁存。作为锁存输出的锁存器数据总线信号20i被输入到输出数据控制电路3。
输出数据控制电路3把输入的锁存器数据总线信号20i和当前出现在外部数据总线上的数据(称为外部数据总线信号50i)逐位地进行比较，其中，当前出现在外部数据总线上的数据和输出数据40i相同。如果变化的位数超过了总位数的一半，则输出数据控制电路3把锁存器数据总线信号20i的所有位反相，并把结果信号作为输出数据总线信号30i输出。输出数据控制电路3产生并输出反相显示信号13，表示该数据已经被反相了。
即，输出数据控制电路3包含比较器3a、反相器3b和控制器3c，其中：比较器3a把输入的锁存器数据总线信号20i和当前出现在外部数据总线上的、与输出数据40i相同的数据逐位地进行比较；反相器3b被连接到比较器3a，并且当比较器3a确定变化的位数超过总位数的一半时，反相器3b输出通过把锁存器数据总线信号20i的所有位反相而得到的信号；控制器3c被连接到反相器3b，并输出表示数据已经被反相的反相显示信号13。
I/O电路4把输出数据总线信号30i作为输出数据40i从输出数据控制电路3传输到外部数据总线。I/O电路4还把输出数据40i作为外部数据总线信号50i反馈到输出数据控制电路3。
图2示出了图1中的读取数据锁存电路2的一个实例。锁存电路和输入的读取数据总线信号10i的各位对应地设置。图2仅示出了对应于i＝0和i＝n的锁存电路，i＝1到n-1的锁存电路也具有同样的配置。
下面将只说明和读取数据总线信号10i的第0位，即i＝0对应的锁存电路。读取数据总线信号100被输入到经过反相器I00串连的N沟道和P沟道晶体管N00和P00的栅极。
锁存信号12被提供给位于晶体管N00和地之间的N沟道晶体管N10的栅极，还被提供给位于晶体管P00和电源VDD之间的P沟道晶体管P10的栅极。
由两个反相器I10和I20的反相器环而形成的锁存部分设置在晶体管N00和P00之间的串连点和锁存器数据总线信号200的输出点之间。
采用这种配置，读取数据总线信号100在锁存信号12的时刻被反相器环的锁存部分锁存。这也适用于剩余的读取数据总线信号101到10n。
图3和图4示出了图1中的输出数据控制电路3的一个实例。
图3示出了输出数据控制电路3中的数据比较部分(比较器3a)的电路实例。数据比较部分包含异或电路Xi和反相显示信号产生电路5，其中异或电路Xi把锁存器数据总线信号20i和外部数据总线信号50i逐位地进行比较，反相显示信号产生电路5接收异或输出，并且在确定超过总位数的一半的位数已经被反相时，产生反相显示信号13。
反相显示信号13表示锁存器数据总线信号20i已经被反相。
将参考图4说明输出数据控制电路3中的数据反相控制部分(反相器3b)的电路实例。数据反相控制部分的电路被设置成和锁存器数据总线信号20i的各位对应。图4仅示出了对应于第0位和第n位的电路。这些电路对所有的位都是相同的，并且将只说明和第0位对应的电路。
锁存器数据总线信号20o通过反相器I30被输入传输门T00。锁存器数据总线信号20o也被直接输入到传输门T10。传输门T00和T10由反相显示信号13的互补信号(利用反相器I40)进行开/关控制。来自传输门T00和T10的输出被作为输出数据总线信号30o输出。
采用这种配置，当反相显示信号13有效时(高电平)，传输门T00打开，通过利用反相器I30反相锁存器数据总线信号20o而得到的信号被作为输出数据总线信号30o输出。
当反相显示信号13不是有效时(低电平)，传输门T10打开，锁存器数据总线信号20o被作为输出数据总线信号30o直接输出。
将参考图5A到图5H说明表示上述电路各部分的工作波形的时序图的实例。利用存储器读操作，读取数据总线信号10i被从读取放大器1输出(T42)。
响应于开始读操作后在器件内部产生的锁存信号12(T43)，读取数据锁存电路2锁存读取数据总线信号10i，并把信号10i作为锁存器数据总线信号20i输出(T44)。
此时，输出数据控制电路3把在开始读操作(T41)时接收到的外部数据总线信号50i和锁存器数据总线信号20i逐位地进行比较。
如果当前出现在外部总线上的数据中变化的位数超过了输出数据时总位数的一半，则反相显示信号13变为有效，并且锁存器数据总线信号20i被反相，并被作为输出数据总线信号30i输出。同时，变为有效并表示数据已经被反相的反相显示信号13也被输出(T45)。
如果数据变化没有超过总位数的一半，则锁存器数据总线信号20i被作为输出数据总线信号30i无须反相而直接输出，并且还输出非有效反相显示信号13。
响应于数据输出请求信号11(T47)，输出数据40i被从I/O电路4输出到外部数据总线(T48)。
将参考图6说明本发明的另一个实施例。在图6中，和图1中相同的标号表示相同的部分。
在这个实施例中，时钟信号CLK被加入到图1的配置中，与此同时，图1中的数据输出请求信号11被省略。图6的实例是钟控电路，该电路把内部总线上的数据作为存储器读取数据而与时钟信号周期同步地输出到外部总线上。
时钟信号CLK被提供给读取数据锁存电路2、输出数据控制电路3和I/O电路4，并且这些电路和时钟信号周期同步地工作。这些电路具有和图2和图3中所示的那些相同的配置。图7和图8示出了输出数据控制电路3的数据比较部分和数据反相控制部分的电路实例。这些电路和图3和图4中的那些相同，将省略其描述。在图7的比较部分中，数据比较请求信号14和时钟信号CLK被提供给反相显示信号产生电路5。
取代图1中的数据输出请求信号11，时钟信号CLK被输入到I/O电路4，并且输出数据40i和时钟信号CLK同步地被输出到外部数据总线上。图9A到图9G示出了在该模块的这些部分的信号波形的工作时序图的实例。图9A到图9G中的T71到T76表示信号的变化时刻，并且该模块的这些部分和时钟信号CLK同步地工作。
也是在这个实施例中，和上述实施例类似，要被输出到外部数据总线上的数据(内部数据总线上的数据)被和先前输出的数据进行比较。如果在该数据中变化的位数超过了总位数的一半，则内部数据总线上的数据被反相，并被输出到外部数据总线。同时还输出表示数据是否已经被反相的反相显示信号。
在上述实施例中，对外部数据总线上的所有位进行位比较和反相/非反相控制。当数据宽度较大并且位数较多时，数据总线被分类为多个组，并针对每个组进行位比较和反相/非反相控制。
位比较和反相/非反相控制可以由外部设置来任意地选择。
如上所述，根据本发明，当比特数据要被从内部总线输出到外部总线时，当前出现在外部数据总线上的数据和内部总线上的输出数据被进行比较。如果在数据中变化的位数超过了总位数的一半，则该数据被反相。此外，产生了表示反相数据被输出的信号，并且反相数据和表示反相的该信号(1位)被输出。
更具体地说，内部数据总线上的数据和刚刚输出到外部总线上的数据被逐位地进行比较。当数据反相位数超过总位数的一半时，内部数据总线上的数据被反相，并被输出到外部数据总线。
因此，本发明可以实现减小在输出数据时切换数据所产生的瞬时电流消耗，并减小电源电压变化所产生的噪声。
数据同时被切换的位数可以被减少，降低了电流消耗和电源电压变化所产生的噪声。当存储器输出数据的数量较大并且变化的位数较多时这些效果更是特别显著。

Claims (11)

1.一种数据输出电路，该电路把内部总线上的数据输出到外部总线上，其特征在于包括：
比较装置(3a)，用于把外部总线上的数据和内部总线上要被输出的数据进行比较；
反相装置(3b)，用于输出一个信号，该信号是根据来自所述比较装置(3a)的输出结果，当变化的位数超过了总位数的一半时反相内部总线上的数据而获得的；和
控制装置(3c)，用于输出表示数据已经被反相的反相显示信号。
2.如权利要求1所述的电路，其中，所述比较装置(3a)、所述反相装置(3b)和所述控制装置(3c)构成了输出数据控制单元(3)。
3.如权利要求2所述的电路，还包括：
放大器(1)，它放大读取的数据；
数据锁存装置(2)，用于锁存从所述放大器输出的数据；和
输入/输出装置(4)，用于把输出数据总线信号作为输出数据，而从所述输出数据控制单元(3)传输到外部数据总线上。
4.如权利要求3所述的电路，其中，所述输入/输出装置(4)把所述输出数据反馈到所述比较装置(3a)。
5.如权利要求3所述的电路，还包括时钟信号提供装置(6)，用于给所述数据锁存装置(2)、所述输出数据控制单元(3)和所述输入/输出装置(4)提供时钟信号。
6.如权利要求1所述的电路，其中，内部总线上的数据包括从存储装置读出的数据。
7.如权利要求1所述的电路，其中，所述比较装置(3a)和所述控制装置(3c)被设置成对应于通过把内部总线分类为多个组所得到的多个组中的每一个。
8.一种把内部总线上的数据输出到外部总线上的数据输出方法，其特征在于包括步骤：
把外部总线上的数据和内部总线上要被输出的数据进行比较；
根据比较结果，当变化的位数超过了总位数的一半时，反相内部总线上的数据，以便把该数据输出到外部总线上；和
输出表示数据已经被反相的数据反相信号。
9.如权利要求8所述的方法，其中，所述比较步骤包含接收时钟信号的步骤。
10.如权利要求8所述的方法，还包括从存储装置读出内部总线上的数据的步骤。
11.如权利要求8所述的方法，其中，
所述比较步骤包含针对通过把内部总线分类为多个组所得到的多个组中的每一个执行所述比较步骤的步骤，和
所述输出步骤包含针对通过把内部总线分类为多个组所得到的多个组中的每一个执行所述输出步骤的步骤。
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