JPH09305374A - 半導体集積回路及びその消費電力削減方法 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を削減する半導体集積回路及びその
消費電力削減方法を得る。 【解決手段】 比較器２２は、レジスタ２１に記憶され
ている前入力、入力信号１である現入力の互いに対応す
る各ビットのうち、同じレベルのビットを出力する。ゼ
ロカウンタ２３は、比較器２２が出力した同じレベルの
ビットの数を数える。そして、予め定められた数より小
さい場合は、現入力が前入力と類似していないため、フ
リップフロップ１１に現入力を反転させることを指示す
る。現入力を反転させることにより、現入力が前入力に
類似するため、ロジック１２の消費電力が削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路及び
その消費電力削減方法に関し、特にクロック信号を受け
て動作するクロック同期式システムにおける半導体集積
回路及びその消費電力削減方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の消費電力の増大
が問題となっている。消費電力を削減するために様々な
試みが行われているが、入力信号の依存性を考慮に入れ
る方法として、２の補数表現を符号−絶対値表現に変え
て演算を行わせることによって消費電力を削減する方法
や、入力信号の順序を変えることによって消費電力を削
減する方法などが有効な方法として提案されている(IEE
E 1994 Custom Integrated Circuits Conference,12.1.
1-12.1-8,pp259-266)。

【０００３】

【発明が解決しようとする課題】しかしながら、算術演
算などの信号処理には２の補数表現による信号処理が本
質的に向いるため、符号−絶対値表現による信号処理を
行う場合、演算部分の設計が複雑化するばかりでなく信
号処理のための制御回路の設計も複雑化する問題点があ
る。また、入力信号の順序を変える場合、信号処理のた
めの制御回路の設計が複雑化するばかりでなく入力信号
を保存しておく機能が必要となる問題点がある。

【０００４】本発明は、これらの問題点を解決するため
になされたものであり、２の補数表現による信号処理を
行い、かつ入力信号の順序を変えずに消費電力を削減す
る半導体集積回路及びその消費電力削減方法を得ること
を目的とする。

【０００５】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、消費電力の削減の対象である消費電力
被削減部と、前記消費電力被削減部に入力する複数のビ
ットからなる前入力を記憶する前入力記憶部と、前記前
入力記憶部に記憶されている前入力と、前記前入力が前
記消費電力被削減部に入力した後に前記消費電力被削減
部に入力する複数のビットからなる現入力とを受けて、
前記現入力，前記前入力の各ビットの状態に基づいて、
前記消費電力被削減部の消費電力を少なくするために前
記現入力の各ビットを反転させるか否かを判断する反転
判断部と、前記現入力と前記反転判断部の判断結果とを
受けて、前記判断結果に基づいて、前記現入力を反転さ
せて、またはそのままの状態で前記消費電力被削減部に
出力する反転部とを備える。

【０００６】本発明の請求項２に係る課題解決手段にお
いて、前記反転判断部は、前記現入力，前入力の互いに
対応する各ビットの状態を比較して比較結果を出力する
する比較部と、前記比較結果を受けて、前記現入力，前
入力の互いに対応する各ビットのうち、同じレベルのビ
ットの数が予め設定されている数より大きいか小さいか
で、前記現入力の各ビットを反転させるか否かを判断す
るカウント部とを備える。

【０００７】本発明の請求項３に係る課題解決手段にお
いて、前記反転判断部は、前記現入力を反転させる場合
の前記前入力のビットの状態に対する前記現入力のビッ
トの状態の第１の組み合わせと、前記現入力を反転させ
ない場合の前記前入力のビットの状態に対する前記現入
力のビットの状態の第２の組み合わせとを予め記憶して
おく組み合わせ記憶部を含み、前記現入力のビットの状
態と前記前入力のビットの状態とが前記第１の組み合わ
せあるいは前記第２の組み合わせに当てはまるか否かで
前記現入力の各ビットを反転させるか否かを判断する。

【０００８】本発明の請求項４に係る課題解決手段は、
消費電力の削減の対象となり、内部のすべてのノードを
一定のレベルすることができる消費電力被削減部と、前
記消費電力被削減部の内部の全てのノードを前記一定の
レベルにした後に前記消費電力被削減部に入力する複数
のビットからなる現入力を受けて、前記現入力の各ビッ
トの状態に基づいて、前記消費電力被削減部の消費電力
を少なくするために前記現入力の各ビットを反転させる
か否かを判断する反転判断部と、前記現入力と前記反転
判断部の判断結果とを受けて、前記判断結果に基づい
て、前記現入力を反転させて、またはそのままの状態で
前記消費電力被削減部に出力する反転部とを備える。

【０００９】本発明の請求項５に係る課題解決手段にお
いて、前記反転判断部は、前記現入力のビットのうち、
同じレベルのビットを受けて、そのビットの数が予め設
定されている数より大きいか小さいかで、前記現入力の
各ビットを反転させるか否かを判断する。

【００１０】本発明の請求項６に係る課題解決手段にお
いて、前記反転判断部は、前記現入力を反転させる場合
の前記現入力のビットの状態の第１の組み合わせと、前
記現入力を反転させない場合の前記現入力のビットの状
態の第２の組み合わせとを予め記憶しておく組み合わせ
記憶部を含み、前記現入力のビットの状態が前記第１の
組み合わせあるいは前記第２の組み合わせに当てはまる
か否かで前記現入力の各ビットを反転させるか否かを判
断する。

【００１１】本発明の請求項７に係る課題解決手段は、
消費電力の削減の対象となる第１の消費電力被削減部
と、前記第１の消費電力被削減部に入力する複数のビッ
トからなる前入力を記憶する前入力記憶部と、前記前入
力記憶部に記憶されている前入力と、前記前入力が前記
第１の消費電力被削減部に入力した後に前記第１の消費
電力被削減部に入力する複数のビットからなる第１の第
１の現入力とを受けて、前記第１の第１の現入力，前記
前入力の各ビットの状態に基づいて、前記第１の消費電
力被削減部の消費電力を少なくするために前記第１の第
１の現入力の各ビットを反転させるか否かを判断する第
１の反転判断部と、前記第１の第１の現入力と前記第１
の反転判断部の判断結果とを受けて、前記判断結果に基
づいて、前記第１の第１の現入力を反転させて、または
そのままの状態で前記第１の消費電力被削減部に出力す
る第１の反転部とからなる第１の構成と、消費電力の削
減の対象となり、内部のすべてのノードを一定のレベル
とすることができる第２の消費電力被削減部と、前記第
２の消費電力被削減部の内部の全てのノードを前記一定
のレベルにした後に前記第２の消費電力被削減部に入力
する複数のビットからなる第２の現入力を受けて、前記
第２の現入力の各ビットの状態に基づいて、前記第２の
消費電力被削減部の消費電力を少なくするために前記第
２の現入力の各ビットを反転させるか否かを判断する第
２の反転判断部と、前記第２の現入力と前記第２の反転
判断部の判断結果とを受けて、前記判断結果に基づい
て、前記第２の現入力を反転させて、またはそのままの
状態で前記第２の消費電力被削減部に出力する第２の反
転部とからなる第２の構成との少なくとも一方を直列に
接続し、前段の前記第１あるいは第２の構成の前記第２
の消費電力被削減部の出力が前記第１あるいは第２の現
入力として後段の前記第１あるいは第２の反転判断部及
び前記第１あるいは第２の反転部に入力される。

【００１２】本発明の請求項８に係る課題解決手段は、
前記消費電力被削減部の出力と前記反転判断部の判断結
果とを受けて、前記判断結果に基づいて、前記消費電力
被削減部の出力を反転させて、またはそのままの状態で
前記消費電力被削減部から出力する別の反転部をさらに
備える。

【００１３】本発明の請求項９に係る課題解決手段にお
いて、前記消費電力被削減部は加算器である。

【００１４】本発明の請求項１０に係る課題解決手段に
おいて、前記消費電力被削減部は、前記判断結果をさら
に受け、前記反転部が前記現入力を反転した場合のみに
用いられる反転用回路を含み、前記判断結果に基づい
て、前記反転用回路を用いて前記現入力を処理する場合
と前記反転用回路を用いないで前記現入力を処理する場
合とを選択する。

【００１５】本発明の請求項１１に係る課題解決手段に
おいて、前記消費電力被削減部は、乗算器である。

【００１６】本発明の請求項１２に係る課題解決手段
は、前記現入力を出力するメモリと前記別の反転部の出
力を受けるマイクロプロセッサとをさらに備え、前記消
費電力被削減部は前記メモリと前記マイクロプロセッサ
間のバスである。

【００１７】本発明の請求項１３に係る課題解決手段
は、前記現入力を出力するキャッシュメモリと前記別の
反転部の出力を受けるＣＰＵとをさらに備え、前記消費
電力被削減部は前記キャッシュメモリと前記ＣＰＵ間の
バスである。

【００１８】本発明の請求項１４に係る課題解決手段
は、消費電力の削減の対象である消費電力被削減部に入
力する複数のビットからなる前入力を前入力記憶部に記
憶しておく第１のステップと、前記前入力記憶部に記憶
されている前入力と、前記前入力が前記消費電力被削減
部に入力した後に前記消費電力被削減部に入力する複数
のビットからなる現入力とを受けて、前記現入力，前記
前入力の各ビットの状態に基づいて、前記消費電力被削
減部の消費電力を少なくするために前記現入力の各ビッ
トを反転させるか否かを判断する第２のステップと、前
記第２のステップにおける判断の結果に基づき、前記消
費電力被削減部の消費電力が小さくなる場合は、前記現
入力の各ビットを反転し、そうでない場合は反転せずに
前記消費電力被削減部に入力する第３のステップと、前
記現入力を前記前入力として前記第１から第３のステッ
プを繰り返す第４のステップとを備える。

【００１９】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１における半
導体集積回路の構成の主要部を示すブロック図である。
図１に示すように、本発明の半導体集積回路は、クロッ
ク同期システム１０とコントロール部２０とを含む。

【００２０】まず、クロック同期システム１０について
説明する。クロック同期システム１０は反転部であるフ
リップフロップ１１，消費電力の削減の対象である消費
電力被削減部のロジック１２，反転部であるフリップフ
ロップ１３から構成される。フリップフロップ１１は入
力信号１、クロック信号３及びコントロール部２０のノ
ード２０ａにおける信号を受ける。入力信号１はｎビッ
ト（ｎは整数）である。このフリップフロップ１１はク
ロック信号３のエッジのタイミングで入力信号１を保持
する通常のフリップフロップ回路の機能と、ノード２０
ａにおける信号の値に対応して入力信号１を反転させ
て、あるいはそのままノード１０ｂに出力する機能とを
もっている。なお、ノード２０ａにおける信号は、入力
信号１を反転させるか否かを示す信号である。ノード１
０ａには、クロック信号３の１周期の間、入力信号１が
保持される。入力信号１及び入力信号１に相当するノー
ド１０ａにおける信号を現入力と称す。

【００２１】ロジック１２はノード１０ｂにおける信号
とコントロール部２０のノード２０ｂにおける信号とを
受ける。このロジック１２は、ノード１０ｂにおける信
号が、入力信号１が反転した信号である場合のみに用い
られる回路（以下「反転用回路１２ａ」と称す）を含
む。また、ノード２０ｂにおける信号は、ノード１０ｂ
における信号が、入力信号１が反転した信号であるか否
かを示す信号である。このノード２０ｂにおける信号の
値に応じて、反転用回路１２ａを用いて、あるいは反転
用回路１２ａを用いずにノード１０ｂにおける信号を処
理して、その処理結果をノード１０ｃに出力する。

【００２２】フリップフロップ１３はノード１０ｃにお
ける信号、クロック信号３及びノード２０ｃにおける信
号を受ける。このフリップフロップ１３はクロック信号
３のエッジのタイミングでノード１０ｃにおける信号を
保持する通常のフリップフロップ回路の機能と、ノード
２０ｃにおける信号の値に対応してノード１０ｃにおけ
る信号を反転させて、あるいはそのままノード１０ｄに
出力する機能とをもっている。なお、ノード２０ｃにお
ける信号は、ノード１０ｂにおける信号が、入力信号１
が反転した信号であるか否かを示す信号である。ノード
１０ｄにおける信号を出力信号２とする。

【００２３】次にコントロール部２０について説明す
る。コントロール部２０は、前入力記憶部であるレジス
タ２１，比較器２２，カウント部であるゼロカウンタ２
３，ラッチ２４及びラッチ２５から構成される。比較器
２２及びゼロカウンタ２３より反転判断部を構成する。
レジスタ２１はクロック信号３及びノード１０ａにおけ
る信号を受け、クロック信号３の１周期の前のノード１
０ａにおける信号を保持するレジスタである。このレジ
スタ２１に保持されている信号を前入力と称す。比較器
２２は現入力と前入力とを受け、現入力の各ビットと前
入力の各ビットとを比較する。ゼロカウンタ２３は比較
器２２の比較結果を受けて、その比較結果から現入力，
前入力の互いに対応ずけられた各ビットのうち、同じレ
ベルのビットの数を数を数えて、そのカウント数と予め
定められている値との大小関係より、”Ｈ”レベルある
いは”Ｌ”レベルの信号をノード２０ａに出力する。ラ
ッチ２４はクロック信号３及びノード２０ａにおける信
号を受けて、クロック信号３に応じてノード２０ａにお
ける信号を保持し、保持されている信号をノード２０ｂ
に出力する。ラッチ２５はクロック信号３及びノード２
０ｂにおける信号を受けて、クロック信号３に応じてノ
ード２０ｂにおける信号を保持し、保持されている信号
をノード２０ｃに出力する。

【００２４】図２はフリップフロップ１１，フリップフ
ロップ１３の一例を示す回路構成図である。フリップフ
ロップ１１とフリップフロップ１３とは同じ回路構成で
ある。相補型トランジスタ１１ａ，１１ｄを構成してい
るＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲー
ト電極はクロック信号３を受ける。インバータ１１ｂ，
インバータ１１ｅは信号を保持するために使われる。排
他的論理和１１ｃはノード１１ｇにおける信号とノード
１１ｈにおける信号とを入力とする。ノード１１ｈにお
ける信号が”Ｌ”レベルの場合は排他的論理和１１ｃは
バッファと等価になるため、排他的論理和１１ｃはノー
ド１１ｇにおける信号をそのままの値で出力し、ノード
１１ｈの信号が”Ｈ”レベルの場合は排他的論理和１１
ｃはインバータと等価になるため、排他的論理和１１ｃ
はノード１１ｇにおける信号を反転して出力する。フリ
ップフロップ１１，フリップフロップ１３は入力信号１
のビット幅の数ｎだけ用意する。図１及び図２を参照し
て、フリップフロップ１１において、ノード１１ｆは入
力信号１を受け、ノード１１ｇは図示する以外にもノー
ド１０ａに接続され、ノード１１ｈは、ノード２０ａに
接続され、ノード１１ｉはノード１０ｂに接続される。
フリップフロップ１３において、ノード１１ｆはノード
１０ｃに接続され、ノード１１ｈはノード２０ｃに接続
され、ノード１１ｉはノード１０ｄに接続されている。

【００２５】図３はラッチ２４の一例を示す回路構成図
である。図１及び図３を参照して、相補型トランジスタ
２４ａはクロック信号３が”Ｌ”レベルの場合に導通状
態になりノード２０ａにおける信号を取り込み、クロッ
ク信号３が”Ｈ”レベルの場合に非導通状態になり、イ
ンバータ２４ｂはクロック信号３が”Ｌ”レベルの場合
に取り込んだ信号を保持し、その保持されている信号は
ノード２０ｂに出力される。図４はラッチ２５の一例を
示す回路構成図である。図１及び図４を参照して、相補
型トランジスタ２５ａはクロック信号３が”Ｈ”レベル
の場合に導通状態になりノード２０ｂにおける信号を取
り込み、”Ｌ”レベルの場合に非導通状態になり、イン
バータ２５ｂは”Ｈ”レベルのときに取り込んだ信号を
保持し、その保持されている信号はノード２０ｃに出力
される。ラッチ２４，ラッチ２５は入力信号１のビット
幅の数ｎだけ用意する。

【００２６】図５はレジスタ２１の一例を示す回路構成
図である。レジスタ２１はフリップフロップ回路が入力
信号１のビット幅の数ｎだけ並んだものである。図６は
そのフリップフロップ回路の回路構成図である。このフ
リップフロップ回路はラッチ２４とラッチ２５を組み合
わせたものである。

【００２７】図７は比較器２２の一例を示す回路構成図
である。比較器２２は排他的論理和が入力信号１のビッ
ト幅の数ｎだけ並んだものであり、前入力と現入力が同
じ場合は”Ｌ”レベルを、違う場合は”Ｈ”レベルを出
力する。

【００２８】図８はゼロカウンタ２３の一例を示す回路
構成図である。ゼロカウンタ２３はフルアダーから成
る。図８に示すゼロカウント２３は、入力信号１のビッ
ト幅が８ビットと仮定したときの回路図で、８ビットの
半分以上、つまり４個以上の入力に”Ｈ”レベルが立っ
たときに”Ｈ”レベルを出力する。図９はフルアダーの
回路構成図である。

【００２９】図１０はロジック１２の回路構成図であ
る。ロジック１２は上述したように反転用回路１２ａを
含む。ノード２０ｂの値が”Ｌ”レベルの場合、つまり
ノード１０ｂにおける信号が、入力信号１が反転してい
ない信号である場合、ロジック１２は反転用回路１２ａ
を用いないでノード１０ｂにおける信号を処理する。ノ
ード２０ｂの値が”Ｈ”レベルのとき、つまりノード１
０ｂにおける信号が、入力信号１が反転した信号である
場合、ロジック１２は反転用回路１２ａを用いてノード
１０ｂにおける信号を処理する。

【００３０】図３０は、本発明の半導体集積回路の消費
電力の削減方法を示すフローチャートである。その手順
は、まずステップ１００を参照して、予めレジスタ２１
に前入力を記憶しておく。次にステップ１０１を参照し
て、レジスタ２１に記憶されている前入力と、前入力を
ロジック１２に入力した後にロジック１２に入力する複
数のビットからなる現入力とを受けて、現入力，前入力
の各ビットの状態に基づいて、ロジック１２の消費電力
を少なくするために現入力の各ビットを反転させるか否
かを判断する。次にステップ１０２を参照して、現入力
を反転した方がロジック１２の消費電力が小さくなる場
合は、現入力の各ビットを反転する。次に、ステップ１
０３を参照して、現入力をロジック１２に入力する。次
に、ステップ１０４を参照して、現入力を前入力として
レジスタ２１に記憶する。なお、ステップ１０４はノー
ド１０５に位置していてもよい。

【００３１】次に具体的に信号の流れを図１１のタイミ
ングチャートを使って消費電力の削減方法を説明する。
時刻Ｔ１において、クロック信号３が”Ｌ”レベルか
ら”Ｈ”レベルになったとき、フリップフロップ１１は
入力信号１ａを取り込み、取り込んだ入力信号１ａをノ
ード１０ａに出力する。ノード１０ａにおける信号は現
入力である。その現入力はコントロール部２０中の比較
器２２へ送られる。

【００３２】次に比較器２２は現入力とレジスタ２１に
保持されている前入力との比較を行い比較結果をノード
２０ｄに出力する。比較器２２による比較は各ビット毎
に行われ、現入力と前入力との値が同じ場合は”Ｌ”レ
ベルを、違う場合は”Ｈ”レベルをノード２０ｄに出力
する。ノード２０ｄにおける信号はゼロカウンタ２３へ
送られる。

【００３３】次にゼロカウンタ２３はノード２０ｄにお
ける信号の”Ｌ”レベルのビットの数を数える。このカ
ウント数が予め定められた数より大きいか小さいかによ
って、”Ｌ”レベルの信号あるいは”Ｈ”レベルの信号
をノード２０ａに出力する。例えば図８に示すゼロカウ
ンタ２３のように、入力信号１がビット幅が８ビットの
場合、入力信号１のビット幅の２分の１のビット数、す
なわち４ビットを定める。そして、ノード２０ｄにおけ
る信号の”Ｌ”レベルのビットの数が４未満の場合
は、”Ｌ”レベルの信号をノード２０ａに出力し、ノー
ド２０ｄにおける信号の”Ｈ”レベルのビットの数が４
以上の場合は、”Ｈ”レベルの信号をノード２０ａに出
力する。ノード２０ａにおける信号はラッチ２４及びク
ロック同期システム１０中のフリップフロップ１１に送
られる。

【００３４】次にフリップフロップ１１はノード２０ａ
における信号が”Ｌ”レベルの場合、入力信号１を反転
させない。逆に”Ｈ”レベルの場合、入力信号１を反転
させる。ラッチ２４はクロック信号３が”Ｈ”レベルの
期間は非導通状態になっているため、ノード２０ｂは変
化しない。

【００３５】次に時刻Ｔ２において、クロック信号３
が”Ｌ”レベルになったとき、フリップフロップ１１は
入力信号１をノード１０ｂを介してロジック１２へ出力
する。またラッチ２４は導通状態になりノード２０ａに
おける信号をノード２０ｂに出力する。ノード２０ｂに
おける信号はロジック１２へ送られる。ロジック１２は
ノード２０ｂにおける信号が”Ｌ”レベルの信号あるい
は”Ｈ”レベルの信号によって、ノード１０ｂにおける
信号が、入力信号１が反転した信号であるか否かを判断
できる。ノード２０ｂにおける信号が”Ｌ”レベル、即
ちノード１０ｂにおける信号が、入力信号１が反転して
いない信号である場合は反転用回路１２ａを用いずにロ
ジック１２がノード１０ｂにおける信号を処理してノー
ド１０ｃに出力する。ノード２０ｂにおける信号が”
Ｈ”レベル、即ちノード１０ｂにおける信号が、入力信
号１が反転した信号である場合は反転用回路１２ａを用
いたロジック１２がノード１０ｂにおける信号を処理し
てノード１０ｃに出力する。ロジック１２の回路構成に
よっては、ノード１０ｂにおける信号を反転用回路１２
ａを用いて処理されたノード１０ｃにおける信号の値
は、そのノード１０ｂにおける信号を反転用回路１２ａ
を用いずに処理されたノード１０ｃにおける信号の値を
反転した値である回路構成がある。本実施の形態では、
ロジック１２はこのような回路構成とする。またレジス
タ２１は現入力を取り込む。取り込んだ現入力はクロッ
ク信号３が次の時刻Ｔ３においてクロック信号３が”
Ｈ”レベルになったときに前入力として使われる。ラッ
チ２５はクロック信号３が”Ｌ”レベルの期間は非導通
状態になっているため、ノード２０ｃは変化しない。

【００３６】次に時刻Ｔ３において、クロック信号３
が”Ｈ”レベルになったとき、フリップフロップ１３は
ノード１０ｃにおける信号を取り込む。またラッチ２５
は導通状態になりノード２０ｂにおける信号をノード２
０ｃに出力する。ノード２０ｃにおける信号はフリップ
フロップ１３へ送られる。

【００３７】フリップフロップ１３はノード２０ｃにお
ける信号が”Ｌ”レベルの信号あるいは”Ｈ”レベルの
信号によって、反転用回路１２ａを用いずにロジック１
２がノード１０ｂにおける信号を処理してノード１０ｃ
に出力した場合か、あるいは反転用回路１２ａを用いて
ロジック１２がノード１０ｂにおける信号を処理してノ
ード１０ｃに出力した場合かを判断できる。ノード２０
ｃにおける信号が”Ｌ”レベル、即ち反転用回路１２ａ
を用いずにロジック１２がノード１０ｂにおける信号を
処理してノード１０ｃに出力した場合は、ノード１０ｃ
における信号を反転させない。逆にノード２０ｃにおけ
る信号が”Ｈ”レベル、即ち反転用回路１２ａを用いて
ロジック１２がノード１０ｂにおける信号を処理してノ
ード１０ｃに出力した場合は、ノード１０ｃにおける信
号を反転させる。

【００３８】従って、上述したように、ノード１０ｂに
おける信号を反転用回路１２ａを用いてロジック１２が
処理して出力したノード１０ｃにおける信号の値は、そ
のノード１０ｂにおける信号を反転用回路１２ａを用い
ずにロジック１２が処理して出力したノード１０ｃにお
ける信号の値を反転した値であるが、反転用回路１２ａ
を用いてロジック１２がノード１０ｂにおける信号を処
理してノード１０ｃに出力した場合は、フリップフロッ
プ１３がノード１０ｃにおける信号を反転させることに
より、入力信号１を入力して反転用回路１２ａを用いず
にロジック１２が処理した場合と、その同じ入力信号１
を入力して反転用回路１２ａを用いてロジック１２が処
理した場合とで、後述するノード１０ｄに出力される出
力信号２の値を同じにする。フリップフロップ１１は、
新しい入力信号１ｂを取り込む。

【００３９】次に時刻Ｔ４において、クロック信号３
が”Ｌ”レベルになったとき、フリップフロップ１３は
上述したノード１０ｃにおける信号を反転させない又は
反転させた信号をノード１０ｄに出力する。

【００４０】ゼロカウンタ２３のカウント数は、前入力
と現入力の値が違ったビットの数を表わしている。通
常、前入力と現入力とが近いほど動作するゲート数が少
ないため消費電力が小さくなる。ロジック１２における
処理（例えば演算等）を行う前に現入力を前入力と比較
し、そのままの現入力の方が前入力に近ければ現入力を
そのまま使い演算を行い、現入力を反転した方が前入力
に近ければ反転して処理を行う。こうすることで、ロジ
ック１２の消費電力を削減することができる。以上のよ
うに、コントロール部２０，フリップフロップ１１中の
信号を反転させる機能，フリップフロップ１３中の信号
を反転させる機能を実現する部分にオーバーヘッドがあ
り通常のシステムに比べ消費電力が増えるが、入力を反
転することによる削減した分の消費電力の量が、そのオ
ーバーヘッドより増加した分の消費電力の量より小さけ
れば全体として消費電力を削減することができる。

【００４１】実施の形態２．図１２は本発明の実施の形
態２における半導体集積回路の構成の主要部を示すブロ
ック図である。図１２における半導体集積回路の構成は
図１と主として同様であり、図１における比較器２２及
びゼロカウンタ２３からなる部分をルックアップテーブ
ル２６に置き換える。

【００４２】図１３はルックアップテーブル２６の一例
を示す図である。ルックアップテーブル２６は一般的な
メモリであればよく、ＤＲＡＭ、ＳＲＡＭあるいはＲＯ
Ｍなどで構成される。前入力はローデコーダ２６ａへ入
力され、現入力はコラムデコーダ２６ｃへ入力される。
組み合わせ記憶部であるメモリアレイ２６ｂには、現入
力を反転させる方が消費電力が小さい場合の前入力のビ
ットの状態に対する現入力のビットの状態の組み合わせ
と、現入力を反転させない方が消費電力が小さい場合の
前入力のビットの状態に対する現入力のビットの状態の
組み合わせとを予め記憶しておく。前者の組み合わせの
場合は、ノード２０ａに１ビットの”Ｈ”レベルの信号
が出力され、後者の組み合わせの場合は、ノード２０ａ
に１ビットの”Ｌ”レベルの信号が出力される。

【００４３】信号の流れを図１４のタイミングチャート
を使って説明する。時刻Ｔ１において、クロック信号３
が”Ｈ”レベルになったとき、フリップフロップ１１は
入力信号１を取り込み、取り込んだ入力信号１をノード
１０ａに出力する。ノード１０ａにおける信号は現入力
である。その現入力はコントロール部２０中のルックア
ップテーブル２６へ送られる。

【００４４】次にルックアップテーブル２６は現入力と
レジスタ２１に保持されている前入力をローアドレスと
して入力し、現入力をコラムアドレスとして入力し、”
Ｌ”レベルあるいは”Ｈ”レベルのビットをノード２０
ａに出力する。ノード２０ａにおける信号はラッチ２４
及びクロック同期システム１０中のフリップフロップ１
１に送られる。

【００４５】次にフリップフロップ１１はノード２０ａ
における信号が”Ｌ”レベルの場合、入力信号１を反転
させない。逆に”Ｈ”レベルの場合、入力信号１を反転
させる。ラッチ２４はクロック信号３が”Ｈ”レベルの
期間は非導通状態になっているため、ノード２０ｂは変
化しない。

【００４６】次に時刻Ｔ２において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様である。

【００４７】次に時刻Ｔ３において、クロック信号３
が”Ｈ”レベルになったときは、実施の形態１における
説明と同様である。

【００４８】次に時刻Ｔ４において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様である。

【００４９】以上のようにルックアップテーブル２６を
使って入力信号を反転するかどうかを判断することによ
って消費電力を削減することができる。コントロール部
２０，フリップフロップ１１，フリップフロップ１３中
の信号を反転させる機能を実現する部分にオーバーヘッ
ドがあり通常のシステムに比べ消費電力が増えるが、入
力を反転することによる削減した分の消費電力の量が、
そのオーバーヘッドより増加した分の消費電力の量より
小さければ全体として消費電力を削減することができ
る。

【００５０】実施の形態３．図１５は本発明の実施の形
態３における半導体集積回路の構成の主要部を示すブロ
ック図である。図１５における半導体集積回路の構成は
図１と主として同様であり、図１におけるレジスタ２
１，比較器２２及びゼロカウンタ２３からなる部分をゼ
ロカウンタ２３に置き換える。即ち、図１におけるレジ
スタ２１及び比較器２２を削除し、ゼロカウンタ２３の
入力をノード１０ａに接続し、ゼロカウンタ２３の出力
をノード２０ａに接続する。また、ロジック１２をロジ
ック１４に置き換える。ロジック１４の内部の構成は、
主として実施の形態１における説明と同様であり、異な
るところは、ロジック１４はプリディスチャージ方式で
あり、クロック信号３をさらに受ける。

【００５１】ここでプリディスチャージ方式とは、ロジ
ック１４が演算等の処理を行う前に、ロジック１４内の
すべてのノードを”Ｌ”レベルにする方式でよく用いら
れる。本実施の形態の場合、クロック信号３が”Ｈ”レ
ベルの場合、ロジック１４内のすべてのノードは”Ｌ”
レベルになる。一方、クロック信号３が”Ｌ”レベルの
場合、ロジック１４は演算等の処理が可能になる。

【００５２】信号の流れを図１６のタイミングチャート
を使って説明する。時刻Ｔ１において、クロック信号３
が”Ｈ”レベルになったとき、ロジック１４内のすべて
のノードは”Ｌ”レベルになる。また、フリップフロッ
プ１１は入力信号１を取り込み、取り込んだ入力信号１
をノード１０ａに出力する。ノード１０ａにおける信号
は現入力である。その現入力はコントロール部２０中の
ゼロカウンタ２３へ送られる。

【００５３】次にゼロカウンタ２３はノード１０ａにお
ける現入力の”Ｌ”レベルのビットの数を数える。この
カウント数が予め定められた数より大きいか小さいかに
よって、”Ｌ”レベルの信号あるいは”Ｈ”レベルの信
号をノード２０ａに出力する。例えば図８に示すゼロカ
ウンタ２３のように、入力信号１がビット幅が８ビット
の場合、入力信号１のビット幅の２分の１のビット数、
すなわち４ビットを定める。そして、ノード２０ｄにお
ける信号の”Ｌ”レベルのビットの数が４未満の場合
は、”Ｌ”レベルの信号をノード２０ａに出力し、ノー
ド２０ｄにおける信号の”Ｈ”レベルのビットの数が４
以上の場合は、”Ｈ”レベルの信号をノード２０ａに出
力する。ノード２０ａにおける信号はラッチ２４及びク
ロック同期システム１０中のフリップフロップ１１に送
られる。

【００５４】次にフリップフロップ１１はノード２０ａ
における信号が”Ｌ”レベルの場合、入力信号１を反転
させない。逆に”Ｈ”レベルの場合、入力信号１を反転
させる。ラッチ２４はクロック信号３が”Ｈ”レベルの
期間は非導通状態になっているため、ノード２０ｂは変
化しない。

【００５５】次に時刻Ｔ２において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様であり、クロック信号３が”Ｌ”レベルにな
ったとき、ロジック１４は演算等の処理が可能な状態に
なる。

【００５６】次に時刻Ｔ３において、クロック信号３
が”Ｈ”レベルになったときは、実施の形態１における
説明と同様であり、さらに、ロジック１４内のすべての
ノードは”Ｌ”レベルになる。

【００５７】次に時刻Ｔ４において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様であり、さらに、ロジック１４は演算等の処
理が可能な状態になる。

【００５８】ゼロカウンタ２３のカウント数は、現入力
の”Ｌ”レベルのビットの数を表わしている。ロジック
１４はプリディスチャージ方式なので、入力信号１に”
Ｌ”レベルのビットが多いほうがロジック内の充電する
ノード数が少なくて済み消費電力が小さくなる。本発明
はロジック１４が演算等の処理を行う前に現入力の”
Ｌ”レベルのビットの数を数えて、現入力そのままの方
が”Ｌ”レベルのビットが多ければそのまま用いて処理
し、反転したほうが”Ｌ”レベルのビットが多ければ反
転して処理する。こうすることで、ロジックの消費電力
を削減することができる。

【００５９】以上のようにプリディスチャージ方式のロ
ジック１４において、ゼロカウンタ２３を使って入力信
号を反転するかどうかを判断することによって消費電力
を削減することができる。コントロール部２０，フリッ
プフロップ１１，フリップフロップ１３中の信号を反転
させる機能を実現する部分にオーバーヘッドがあり通常
のシステムに比べ消費電力が増えるが、入力を反転する
ことによる削減した分の消費電力の量が、そのオーバー
ヘッドより増加した分の消費電力の量より小さければ全
体として消費電力を削減することができる。

【００６０】実施の形態４．図１７は本発明の実施の形
態４における半導体集積回路の構成の主要部を示すブロ
ック図である。図１５における半導体集積回路の構成は
図１と主として同様であり、図１におけるレジスタ２
１，比較器２２及びゼロカウンタ２３からなる部分をル
ックアップテーブル２７に置き換える。即ち、図１にお
けるレジスタ２１，比較器２２及びゼロカウンタ２３を
削除し、ルックアップテーブル２７の入力をノード１０
ａに接続し、ルックアップテーブル２７の出力をノード
２０ａに接続する。また、ロジック１２をロジック１４
に置き換える。ロジック１４の内部の構成は、主として
実施の形態１における説明と同様であり、異なるところ
は、ロジック１４はプリディスチャージ方式であり、ク
ロック信号３をさらに受ける。

【００６１】図１８はルックアップテーブル２７の一例
を示す図である。ルックアップテーブル２７は一般的な
メモリであればよく、ＤＲＡＭ、ＳＲＡＭあるいはＲＯ
Ｍなどで構成される。前入力はローデコーダ２７ａへ入
力される。組み合わせ記憶部であるメモリアレイ２７ｂ
には、現入力を反転させる方が消費電力が小さい場合の
現入力のビットの状態の組み合わせと、現入力を反転さ
せない方が消費電力が小さい場合の現入力のビットの状
態の組み合わせとを予め記憶しておく。前者の組み合わ
せの場合は、ノード２０ａに１ビットの”Ｈ”レベルの
信号が出力され、後者の組み合わせの場合は、ノード２
０ａに１ビットの”Ｌ”レベルの信号が出力される。

【００６２】信号の流れを図１９のタイミングチャート
を使って説明する。時刻Ｔ１において、クロック信号３
が”Ｈ”レベルになったとき、ロジック１４内のすべて
のノードは”Ｌ”レベルになる。また、フリップフロッ
プ１１は入力信号１を取り込み、取り込んだ入力信号１
をノード１０ａに出力する。ノード１０ａにおける信号
は現入力である。その現入力はコントロール部２０中の
ルックアップテーブル２７へ送られる。

【００６３】次にルックアップテーブル２７は現入力を
ローアドレスとて入力し、”Ｌ”レベルあるいは”Ｈ”
レベルのビットをノード２０ａに出力する。ノード２０
ａにおける信号はラッチ２４及びクロック同期システム
１０中のフリップフロップ１１に送られる。

【００６４】次にフリップフロップ１１はノード２０ａ
における信号が”Ｌ”レベルの場合、入力信号１を反転
させない。逆に”Ｈ”レベルの場合、入力信号１を反転
させる。ラッチ２４はクロック信号３が”Ｈ”レベルの
期間は非導通状態になっているため、ノード２０ｂは変
化しない。

【００６５】次に時刻Ｔ２において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様であり、クロック信号３が”Ｌ”レベルにな
ったとき、ロジック１４は演算等の処理が可能な状態に
なる。

【００６６】次に時刻Ｔ３において、クロック信号３
が”Ｈ”レベルになったときは、実施の形態１における
説明と同様であり、さらに、ロジック１４内のすべての
ノードは”Ｌ”レベルになる。

【００６７】次に時刻Ｔ４において、クロック信号３
が”Ｌ”レベルになったときは、実施の形態１における
説明と同様であり、さらに、ロジック１４は演算等の処
理が可能な状態になる。

【００６８】以上のようにプリディスチャージ方式のロ
ジック１４において、ルックアップテーブル２６を使っ
て入力信号を反転するかどうかを判断することによって
消費電力を削減することができる。以上のように、コン
トロール部２０，フリップフロップ１１，フリップフロ
ップ１３中の信号を反転させる機能を実現する部分にオ
ーバーヘッドがあり通常のシステムに比べ消費電力が増
えるが、入力を反転することによる削減した分の消費電
力の量が、そのオーバーヘッドより増加した分の消費電
力の量より小さければ全体として消費電力を削減するこ
とができる。

【００６９】実施の形態５．本実施の形態は、実施の形
態１乃至４を複数並べた構成である。図２０は本発明の
実施の形態５における半導体集積回路の構成の主要部を
示すブロック図である。図２０において、それぞれのロ
ジック１５はロジック１２あるいはロジック１４であ
る。それぞれのコントロール部２０は、実施の形態１乃
至４において説明したコントロール部２０のいずれかに
相当する。但し、ロジック１５がロジック１４の場合
は、そのロジック１４のノード２０ｂに接続されている
コントロール部２０は実施の形態３または４におけるコ
ントロール部２０を用いる。クロック同期システム１
０’はフリップフロップ１１，ロジック１５，フリップ
フロップ１１，ロジック１５，…，フリップフロップ１
１，ロジック１５，フリップフロップ１３からなる。

【００７０】また、２段目のコントロール部２０のノー
ド２０ｃと初段のコントロール部２０のノード２０ｃと
を排他的論理和回路４が受ける。３段目以降のコントロ
ール部２０のノード２０ｃを受ける排他的論理和回路４
はまた、前段のコントロール部２０のノード２０ｃを受
けた排他的論理和回路４の出力ノード２０ｅを受ける。
最終段のコントロール部２０のノード２０ｃを受けた排
他的論理和回路４の出力ノード２０ｅは、最終段である
フリップフロップ１３のノード１１ｈに接続する。この
ように、排他的論理和回路４を接続することで、ロジッ
ク１５での処理結果が反転か否かの情報を後段へ伝える
ことができる。

【００７１】さらに具体的に図２１を用いて説明する。
初段のコントロール部２０のノード２０ｃは初段のロジ
ック１５で処理結果が反転しているか否かを表し、２段
目のコントロール部２０のノード２０ｃは２段目のロジ
ック１５で処理結果が反転しているか否かを表してい
る。これら初段，２段目のそれぞれのコントロール部２
０のノード２０ｃにおける信号の排他的論理和をとるこ
とで初段のロジック１５と２段目のロジック１５の２つ
を通りすぎた処理結果がどうなっているかを示してい
る。つまり、初段，２段目のコントロール部２０のノー
ド２０ｃにおける信号が両方とも”Ｌ”レベルの場合、
処理結果は反転していないので、３段目のコントロール
部２０に処理結果は反転していないことを伝えるために
出力ノード２０ｅへ”Ｌ”レベルの信号を送る。初段，
２段目のコントロール部２０のノード２０ｃにおける信
号のどちらかが”Ｈ”レベルの場合、処理結果は反転し
ているので、３段目のコントロール部２０に処理結果は
反転していないことを伝えるために出力ノード２０ｅ
へ”Ｈ”レベルの信号を送る。初段，２段目のコントロ
ール部２０のノード２０ｃにおける信号が両方とも”
Ｈ”レベルの場合、２回反転が起こっているので、結果
的に処理結果は反転していないので、３段目のコントロ
ール部２０に処理結果は反転していないことを伝えるた
めに出力ノード２０ｅへ”Ｌ”レベルの信号を送る。

【００７２】以上のように実施の形態１乃至４のいずれ
かのコントロール部２０と、ロジック１２あるいはロジ
ック１４を複数段並べた構成にすることで消費電力を削
減することができる。以上のように、コントロール部２
０，フリップフロップ１１，フリップフロップ１３中の
信号を反転させる機能を実現する部分にオーバーヘッド
があり通常のシステムに比べ消費電力が増えるが、入力
を反転することによる削減した分の消費電力の量が、そ
のオーバーヘッドより増加した分の消費電力の量より小
さければ全体として消費電力を削減することができる。

【００７３】実施の形態６．実施の形態１乃至２におけ
るロジック１２の具体例として、加算器を用いて説明す
る。図２２は本発明の実施の形態６における加算器を含
む半導体集積回路の構成の主要部を示すブロック図であ
る。図２２における半導体集積回路の構成は図１あるい
は図１２と主として同様であり、図１あるいは図１２に
おけるロジック１２を加算器１６に置き換えた構成であ
る。入力Ａ，入力Ｂ及びキャリー入力からなる入力は入
力信号１に相当する。

【００７４】図２３は加算器１６の一般式と計算例を示
す図である。加算器１６はＡ入力、Ｂ入力、それと１ビ
ットのキャリー入力を加算する。一般式に示すように、
入力Ａ，入力Ｂ，キャリー入力を加算した値は、入力
Ａ，入力Ｂ，キャリー入力のそれぞれを反転して加算
し、その加算した値を反転した値に等しい。即ち、加算
器１６の場合は、反転用回路１２ａに相当する部分が必
要ない。

【００７５】次に、計算例を用いて説明する。入力Ａの
値が”１１１００”であり、入力Ｂの値が”０００１
０”であり、キャリー入力の値が”１”の場合であっ
て、ノード２０ａ及びノード２０ｃにおける信号が”
Ｈ”レベルの場合、入力Ａ，入力Ｂ，キャリー入力はフ
リップフロップ１１によって反転され、それぞれの値
は”０００１１”，”１１１０１”，”０”になる。加
算器１６は、入力Ａ，入力Ｂ，キャリー入力をそれぞれ
反転した値を加算する。その加算した値は”００００
０”である。その加算した値をフリップフロップ１３に
よって反転して出力信号２の値は、”１１１１１”にな
る。この出力信号２の値”１１１１１”は、入力Ａ，入
力Ｂ，キャリー入力をそのまま加算した場合に等しい。

【００７６】以上のように、コントロール部２０，フリ
ップフロップ１１，フリップフロップ１３中の信号を反
転させる機能を実現する部分にオーバーヘッドがあり通
常のシステムに比べ消費電力が増えるが、入力を反転す
ることによる削減した分の消費電力の量が、そのオーバ
ーヘッドより増加した分の消費電力の量より小さければ
全体として消費電力を削減することができる。さらに加
算器１６は、反転用回路１２ａに相当する部分が必要な
いため、コントロール部２０を適用する場合の加算器１
６の回路面積とコントロール部２０を適用しない場合の
加算器１６の回路面積とは同じであるため、コントロー
ル部２０を適用することによる半導体集積回路全体の回
路面積の増加を最小限度に抑えられることを示してい
る。

【００７７】なお、プリディスチャージ方式の加算器１
６を実施の形態３乃至４におけるロジック１４に適用し
てもよい。

【００７８】実施の形態７．実施の形態１乃至２におけ
るロジック１２の具体例として、乗算器を用いて説明す
る。図２４は本発明の実施の形態７における乗算器を含
む半導体集積回路の構成の主要部を示すブロック図であ
る。図２４における半導体集積回路の構成は図１あるい
は図１２と主として同様であり、図１あるいは図１２に
おけるロジック１２を乗算器１７に置き換えた構成であ
る。入力Ａ，入力Ｂからなる入力は入力信号１に相当す
る。

【００７９】図２５は乗算器１７の構成を示す図であ
る。反転用回路１２ａはラッチ１７ｃ，加算器１７ｄ，
セレクタ１７ｅからなる。乗算器１７は反転用回路１２
ａ，乗算器１７ａ，加算器１７ｂからなる。図２６はセ
レクタ１７ｅの構成を示す図である。

【００８０】図２７は乗算器１７の一般式と計算例を示
す図である。乗算器１７はＡ入力、Ｂ入力を乗算する。
一般式に示すように、入力Ａ，入力Ｂを乗算した値は、
入力Ａ，入力Ｂ，キャリー入力のそれぞれを反転して乗
算した値と、入力Ａを反転した値と、入力Ｂを反転した
値と、１とを加算した値に等しい。

【００８１】次に、計算例を用いて説明する。入力Ａの
値が”００００１００１”であり、入力Ｂの値が”１１
１１１０１１”である場合を例にあげる。まず、ノード
２０ａ及びノード２０ｂにおける信号が”Ｌ”レベルの
場合を考える。フリップフロップ１１は入力Ａ，入力Ｂ
をそれぞれ反転せず、乗算器１７に出力する。乗算器１
７ａは反転していない入力Ａと反転していない入力Ｂと
を乗算して加算器１７ｂに出力する。ラッチ１７ｃは非
導通状態となるため、加算器１７ｄ内のゲートは動作し
ない。セレクタ１７ｅは０を選択して加算器１７ｂに出
力する。加算器１７ｂは乗算器１７ａが出力した値と０
とを加算してノード１０ｃに出力する。ノード１０ｃに
おける信号の値は、”１１１０１００１１”である。

【００８２】次にノード２０ａ及びノード２０ｂにおけ
る信号が”Ｈ”レベルの場合を考える。フリップフロッ
プ１１は入力Ａ，入力Ｂを反転する。入力Ａの値は”１
１１１０１１０”，入力Ｂの値は”０００００１００”
になる。乗算器１７ａは、反転した入力Ａと反転した入
力Ｂとを乗算して加算器１７ｂに出力する。乗算器１７
ａが出力した値は”１１１１０１１０００”である。ラ
ッチ１７ｃは導通状態となるため、加算器１７ｄは、反
転した入力Ａと反転した入力Ｂと１とを加算してセレク
タ１７ｅに出力する。セレクタ１７ｅはその加算した値
を選択して加算器１７ｂに出力する。加算器１７ｂは乗
算器１７ａが出力した値とセレクタ１７ｅが出力した値
とを加算してノード１０ｃに出力する。ノード１０ｃに
おける信号の値は、”１１１０１００１１”である。

【００８３】以上のように、コントロール部２０，フリ
ップフロップ１１，フリップフロップ１３中の信号を反
転させる機能を実現する部分にオーバーヘッドがあり通
常のシステムに比べ消費電力が増えるが、入力を反転す
ることによる削減した分の消費電力の量が、そのオーバ
ーヘッドより増加した分の消費電力の量より小さければ
全体として消費電力を削減することができる。

【００８４】なお、プリディスチャージ方式の乗算器１
７を実施の形態３乃至４におけるロジック１２に適用し
てもよい。

【００８５】実施の形態８．実施の形態１乃至２におけ
るロジック１２の具体例として、メインメモリ、マイク
ロプロセッサ間のバスに適用した場合を説明する。図２
８は本発明の実施の形態８におけるバス１８を含む半導
体集積回路の構成の主要部を示すブロック図である。

【００８６】ノード２０ａ及びノード２０ｃにおける信
号が”Ｈ”レベルの場合、メインメモリ５がフリップフ
ロップ１１へ出力したバス信号を反転してバス１８へ出
力する。フリップフロップ１３はバス１８からのバス信
号を受けて、バス信号を再び反転してマイクロプロセッ
サ６へ出力する。ノード２０ａ及びノード２０ｃにおけ
る信号が”Ｌ”レベルの場合、メインメモリ５がフリッ
プフロップ１１へ出力したバス信号を反転せずバス１８
へ出力する。フリップフロップ１３はバス１８からのバ
ス信号を受けて、バス信号を反転せずマイクロプロセッ
サ６へ出力する。

【００８７】以上のように、コントロール部２０，フリ
ップフロップ１１，フリップフロップ１３中の信号を反
転させる機能を実現する部分にオーバーヘッドがあり通
常のシステムに比べ消費電力が増えるが、入力を反転す
ることによる削減した分の消費電力の量が、そのオーバ
ーヘッドより増加した分の消費電力の量より小さければ
全体として消費電力を削減することができる。さらにバ
ス１８は、反転用回路１２ａに相当する部分が必要ない
ため、コントロール部２０を適用する場合のバス１８の
回路面積とコントロール部２０を適用しない場合のバス
１８の回路面積とは同じであるため、コントロール部２
０を適用することによる半導体集積回路全体の回路面積
の増加を最小限度に抑えられることを示している。

【００８８】実施の形態９．実施の形態１乃至２におけ
るロジック１２の具体例として、キャッシュ、ＣＰＵ間
のバスに適用した場合を説明する。図２９は本発明の実
施の形態９におけるバス１８を含む半導体集積回路の構
成の主要部を示すブロック図である。

【００８９】ノード２０ａ及びノード２０ｃにおける信
号が”Ｈ”レベルの場合、キャッシュ７がフリップフロ
ップ１１へ出力したバス信号を反転してバス１８へ出力
する。フリップフロップ１３はバス１８からのバス信号
を受けて、バス信号を再び反転してＣＰＵ８へ出力す
る。ノード２０ａ及びノード２０ｃにおける信号が”
Ｌ”レベルの場合、フリップフロップ１１においてバス
信号を反転せずバス１８へ出力する。フリップフロップ
１３はバス１８からのバス信号を受けて、バス信号を反
転せずＣＰＵ８へ出力する。

【００９０】以上のように、コントロール部２０，フリ
ップフロップ１１，フリップフロップ１３中の信号を反
転させる機能を実現する部分にオーバーヘッドがあり通
常のシステムに比べ消費電力が増えるが、入力を反転す
ることによる削減した分の消費電力の量が、そのオーバ
ーヘッドより増加した分の消費電力の量より小さければ
全体として消費電力を削減することができる。さらにバ
ス１８は、反転用回路１２ａに相当する部分が必要ない
ため、コントロール部２０を適用する場合のバス１８の
回路面積とコントロール部２０を適用しない場合のバス
１８の回路面積とは同じであるため、コントロール部２
０を適用することによる半導体集積回路全体の回路面積
の増加を最小限度に抑えられることを示している。

【００９１】

【発明の効果】本発明請求項１によると、反転判断部及
び第１の反転部により現入力の各ビットを反転させて、
消費電力被削減部の消費電力を削減することで、半導体
集積回路の消費電力が削減することが図れるという効果
を奏す。

【００９２】本発明請求項２によると、カウント部及び
比較部により、現入力の各ビットを反転すれば、消費電
力費削減部の消費電力が削減できる場合を第１の反転部
に指示することができるという効果を奏す。

【００９３】本発明請求項３によると、組み合わせ記憶
部により、現入力の各ビットを反転すれば、消費電力費
削減部の消費電力が削減できる場合を第１の反転部に指
示することができるという効果を奏す。

【００９４】本発明請求項４によると、内部のすべての
ノードを一定のレベルすることができる消費電力被削減
部を用いる場合であって、反転判断部及び第１の反転部
により現入力の各ビットを反転させることで、消費電力
被削減部の消費電力が削減できることが図れるという効
果を奏す。

【００９５】本発明請求項５によると、現入力のみに基
づいて、現入力の各ビットを反転すれば、消費電力費削
減部の消費電力が削減できる場合を第１の反転部に指示
することができるという効果を奏す。

【００９６】本発明請求項６によると、現入力のみに基
づいて、組み合わせ記憶部により、現入力の各ビットを
反転すれば、消費電力費削減部の消費電力が削減できる
場合を第１の反転部に指示することができるという効果
を奏す。

【００９７】本発明請求項７によると、直列に接続され
た消費電力被削減部のそれぞれの消費電力を削減できる
という効果を奏す。

【００９８】本発明請求項８によると、反転した現入力
を入力した場合の処理結果と、同じ現入力をそのまま入
力した場合の処理結果とが反転した関係になる消費電力
被削減部に適用することができるという効果を奏す。

【００９９】本発明請求項９によると、加算器に適用し
て消費電力を削減することができるという効果を奏す。

【０１００】本発明請求項１０によると、反転した現入
力を反転用回路を用いて処理することで、消費電力を削
減することができるという効果を奏す。

【０１０１】本発明請求項１１によると、乗算器に適用
して消費電力を削減することができるという効果を奏
す。

【０１０２】本発明請求項１２によると、メモリとマイ
クロプロセッサ間のバスに適用して消費電力を削減する
ことができるという効果を奏す。

【０１０３】本発明請求項１３によると、キャッシュメ
モリとＣＰＵ間のバスに適用して消費電力を削減するこ
とができるという効果を奏す。

【０１０４】本発明請求項１４によると、予め前入力記
憶部に記憶している前入力のビットの状態と、現入力の
ビットの状態とを比較することで、現入力を反転させた
場合、消費電力被削減部の消費電力が小さくなることが
判断できるため、半導体集積回路の消費電力が削減でき
るという効果を奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路の構成の主要部を示すブロック図である。

【図２】 フリップフロップ１１，フリップフロップ１
３の一例を示す回路構成図である。

【図３】 ラッチ２４の一例を示す回路構成図である。

【図４】 ラッチ２５の一例を示す回路構成図である。

【図５】 レジスタ２１の一例を示す回路構成図であ
る。

【図６】 レジスタ２１に用いられるフリップフロップ
回路の回路構成図である。

【図７】 比較器２２の一例を示す回路構成図である。

【図８】 ゼロカウンタ２３の一例を示す回路構成図で
ある。

【図９】 フルアダーの回路構成図である。

【図１０】 ロジック１２の回路構成図である。

【図１１】 図１に示す半導体集積回路における信号の
タイミングチャートを示す図である。

【図１２】 本発明の実施の形態２における半導体集積
回路の構成の主要部を示すブロック図である。

【図１３】 ルックアップテーブル２６の一例を示す図
である。

【図１４】 図１２に示す半導体集積回路における信号
のタイミングチャートを示す図である。

【図１５】 本発明の実施の形態３における半導体集積
回路の構成の主要部を示すブロック図である。

【図１６】 図１５に示す半導体集積回路における信号
のタイミングチャートを示す図である。

【図１７】 本発明の実施の形態４における半導体集積
回路の構成の主要部を示すブロック図である。

【図１８】 ルックアップテーブル２７の一例を示す図
である。

【図１９】 図１７に示す半導体集積回路における信号
のタイミングチャートを示す図である。

【図２０】 本発明の実施の形態５における半導体集積
回路の構成の主要部を示すブロック図である。

【図２１】 図２０に示す排他的論理和回路４の動作説
明図である。

【図２２】 本発明の実施の形態６における加算器を含
む半導体集積回路の構成の主要部を示すブロック図であ
る。

【図２３】 加算器１６の一般式と計算例を示す説明図
である。

【図２４】 本発明の実施の形態７における乗算器を含
む半導体集積回路の構成の主要部を示すブロック図であ
る。

【図２５】 乗算器１７の構成を示す図である。

【図２６】 セレクタ１７ｅの構成を示す図である。

【図２７】 乗算器１７の一般式と計算例を示す説明図
である。

【図２８】 本発明の実施の形態８におけるバス１８を
含む半導体集積回路の構成の主要部を示すブロック図で
ある。

【図２９】 本発明の実施の形態９におけるバス１８を
含む半導体集積回路の構成の主要部を示すブロック図で
ある。

【図３０】 本発明の半導体集積回路の消費電力削減方
法を示すフローチャートである。

【符号の説明】

１０ クロック同期システム、２０ コントロール部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 益子 耕一郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 消費電力の削減の対象である消費電力被
   削減部と、 前記消費電力被削減部に入力する複数のビットからなる
   前入力を記憶する前入力記憶部と、 前記前入力記憶部に記憶されている前入力と、前記前入
   力が前記消費電力被削減部に入力した後に前記消費電力
   被削減部に入力する複数のビットからなる現入力とを受
   けて、前記現入力，前記前入力の各ビットの状態に基づ
   いて、前記消費電力被削減部の消費電力を少なくするた
   めに前記現入力の各ビットを反転させるか否かを判断す
   る反転判断部と、 前記現入力と前記反転判断部の判断結果とを受けて、前
   記判断結果に基づいて、前記現入力を反転させて、また
   はそのままの状態で前記消費電力被削減部に出力する反
   転部と、を備えた半導体集積回路。
2. 【請求項２】 前記反転判断部は、 前記現入力，前入力の互いに対応する各ビットの状態を
   比較して比較結果を出力するする比較部と、 前記比較結果を受けて、前記現入力，前入力の互いに対
   応する各ビットのうち、同じレベルのビットの数が予め
   設定されている数より大きいか小さいかで、前記現入力
   の各ビットを反転させるか否かを判断するカウント部
   と、を備えた請求項１記載の半導体集積回路。
3. 【請求項３】 前記反転判断部は、 前記現入力を反転させる場合の前記前入力のビットの状
   態に対する前記現入力のビットの状態の第１の組み合わ
   せと、前記現入力を反転させない場合の前記前入力のビ
   ットの状態に対する前記現入力のビットの状態の第２の
   組み合わせとを予め記憶しておく組み合わせ記憶部を含
   み、前記現入力のビットの状態と前記前入力のビットの
   状態とが前記第１の組み合わせあるいは前記第２の組み
   合わせに当てはまるか否かで前記現入力の各ビットを反
   転させるか否かを判断する請求項１記載の半導体集積回
   路。
4. 【請求項４】 消費電力の削減の対象となり、内部のす
   べてのノードを一定のレベルすることができる消費電力
   被削減部と、 前記消費電力被削減部の内部の全てのノードを前記一定
   のレベルにした後に前記消費電力被削減部に入力する複
   数のビットからなる現入力を受けて、前記現入力の各ビ
   ットの状態に基づいて、前記消費電力被削減部の消費電
   力を少なくするために前記現入力の各ビットを反転させ
   るか否かを判断する反転判断部と、 前記現入力と前記反転判断部の判断結果とを受けて、前
   記判断結果に基づいて、前記現入力を反転させて、また
   はそのままの状態で前記消費電力被削減部に出力する反
   転部と、を備えた半導体集積回路。
5. 【請求項５】 前記反転判断部は、 前記現入力のビットのうち、同じレベルのビットを受け
   て、そのビットの数が予め設定されている数より大きい
   か小さいかで、前記現入力の各ビットを反転させるか否
   かを判断する請求項４記載の半導体集積回路。
6. 【請求項６】 前記反転判断部は、 前記現入力を反転させる場合の前記現入力のビットの状
   態の第１の組み合わせと、前記現入力を反転させない場
   合の前記現入力のビットの状態の第２の組み合わせとを
   予め記憶しておく組み合わせ記憶部を含み、前記現入力
   のビットの状態が前記第１の組み合わせあるいは前記第
   ２の組み合わせに当てはまるか否かで前記現入力の各ビ
   ットを反転させるか否かを判断する請求項４記載の半導
   体集積回路。
7. 【請求項７】 消費電力の削減の対象となる第１の消費
   電力被削減部と、 前記第１の消費電力被削減部に入力する複数のビットか
   らなる前入力を記憶する前入力記憶部と、 前記前入力記憶部に記憶されている前入力と、前記前入
   力が前記第１の消費電力被削減部に入力した後に前記第
   １の消費電力被削減部に入力する複数のビットからなる
   第１の第１の現入力とを受けて、前記第１の第１の現入
   力，前記前入力の各ビットの状態に基づいて、前記第１
   の消費電力被削減部の消費電力を少なくするために前記
   第１の第１の現入力の各ビットを反転させるか否かを判
   断する第１の反転判断部と、 前記第１の第１の現入力と前記第１の反転判断部の判断
   結果とを受けて、前記判断結果に基づいて、前記第１の
   第１の現入力を反転させて、またはそのままの状態で前
   記第１の消費電力被削減部に出力する第１の反転部と、
   からなる第１の構成と、 消費電力の削減の対象となり、内部のすべてのノードを
   一定のレベルとすることができる第２の消費電力被削減
   部と、 前記第２の消費電力被削減部の内部の全てのノードを前
   記一定のレベルにした後に前記第２の消費電力被削減部
   に入力する複数のビットからなる第２の現入力を受け
   て、前記第２の現入力の各ビットの状態に基づいて、前
   記第２の消費電力被削減部の消費電力を少なくするため
   に前記第２の現入力の各ビットを反転させるか否かを判
   断する第２の反転判断部と、 前記第２の現入力と前記第２の反転判断部の判断結果と
   を受けて、前記判断結果に基づいて、前記第２の現入力
   を反転させて、またはそのままの状態で前記第２の消費
   電力被削減部に出力する第２の反転部と、からなる第２
   の構成と、の少なくとも一方を直列に接続し、 前段の前記第１あるいは第２の構成の前記第２の消費電
   力被削減部の出力が前記第１あるいは第２の現入力とし
   て後段の前記第１あるいは第２の反転判断部及び前記第
   １あるいは第２の反転部に入力された半導体集積回路。
8. 【請求項８】 前記消費電力被削減部の出力と前記反転
   判断部の判断結果とを受けて、前記判断結果に基づい
   て、前記消費電力被削減部の出力を反転させて、または
   そのままの状態で前記消費電力被削減部から出力する別
   の反転部をさらに備えた請求項１，４又は７記載の半導
   体集積回路。
9. 【請求項９】 前記消費電力被削減部は加算器である請
   求項８記載の半導体集積回路。
10. 【請求項１０】 前記消費電力被削減部は、 前記判断結果をさらに受け、前記反転部が前記現入力を
    反転した場合のみに用いられる反転用回路を含み、前記
    判断結果に基づいて、前記反転用回路を用いて前記現入
    力を処理する場合と前記反転用回路を用いないで前記現
    入力を処理する場合とを選択する請求項１，４又は７記
    載の半導体集積回路。
11. 【請求項１１】 前記消費電力被削減部は、乗算器であ
    る請求項１０記載の半導体集積回路。
12. 【請求項１２】 前記現入力を出力するメモリと前記別
    の反転部の出力を受けるマイクロプロセッサとをさらに
    備え、前記消費電力被削減部は前記メモリと前記マイク
    ロプロセッサ間のバスである請求項８記載の半導体集積
    回路。
13. 【請求項１３】 前記現入力を出力するキャッシュメモ
    リと前記別の反転部の出力を受けるＣＰＵとをさらに備
    え、前記消費電力被削減部は前記キャッシュメモリと前
    記ＣＰＵ間のバスである請求項８記載の半導体集積回
    路。
14. 【請求項１４】 消費電力の削減の対象である消費電力
    被削減部に入力する複数のビットからなる前入力を前入
    力記憶部に記憶しておく第１のステップと、 前記前入力記憶部に記憶されている前入力と、前記前入
    力が前記消費電力被削減部に入力した後に前記消費電力
    被削減部に入力する複数のビットからなる現入力とを受
    けて、前記現入力，前記前入力の各ビットの状態に基づ
    いて、前記消費電力被削減部の消費電力を少なくするた
    めに前記現入力の各ビットを反転させるか否かを判断す
    る第２のステップと、 前記第２のステップにおける判断の結果に基づき、前記
    消費電力被削減部の消費電力が小さくなる場合は、前記
    現入力の各ビットを反転し、そうでない場合は反転せず
    に前記消費電力被削減部に入力する第３のステップと、 前記現入力を前記前入力として前記第１から第３のステ
    ップを繰り返す第４のステップと、を備えた半導体集積
    回路の消費電力削減方法。