KR20000013034A - 버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 회로 - Google Patents

버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 회로 Download PDF

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Abstract

여기에 개시되는 랜덤 액세스 장치는 버스트 모드 하에서 동작되고 적어도 2 개의 데이터가 하나의 클럭 사이클 동안에 입/출력되는 더블 데이터 레이트 스킴을 가진다. 상기 장치는 외부로부터 제공되는 어드레스를 받아들이는 어드레스 버퍼와; 상기 어드레스 버퍼로부터의 어드레스를 이용하여 상기 클럭 사이클의 절반 동안에 상기 버스트 모드를 위한 일련의 제 1 어드레스들을 발생하는 제 1 어드레스 발생기와; 버스트 길이들 및 상기 버스트 모드의 타입들을 나타내는 버스트 정보 신호들을 이용하여 상기 클럭 사이클의 나머지 절반 동안에 상기 버스트 모드를 위한 일련의 제 2 어드레스들을 발생하는 제 2 어드레스 발생기 및; 상기 일련의 제 2 어드레스들을 디코딩하는 디코더를 포함한다.

Description

버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 회로(ADDRESS GENERATING CIRCUIT FOR USE IN BURST-TYPE RANDOM ACCESS MEMORY DEVICE
본 발명은 랜덤 액세스 메모리 장치에 관한 것으로서, 구체적으로 버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 회로에 관한 것이다.
비디오 램(video Random Access Memory), 동기식 램(synchronous RAM) 및 버스트 램(burst RAM) 각각은 고속 데이터 액세스 동작을 지원하기 위해서 내부적으로 생성된 일련의 어드레스들 (어드레스 버스트(address burst), 어드레스 시퀀스(address sequence) 또는 시리얼 어드레스(serial address)라고도 칭함)을 필요로 한다. 일반적으로 특정 어드레스 버스트의 초기 어드레스(start address 또는 initial address)는 외부(호스트 컴퓨터 또는 프로세서)로부터 제공되며 다음 클럭 신호들이 어드레스 발생기에 도달할 때, 상기 버스트의 다음 어드레스들이 상기 버스트 구간 동안에 차례로 연속해서 생성된다.
그러한 기능을 수행하는 어드레스 발생기에 관련된 기술들이 U.S. Pat. No. 5,596,616에 "BURST ADDRESS SEQUENCE GENERATOR FOR ADDRESSING STATIC RANDOM-ACCESS-MEMORY DEVICES", U.S. Pat. No. 5,708,688에 "HIGH SPEED PROGRAMMABLE BURST ADDRESS GENERATION CIRCUIT", 그리고 U.S. Pat. No. 5,452,261에 "SERIAL ADDRESS GENERATOR FOR BURST MEMORY"라는 제목으로 각각 게재되어 있다. 앞서 언급된 '616, '688 그리고 '261은 하나의 클럭 사이클 동안에 하나의 데이터가 램(RAM)으로/으로부터 입/출력되는 단일 데이터 레이트 스킴(single data rate scheme)을 이용한다. 비록 랜덤 액세스 메모리에 버스트 모드(burst mode)가 제공됨에 따라 빠른 데이터 액세스 동작이 가능하더라도, 사용자는 점차적으로 더 빠른 데이터 액세스 동작을 요구하고 있다.
따라서, 보다 빠르게 데이터 액세스 동작을 개선하기 위한 기술들 중 하나는 하나의 클럭 사이클(또는, 시스템 클럭) 동안에 적어도 2 개의 데이터가 메모리 장치로/로부터 입/출력되는 더블 데이터 레이트 스킴(Double Date Rate scheme, 이후 DDR이라 칭함)이다. 이러한 DDR 스킴을 가지는 메모리 장치 즉, 램(RAM)의 동작 성능은 개략적으로 단일 데이터 레이트 스킴을 이용한 그것보다 2 배가 될 것이다. 상기 DDR 스킴을 이용한 버스트-타입의 램에는, 하나의 클럭 사이클 동안에 2 개의 데이터가 입/출력되도록 하기 위해서, 상기 클럭 사이클의 제 1 로직 상태 (예를 들면, "로우" 레벨) 구간과 제 2 로직 상태 (예를 들면, "하이" 레벨) 구간에서 각각 어드레스들이 요구된다. 이러한 경우에 있어서, DDR 스킴을 이용한 버스트-타입의 램에 제공되는 시리얼 어드레스 발생 회로에는, 상기 제 1 로직 상태 구간(이후, 클럭 사이클의 제 1 반주기라 칭함)을 위한 어드레스와 상기 제 2 로직 상태 구간(이후, 클럭 사이클의 제 2 반주기라 칭함)을 위한 어드레스를 발생하는 2 개의 어드레스 발생기들이 제공되어야 한다. 상기 버스트 램에 DDR 스킴을 적용한 종래의 어드레스 발생 회로의 구성을 개략적으로 보여주는 블록도가 도 1에 도시되어 있다.
도 1을 참조하면, 어드레스 버퍼(10)는 외부로부터 제공되는 입력 어드레스(An)를 받아들인다. 여기서, n은 양의 정수이다. 상기 버퍼(10)로 제공되는 상기 입력 어드레스(An)는, 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 앞서 언급된 초기 어드레스 (start address 또는 initial address)로서 사용되며, 멀티-비트 어드레스(multi-bit address)이다. 상기 '616, '688 그리고 '261에 제공되는 것과 유사한 스킴을 이용한 도 1에 도시된 어드레스 시퀀서(address sequencer) (12) (도면에는 도시되지 않았지만, 일반적으로 카운터로 구성됨)는 상기 버퍼(10)로부터 제공되는 어드레스(이후, 초기 어드레스라 칭함)를 받아들인다. 상기 버스트 모드 즉, 시퀀셜 방식(sequential mode) 또는 인터리브드 방식(interleaved mode)에 따른 일련의 어드레스들(a sequence of addresses)이 상기 클럭 사이클의 제 1 반주기 동안에 상기 어드레스 시퀀서(12)에 의해서 순차적으로 생성한다. 상기 어드레스 시퀀서(12)의 상세 회로가 도면에는 도시되지 않았지만, 상술한 '616, '688 그리고 '261에 게재되어 있을 뿐만 아니라, 이 분야에 숙련된 자들에게 잘 알려져 있다.
상기 어드레스 버퍼(10)로부터 출력되는 상기 초기 어드레스는 상기 어드레스 시퀀서(12)와 동시에 도 1에 도시된 바와 같이 제 1 및 제 2 디코더들(14) 및 (16)에 제공된다. 상기 제 1 디코더(14)는 상기 초기 어드레스 및 상기 어드레스 시퀀서(12)로부터 생성되는 일련의 어드레스들을 상기 클럭 사이클의 제 1 반주기 동안에 코딩하기 위한 것이다. 상기 제 2 디코더(16)는 상기 클럭 사이클의 제 2 반주기 동안에 필요한 어드레스를 생성하기 위한 것이며, 이에 대한 상세 회로도가 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, 상기 클럭 사이클의 제 2 반주기 동안에 요구되는 어드레스를 생성하는 스킴이 종래의 어드레스 발생 회로에 사용되지 않았다. 즉, 버스트 길이(burst length, BL) (예를 들면, BL4 및 BL8), 버스트 모드(인터리브드 방식 또는 시퀀셜 방식) 정보를 사용하여 상기 어드레스 버퍼(10) 및 상기 제 2 디코더(16)로 제공되는 어드레스의 다음 어드레스에 대한 가능한 경우의 수를 미리 계산한 후, 상기 제 2 디코더(16)는 상기 미리 계산된 결과에 따른 논리 게이트들(예를 들면, 3-입력 또는 4-입력 NAND 게이트들, OR 게이트들 및 인버터들)의 조합으로 구현되어 있다.
따라서, DDR 스킴을 사용하는 버스트-타입의 램에 사용되는 버스트 길이(BL)의 종류(예를 들면, BL4, BL8, BL16 등)가 더 증가되면 될수록, 제 2 디코더(16)를 구성하는 게이트들의 팬-인 증가가 생기고 그것(16)을 구성하는 논리 게이트들의 수가 지수 함수적으로 증가된다. 이러한 종래 문제점의 원인은 상기 클럭 사이클의 제 2 반주기 동안에 필요한 어드레스가 내부에서 자동적으로 생성되지 않기 때문이다. 결과적으로, DDR 스킴을 사용하는 버스트-타입의 램에 요구되었던 빠른 동작 성능이 저하되고 상기 디코더가 점유하는 칩 면적이 증가되거나, 최악의 경우 그러한 디코더를 칩에 집적할 수 없는 상황이 생길 수 있다.
따라서 본 발명의 목적은 버스트 길이에 따라 자동적으로 버스트 모드를 위한 내부 어드레스를 생성할 수 있는 DDR 스킴을 사용하는 버스트-타입의 램의 어드레스 발생기를 제공하는 것이다.
도 1은 종래 기술에 따른 DDR 스킴을 이용한 버스트-타입의 램을 위한 어드레스 발생 회로의 구성도;
도 2는 도 1에 도시된 제 2 디코더의 상세 회로도;
도 3은 본 발명에 따른 DDR 스킴을 이용한 버스트-타입의 램을 위한 어드레스 버퍼, 어드레스 시퀀서, 어드레스 발생기 및 디코더들의 연결 관계를 보여주는 도면;
도 4는 본 발명의 바람직한 제 1 실시예에 따른 도 3의 어드레스 발생기의 구성 블록도;
도 5는 본 발명의 바람직한 제 1 실시예에 따른 도 4의 어드레스 발생기의 상세 회로도;
도 6은 본 발명의 바람직한 제 1 실시예에 따른 제 2 디코더의 상세 회로도;
도 7은 본 발명의 바람직한 제 2 실시예에 따른 도 3의 어드레스 발생기의 구성 블록도;
도 8은 본 발명의 바람직한 제 2 실시예에 따른 도 7의 어드레스 발생기의 상세 회로도; 그리고
도 9는 본 발명의 바람직한 제 2 실시예에 따른 제 2 디코더의 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 어드레스 버퍼 12, 12O : 어드레스 시퀀서
14, 140 : 제 1 디코더 16, 180 : 제 2 디코더
160 : 어드레스 발생기 162 : 어드레스 인크리먼터
167 : 선택기 168 : 제어 신호 발생기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 버스트 모드 하에서 동작되고 적어도 2 개의 데이터가 하나의 클럭 사이클 동안에 입/출력되는 더블 데이터 레이트 스킴을 가지는 랜덤 액세스 메모리 장치에 있어서: 외부로부터 제공되는 어드레스를 받아들이는 어드레스 버퍼와; 상기 어드레스 버퍼에 연결되고, 상기 어드레스 버퍼로부터의 어드레스를 이용하여 상기 클럭 사이클의 절반 동안에 상기 버스트 모드를 위한 일련의 제 1 어드레스들을 발생하는 제 1 어드레스 발생기와; 상기 제 1 어드레스 발생기에 연결되고, 버스트 길이들 및 상기 버스트 모드의 타입들을 나타내는 버스트 정보 신호들을 이용하여 상기 클럭 사이클의 나머지 절반 동안에 상기 버스트 모드를 위한 일련의 제 2 어드레스들을 발생하는 제 2 어드레스 발생기 및; 상기 제 2 어드레스 발생기에 연결되고, 상기 일련의 제 2 어드레스들을 디코딩하는 디코더를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 외부로부터 제공되는 어드레스 및 상기 일련의 제 1 및 제 2 어드레스들은 n-비트 어드레스인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 어드레스 발생기는, 상기 제 1 어드레스가 홀수번 어드레스인지 또는 짝수번 어드레스인 지의 여부를 나타내는, 상기 제 1 어드레스를 구성하는 n 개의 비트들 중에서, 하나의 비트의 로직 레벨과 상기 버스트 정보 신호들에 응답해서 제어 신호들을 발생하는 수단과; 상기 하나의 비트를 제외한 (n-1) 개의 비트들로 구성되는 제 3 어드레스를 1만큼 증가시키는 수단 및; 상기 제어 신호들에 응답해서 상기 1만큼 증가된 어드레스의 (n-1) 개의 비트들과 상기 제 3 어드레스의 (n-1) 개의 비트들 중 (n-1) 개의 비트들을 선택하여 상기 제 2 어드레스로서 출력하는 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 버스트 정보 신호들은 상기 장치에서 사용되는 모드 레지스터 세트로부터 생성되는 것을 특징으로 한다.
(작용)
이와 같은 장치에 의해서, DDR 스킴을 이용하는 버스트-타입의 램을 위한 상기 어드레스 발생기는 클럭 사이클의 제 2 반주기 동안에 사용되는 버스트 모드를 위한 어드레스들을 간단한 로직 게이트들을 이용하여 생성할 수 있다. 그러한 결과로서, 제 2 디코더(180)를 구성하는 NAND 게이트들의 팬-인 증가를 방지할 수 있기 때문에, DDR 스킴을 이용한 버스트-타입의 램에 요구되는 고속 액세스 동작이 가능하다. 게다가, 종래 기술과 달리, 버스트 길이가 증가되더라도, 이후 설명될 도면들 5, 6, 8 그리고 9에서 알 수 있듯이, 어드레스 발생기 및 제 2 디코더를 구성하는 반도체 소자들이 많이 증가되지 않는다. 그러므로, 버스트 길이의 증가로 인해서 종래와 같은 칩 면적의 증가가 생기지 않는다.
(실시예)
도 3을 참조하면, 본 발명에 따른 DDR 스킴을 이용한 버스트-타입의 램 장치에 있어서, 클럭 사이클의 제 1 반주기 동안에 필요한 일련의 어드레스들은 어드레스 버퍼(100)로부터 제공되는 초기 어드레스를 제공받는 어드레스 시퀀서(120)에 의해서 생성된다. 상기 어드레스 버퍼(100) 및 상기 어드레스 시퀀서(120)로부터 출력되는 초기 어드레스 및 일련의 어드레스들은 제 1 디코더(140)에 의해서 코딩된다. 여기서, 상기 어드레스 시퀀서(120), 상기 어드레스 버퍼(100), 그리고 상기 제 1 디코더(140)의 기능은 도 1의 그것과 동일하다.
본 발명에 따른 버스트-타입의 램 장치에는, 상기 클럭 사이클의 제 2 반주기 동안에 필요한 어드레스들을 발생하기 위한 어드레스 발생기(address generator) (160)가 제공된다. 상기 어드레스 발생기(160)는 상기 버퍼(100) 및 상기 어드레스 시퀀서(120)로부터 출력되는 어드레스들을 받아들여서 상기 클럭 사이클의 제 2 반주기 동안에 버스트 길이(BL) 및 버스트 모드(예를 들면, 인터리브드 또는 시퀀셜)에 따른 어드레스들을 순차적으로 발생한다. 상기 어드레스 발생기(160)에서 생성된 어드레스들은 대응하는 디코더(180)에 의해서 코딩된다. 이에 대한 상세 회로 구성 및 그것의 동작이 이후 설명된다.
(제 1 실시예)
본 발명의 바람직한 제 1 실시예에 따른 도 3의 어드레스 발생기(160)의 구성 블럭도가 도 4에 도시되어 있다. 도 4에 도시된 각 구성의 상세 회로가 도 5에 도시되어 있다. 버스트 길이가 BL4와 BL8인 경우에 있어서, 버스트 모드를 위한 일련의 어드레스들 및 초기 어드레스는 본 실시예에서 3-비트 어드레스(An) (여기서, n은 0, 1, 그리고 2)이다.
도 4를 참조하면, 어드레스 발생기(160)는 어드레스 인크리먼터(address incrementor) (162), 선택기(selector) (167) 및 제어 신호 발생기(control signal generator) (168)로 구성된다. 상기 어드레스 인크리먼터(162)는 클럭 사이클의 제 1 반주기 동안 도 3의 어드레스 버퍼(100) 및 어드레스 시퀀서(120)로부터 제공되는 어드레스 신호들(A1, A1B, A2, 그리고 A2B) (여기서, B는 상보 연산자를 나타냄)를 1만큼 증가시킨다. 예를 들면, 초기 또는 일련의 어드레스들이 "111"(또는, "101")이라 가정하면, 상기 어드레스 인크리먼터(162)의 입력들(A1) 및 (A2)은 "11"(또는, "10")이고, 그것의 출력들(A1N) 및 (A2N)은 "0"(또는, "11")이 된다. 도 4의 어드레스 인크리먼터(162)의 상세 회로는 도 5에 도시되어 있다.
도 5를 참조하면, 상기 어드레스 인크리먼터(162)는 각각이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 2 개의 전송 게이트들(201) 및 (202)으로 구성된다. 상기 전송 게이트(201)의 PMOS 트랜지스터(P1)의 게이트는 어드레스 신호(A2)가 인가되는 단자(T3)에 연결되고, 상기 PMOS 트랜지스터(P1)의 전류 통로는 어드레스 신호(A1)가 인가되는 단자(T1) 및 노드(ND1) 사이에 형성된다. 상기 전송 게이트(201)의 NMOS 트랜지스터(N1)는 상기 어드레스 신호(A2B)가 인가되는 게이트 및 상기 단자(T1)와 상기 노드(ND1) 사이에 형성되는 전류 통로를 가진다. 상기 전송 게이트(202)의 PMOS 트랜지스터(P2)의 게이트는 상기 단자(T4)에 연결되고, 그것의 전류 통로는 어드레스 신호(A1B)가 인가되는 단자(T2)와 상기 노드(ND1) 사이에 형성된다. 상기 전송 게이트(202)의 NMOS 트랜지스터(N2)는 상기 단자(T3)에 연결되는 게이트 및 상기 단자(T2)와 상기 노드(ND1) 사이에 형성되는 전류 통로를 가진다. 여기서, 상기 단자(T2) 및 상기 노드(ND1)은 신호(AIN)의 출력 단자로서 그리고 신호(A2N)의 출력 단자로서 각각 기능한다.
다시 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 어드레스 발생기(160)의 선택기(167)는 상기 어드레스 인크리먼터(162)의 출력들(A1N) 및 (A2N)과 상기 어드레스 신호들(A1) 및 (A2)을 받아들이고, 상기 제어 신호 발생기(168)로부터의 제어 신호들(C1) 및 (C2)에 응답해서 선택적으로 출력한다. 상기 선택기(167)는 상기 제어 신호들(C1) 및 (C2)에 각각 제어되는 2 개의 멀티플렉서들(164) 및 (166)으로 구성된다. 상기 멀티플렉서(164)는 상기 신호들(A1) 및 (A1N)을 받아들이기 위한 2 개의 입력들과 그것의 출력을 출력하기 위한 하나의 출력을 가지며, 상기 제어 신호(C1)에 응답해서 상기 신호들(A1) 및 (A1N) 중 하나를 출력한다. 상기 멀티플렉서(166)는 상기 신호들(A2) 및 (A2N)을 받아들이기 위한 2 개의 입력들과 그것의 출력을 출력하기 위한 하나의 출력을 가지며, 상기 제어 신호(C2)에 응답해서 상기 신호들(A2) 및 (A2N) 중 하나를 출력한다. 상기 선택기(167)의 상세 회로가 도 5에 도시되어 있다.
다시 도 5를 참조하면, 상기 선택기(167)의 멀티플렉서들(164) 및 (166)은 각각이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 2 개의 전달 게이트들(203, 205) 및 (206, 208) 그리고 하나의 인버터(204) 및 (207)으로 구성된다. 상기 전달 게이트(203)의 PMOS 트랜지스터(P3)는 상기 인버터(204)를 통해서 상기 제어 신호(C1)가 입력되는 게이트 및 상기 어드레스 신호(A1)를 전달하기 위한 신호 라인(L1)과 상기 멀티플렉서(164)의 출력 즉, 단자(ND2) 사이에 형성되는 전류 통로를 가진다. 상기 전달 게이트(203)의 NMOS 트랜지스터(N3)의 게이트에는, 상기 제어 신호(C1)가 인가되고 그것의 전류 통로는 상기 신호 라인(L1)과 상기 단자(ND2) 사이에 형성된다. 상기 전달 게이트(205)의 PMOS 트랜지스터(P4)는 상기 제어 신호(C1)가 입력되는 게이트 및 상기 어드레스 인크리먼터(162)의 출력(A1N)을 전달하기 위한 신호 라인(L2)과 상기 단자(ND2) 사이에 형성되는 전류 통로를 가진다. 상기 전달 게이트(205)의 NMOS 트랜지스터(N4)의 게이트에는, 상기 인버터(204)를 통해서 상기 제어 신호(C1)가 인가되고, 그것의 전류 통로는 상기 신호 라인(L2)과 상기 단자(ND2) 사이에 형성된다.
상기 제어 신호(C1)의 로직 레벨이 "하이" 레벨일 때, 신호 라인들(L1) 및 (L2) 중 신호 라인(L1)이 전달 게이트(203)를 통해서 상기 멀티플렉서(164)에 대응하는 상기 단자(ND2)에 연결되고, 상기 제어 신호(C1)의 로직 레벨이 "로우" 레벨일 때, 신호 라인(L2)이 전달 게이트(205)를 통해서 상기 멀티플렉서(164)에 대응하는 상기 노드(ND2)에 연결된다. 여기서, 상기 제어 신호(C1)의 로직 레벨은 버스트 길이, 버스트 모드, 그리고 상기 어드레스 발생기(160)에 입력되는 어드레스가 홀수번 어드레스인 지 또는 짝수번 어드레스인 지의 여부를 나타내는 정보에 따라 결정된다. 이에 대한 설명은 이후 상세히 설명될 것이다.
상기 전달 게이트(206)의 PMOS 트랜지스터(P5)는 인버터(207)를 통해서 상기 제어 신호(C2)가 입력되는 게이트 및 상기 어드레스 신호(A2)를 전달하기 위한 신호 라인(L3)과 상기 멀티플렉서(166)의 출력 즉, 단자(ND3) 사이에 형성되는 전류 통로를 가진다. 상기 전달 게이트(206)의 NMOS 트랜지스터(N5)의 게이트에는, 상기 제어 신호(C2)가 인가되고, 그것의 전류 통로는 상기 신호 라인(L3)과 상기 단자(ND3) 사이에 형성된다. 상기 전달 게이트(208)의 PMOS 트랜지스터(P6)는 상기 제어 신호(C2)가 입력되는 게이트 및 상기 어드레스 인크리먼터(162)의 출력(A2N)을 전달하기 위한 신호 라인(L4)과 상기 단자(ND3) 사이에 형성되는 전류 통로를 가진다. 상기 전달 게이트(208)의 NMOS 트랜지스터(N6)의 게이트에는, 상기 인버터(207)를 통해서 상기 제어 신호(C2)가 인가되고, 그것의 전류 통로는 상기 신호 라인(L4)과 상기 단자(ND3) 사이에 형성된다.
상기 제어 신호(C2)의 로직 레벨이 "하이" 레벨일 때, 신호 라인들(L3) 및 (L4) 중 신호 라인(L3)이 전달 게이트(206)를 통해서 상기 멀티플렉서(166)에 대응하는 상기 단자(ND3)에 연결되고, 상기 제어 신호(C2)의 로직 레벨이 "로우" 레벨일 때, 신호 라인(L4)이 전달게이트(208)를 통해서 상기 멀티플렉서(166)에 대응하는 상기 노드(ND3)에 연결된다.
다시 도 4를 참조하면, 본 발명에 따른 제어 신호 발생기(168)는 버스트 모드(예를 들면, 인터리브드 방식 또는 시퀀셜 방식), 버스트 길이(본 실시예의 경우, BL4 및 BL8), 그리고 초기 어드레스와 일련의 어드레스들이 홀수번 어드레스인 지 또는 짝수번 어드레스인 지의 여부를 결정하는 신호(AOB) (즉, 상기 어드레스들의 최하위 비트의 정보)에 따라 상기 선택기(167)에 인가되는 상기 제어 신호들(C1) 및 (C2)을 발생한다. 상기 제어 신호 발생기(168)의 상세 회로가 도 5에 도시되어 있다.
도 5에 도시된 바와 같이, 상기 제어 신호 발생기(168)는 입력 신호로서 신호들(PINTELD) 및 (AOB)을 받아들이는 2-입력 NOR 게이트(209), 신호들(BL4) 및 (BL8)을 받아들이는 2-입력 NOR 게이트(211), 상기 NOR 게이트(209)의 출력과 상기 신호(BL8)를 받아들이는 2-입력 NAND 게이트(210), 그리고 상기 NOR 게이트(209)의 출력과 인버터(212)를 통해서 상기 NOR 게이트(211)의 출력을 받아들이는 2-입력 NAND 게이트(213)로 구성된다. 상기 NAND 게이트들(210) 및 (213)은 대응하는 입력 신호들을 조합하여 각각 제 1 및 제 2 제어 신호들(C1) 및 (C2)을 발생한다. 여기서, 신호(PINTELD)는 버스트 모드를 나타내며, 만약 상기 신호(PINTELD)가 인터리브드 방식을 나타내면 "하이" 레벨이 되고 시퀀셜 방식이면 "로우" 레벨이 된다. 상기 신호들(BL4) 및 (BL8)은 버스트 길이를 나타내며, 버스트-타입의 램이 시퀀셜 방식으로 동작될 때, 상기 신호들(BL4) 및 (BL8)의 로직 레벨들은 서로 상보적이고, 상기 버스트-타입의 램이 인터리브드 방식으로 동작될 때, 상기 신호들(BL4) 및 (BL8)의 로직 레벨들은 "로우" 레벨이 된다. 상기 각 신호(PINTELD), (AOB), (BL4) 그리고 (BL8)의 동작 조건에 따른 제어 신호들(C1) 및 (C2)의 로직 레벨들은 다음과 같다.
[표 1]
시퀀셜 방식 인터리브드 방식
BL4 BL8 BL4 및 BL8
AOB(A0)=0 AOB(A0)=1 AOB(A0)=0 AOB(A0)=1 AOB=0 또는 AOB=1
C1 0 1 0 1 1
C2 1 1 0 1 1
도 6은 본 발명의 바람직한 제 1 실시예에 따른 도 3의 제 2 디코더의 상세 회로도이다. 도 6을 참조하면, 본 발명의 제 1 실시예에 따른 제 2 디코더(180)는 도 4의 어드레스 발생기(160)에 연결되며, 6 개의 인버터들(214), (215), (217), (219), (221), 그리고 (223)와 4 개의 2-입력 NAND 게이트들(216), (218), (220), 그리고 (222)로 구성된다. 상기 디코더(180)의 회로 구성이 다르게 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이하, 본 발명에 따른 어드레스 발생 동작이 도 3 내지 도 5를 참조하여 상세히 설명된다.
본 발명에 따른 DDR 스킴을 가지는 버스트-타입의 램이 시퀀셜 방식으로 동작되는 동안에, 버스트 길이(BL)가 BL4이고 클럭 사이클의 제 1 반주기 동안에 어드레스 발생기(160)로 입력되는 어드레스가 홀수번 어드레스(예를 들면, "111")이라 가정하자. 앞서 언급된 바와 같이, 본 발명에 따른 어드레스 발생기(160)의 동작 원리는 입력되는 멀티-비트 어드레스를 1만큼 증가시킨 후 증가된 어드레스의 비트들이 버스트 길이 및 버스트 모드에 따라 선택적으로 출력되도록 하는 것이다. 이에 대한 동작이 전술한 가정 하에서 이하 상세히 설명된다.
앞서 설명된 바와 같이, "111"을 1만큼 증가시키면 그것은 "0"이 되기 때문에, 상기 어드레스 인크리먼터(162)의 출력들(A1N) 및 (A2N)은 "0"이 된다. 구체적으로 설명하면, 상기 어드레스 인크리먼터(162)로 인가되는 어드레스 신호들(A1), (A1B), (A2) 및 (A2B)은 "1010"이 되기 때문에, 상기 인크리먼터(162)를 구성하는 전달 게이트들(201) 및 (202) 중 하나의 게이트(202)는 활성화되고 다른 게이트(201)는 비활성화된다. 그 결과, 상기 어드레스 인크리먼터(162)의 출력들(A1N) 및 (A2N)은 모두 "로우" 레벨 즉, "0"이 된다.
그 다음에, 앞서의 가정에 따른 제어 신호들(C1) 및 (C2)의 로직 레벨은, 표 1에 도시된 바와 같이, "0"과 "1" 즉, "로우"레벨과 "하이" 레벨이 된다. 이때, 선택기(167)의 멀티플렉서(164)에는, 신호들(A1) 및 (A1N)이 제공되고 상기 "하이" 레벨의 제어 신호(C1)에 따라 상기 어드레스 인크리먼터(162)의 출력(A1N)이 상기 멀티플렉서(164)의 출력(A1')으로서 선택된다. 그리고 상기 선택기(167)의 멀티플렉서(166)에는, 신호들(A2) 및 (A2N)이 제공되고 상기 "하이" 레벨의 제어 신호(C2)에 따라 상기 어드레스 인크리먼터(162)의 입력(A2)이 상기 멀티플렉서(166)의 출력(A2')으로서 선택된다. 결과적으로, 상기 어드레스 발생기(160)의 출력들(A1') 및 (A2')은 "1"이 된다. 상기 어드레스 발생기(160)의 출력들은 클럭 사이클의 제 2 반주기에 상응하는 버스트 모드를 위한 어드레스 신호들이다. 이후, 상기 어드레스 신호들(A1') 및 (A2')은 도 6의 제 2 디코더(180)에 의해서 코딩된다.
여기서, DDR 스킴을 이용한 버스트-타입의 램에 있어서, 어드레스 버퍼(100)에 제공되는 멀티-비트 어드레스가 열 어드레스(column address)일 때, 이에 관련된 버스트 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
다른 예로서, 본 발명에 따른 버스트-타입의 램이 시퀀셜 방식으로 동작되는 동안에, 버스트 길이가 BL8이고 클럭 사이클의 제 1 반주기 동안에 어드레스 발생기(160)로 입력되는 어드레스가 홀수번 어드레스(예를 들면, "111")이라 가정하자. 앞서 언급된 바와 같이, 본 발명에 따른 어드레스 발생기(160)의 동작 원리는 입력되는 멀티-비트 어드레스를 1만큼 증가시킨 후 증가된 어드레스의 비트들이 버스트 길이 및 버스트 모드에 따라 선택적으로 출력되도록 하는 것이다. 이에 대한 동작이 전술한 가정 하에서 상세히 설명된다.
앞서 설명된 바와 같이, "111"을 1만큼 증가시키면 그것은 "0"이 되기 때문에, 상기 어드레스 인크리먼터(162)의 출력들(A1N) 및 (A2N)은 "0"이 된다. 구체적으로 설명하면, 상기 어드레스 인크리먼터(162)로 인가되는 어드레스 신호들(A1), (A1B), (A2) 및 (A2B)은 "1010"이 되기 때문에, 상기 인크리먼터(162)를 구성하는 전달 게이트들(201) 및 (202) 중 하나의 게이트(202)는 활성화되고 다른 게이트(201)는 비활성화된다. 그 결과, 상기 어드레스 인크리먼터(162)의 출력들(A1N) 및 (A2N)은 모두 "로우" 레벨 즉, "0"이 된다.
그 다음에, 앞서의 가정에 따른 제어 신호들(C1) 및 (C2)의 로직 레벨은, 표 1에 도시된 바와 같이, "0"과 "0" 즉, 모두 "로우" 레벨이 된다. 이때, 선택기(167)의 멀티플렉서(164)에는, 신호들(A1) 및 (A1N)이 제공되고 상기 "로우" 레벨의 제어 신호(C1)에 따라 상기 신호(A1N) (즉, "0")이 상기 멀티플렉서(164)의 출력(A1')으로서 선택된다. 그리고 상기 선택기(167)의 멀티플렉서(166)에는, 신호들(A2) 및 (A2N)이 제공되고 상기 "로우" 레벨의 제어 신호(C2)에 따라 상기 어드레스 인크리먼터(162)의 입력(A2N)이 상기 멀티플렉서(166)의 출력(A2')으로서 선택된다. 결과적으로, 상기 어드레스 발생기(160)의 출력들(A1') 및 (A2')은 "0"이 된다. 상기 어드레스 발생기(160)의 출력들은 클럭 사이클의 제 2 반주기에 상응하는 버스트 모드를 위한 어드레스 신호들이다. 이후, 상기 어드레스 신호들(A1') 및 (A2')은 도 6의 제 2 디코더(180)에 의해서 코딩된다.
전술한 2 가지의 예들 즉, BL4 및 BL8의 경우에 있어서, 어드레스는 3-비트 어드레스가 된다. 만약 버스트-타입의 램이 BL4로 설정되는 경우에 있어서, 3-비트 어드레스 중 상위 1-비트는 버스트 모드 동안 가변되지 않는다. 즉, 어드레스 발생기(160)에 의해서 생성되는 어드레스 중 상위 1-비트는 입력되는 어드레스의 그것과 동일하게 유지되어야 한다. 반면에, BL8로 설정되는 경우에 있어서, 3-비트 어드레스가 모두 필요로 되기 때문에, 전자의 경우와 달리 상위 1-비트 역시 가변되어야 한다. 그러므로, 전자의 예에 있어서, 어드레스 발생기(160)의 출력들(A'1) 및 (A2')은 "1"이 되고, 후자의 예에 있어서, 그것의 출력들(A1') 및 (A2')은 "0"이 됨은 자명하다. 여기서, 상기 어드레스 발생기(160)에 제공되는 어드레스의 최하위 비트는 상기 어드레스가 홀수번 어드레스인 지 또는 짝수번 어드레스인 지의 여부를 알리는 정보로서 사용되기 때문에, 제 2 디코더(180)의 입력으로 제공되지 않는다.
(제 2 실시예)
도 7은 본 발명의 바람직한 제 2 실시예에 따른 어드레스 발생기(160)의 구성 블록도이다. 본 발명의 바람직한 제 2 실시예에 따른 어드레스 발생기(160)는 버스트 길이가 BL4, BL8, 그리고 BL16인 경우를 일 예로서 설정하여 구현된 것이다. 그러므로, 어드레스가 제 1 실시예와 달리 4-비트 어드레스로 설정되고, 이에 따라 각 구성의 로직 게이트들만이 추가되었고, 기본적인 동작 원리 및 회로 구성은 도 5 및 도 6의 그것과 유사하다. 그러므로, 설명의 중복을 피하기 위해서, 도 7의 구성 요소들에 대한 설명은 여기서 생략된다.
도 8을 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 어드레스 발생기(160)의 상세 회로가 도시되어 있다. 제 2 실시예에 따른 어드레스 인크리먼터(162')는 도 8에 도시된 바와 같이 연결되는 4 개의 전달 게이트들(223), (224), (227) 그리고 (228), NAND 게이트(225) 및 인버터(226)로 구성된다. 상기 인크리먼터(162')는 제 1 실시예의 그것과 유사한 방법으로 동작된다. 그리고, 제 2 실시예에 따른 선택기(167')는 제어 신호 발생기(168')로부터의 대응하는 제어 신호들(C1), (C2) 및 (C3)에 의해서 동작되고 그리고 도 8에 도시된 바와 같이 연결되는 3 개의 멀티플렉서들(167a), (167b) 그리고 (167c)로 구성된다.
도 8의 제어 신호 발생기(168')는 버스트 모드(예를 들면, 인터리브드 방식 또는 시퀀셜 방식), 버스트 길이(본 실시예의 경우, BL4, BL8 및 BL16), 그리고 초기 어드레스와 일련의 어드레스들이 홀수번 어드레스인 지 또는 짝수번 어드레스인 지의 여부를 결정하는 신호(AOB) (즉, 상기 어드레스들의 최하위 비트의 정보)에 따라 상기 선택기(167')에 인가되는 상기 제어 신호들(C1), (C2) 및 (C3)을 발생한다. 상기 제어 신호 발생기(168')는 도 8에 도시된 바와 같이 연결된 3 개의 2-입력 NOR 게이트들(238), (230), 그리고 (243), 2 개의 인버터들(241) 및 (244), 그리고 3 개의 2-입력 NAND 게이트들(239), (242), 그리고 (245)로 구성된다. 상기 각 신호(PINTELD), (AOB), (BL4), (BL8), 그리고 (BL16)의 동작 조건에 따른 제어 신호들의 로직 레벨들은 다음과 같다.
[표 2]
시퀀셜 방식 인터리브드 방식
BL4 BL8 BL16 BL4, BL8 및 BL16
AOB=0 AOB=1 AOB=0 AOB=1 AOB=0 AOB=1 AOB=0 또는 AOB=1
C1 0 1 0 1 0 1 1
C2 1 1 0 1 0 1 1
C3 1 1 1 1 0 1 1
도 9는 본 발명의 제 2 실시예에 따른 도 7의 제 2 디코더의 상세 회로도이다. 도 9를 참조하면, 본 발명의 제 2 실시예에 따른 제 2 디코더(180)는 통상적으로 사용되는 코딩 회로로서, 도 9에 도시된 바와 같이 연결된 11 개의 인버터들(246)-(248) 및 (257)-(264)과 8 개의 2-입력 NAND 게이트들(249)-(256)로 구성된다. 상기 디코더(180)의 회로 구성이 다른 회로 구성으로 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 본 발명의 제 2 실시예에 따른 어드레스 발생기(160)는 표 2에 따라 제 1 실시예의 그것과 유사한 또는 동일한 방법으로 동작된다. 그러므로, 설명의 중복을 피하기 위해서, 제 2 실시예에 따른 동작 설명은 여기서 생략된다.
앞서 언급된 회로 구성을 가지는 본 발명의 바람직한 제 1 및 제 2 실시예들에 따른 어드레스 발생기(160)는 DDR 스킴을 사용하는 버스트-타입의 램이 버스트 모드로 동작되는 동안에 클럭 사이클의 제 1 반주기 동안, 어드레스 버퍼(100)로부터 제공되는, 버스트 길이에 상응하는 일련의 어드레스들(외부로부터 인가되는 초기 어드레스를 포함함)을 이용하여 상기 클럭 사이클의 제 2 반주기 동안 버스트 모드를 위한 어드레스들을 순차적으로 발생한다. 상기 클럭 사이클의 제 2 반주기 동안 상기 어드레스 발생기(160)로부터 생성되는 어드레스들은, 앞서 설명된 바와 같이, 버스트 길이, 버스트 모드, 그리고 그것에 입력되는 어드레스가 홀수번 어드레스인 지 또는 짝수번 어드레스인 지의 여부를 나타내는 정보에 따라 생성된다. 그러므로, DDR 스킴을 이용하는 버스트-타입의 램을 위한 본 발명의 어드레스 발생기(160)는 클럭 사이클의 제 2 반주기 동안에 사용되는 버스트 모드를 위한 어드레스들을 간단한 로직 게이트들을 이용하여 생성할 수 있다. 그러한 결과로서, 제 2 디코더(180)를 구성하는 NAND 게이트들의 팬-인 증가를 방지할 수 있기 때문에, DDR 스킴을 이용한 버스트-타입의 램에 요구되는 고속 액세스 동작이 가능하다. 게다가, 종래 기술과 달리, 버스트 길이가 증가되더라도, 도면들 5, 6, 8 그리고 9에서 알 수 있듯이, 어드레스 발생기 및 제 2 디코더를 구성하는 반도체 소자들이 많이 증가되지 않는다. 그러므로, 버스트 길이의 증가로 인해서 종래와 같은 칩 면적의 증가가 생기지 않는다.

Claims (4)

  1. 버스트 모드 하에서 동작되고 적어도 2 개의 데이터가 하나의 클럭 사이클 동안에 입/출력되는 더블 데이터 레이트 스킴을 가지는 랜덤 액세스 메모리 장치에 있어서:
    외부로부터 제공되는 어드레스를 받아들이는 어드레스 버퍼와;
    상기 어드레스 버퍼에 연결되고, 상기 어드레스 버퍼로부터의 어드레스를 이용하여 상기 클럭 사이클의 절반 동안에 상기 버스트 모드를 위한 일련의 제 1 어드레스들을 발생하는 제 1 어드레스 발생기와;
    상기 제 1 어드레스 발생기에 연결되고, 버스트 길이들 및 상기 버스트 모드의 타입들을 나타내는 버스트 정보 신호들을 이용하여 상기 클럭 사이클의 나머지 절반 동안에 상기 버스트 모드를 위한 일련의 제 2 어드레스들을 발생하는 제 2 어드레스 발생기 및;
    상기 제 2 어드레스 발생기에 연결되고, 상기 일련의 제 2 어드레스들을 디코딩하는 디코더를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 외부로부터 제공되는 어드레스 및 상기 일련의 제 1 및 제 2 어드레스들은 n-비트 어드레스인 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 어드레스 발생기는,
    상기 제 1 어드레스가 홀수번 어드레스인지 또는 짝수번 어드레스인 지의 여부를 나타내는, 상기 제 1 어드레스를 구성하는 n 개의 비트들 중에서, 하나의 비트의 로직 레벨과 상기 버스트 정보 신호들에 응답해서 제어 신호들을 발생하는 수단과;
    상기 하나의 비트를 제외한 (n-1) 개의 비트들로 구성되는 제 3 어드레스를 1만큼 증가시키는 수단 및;
    상기 제어 신호들에 응답해서 상기 1만큼 증가된 어드레스의 (n-1) 개의 비트들과 상기 제 3 어드레스의 (n-1) 개의 비트들 중 (n-1) 개의 비트들을 선택하여 상기 제 2 어드레스로서 출력하는 수단을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  4. 제 3 항에 있어서,
    상기 버스트 정보 신호들은 상기 장치에서 사용되는 모드 레지스터 세트 (mode register set; MRS)로부터 생성되는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
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