JP3155971B2 - Ａｔｍメモリ用プログラマブル・データ・ポート - Google Patents
Ａｔｍメモリ用プログラマブル・データ・ポートInfo
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Description
【発明の詳細な説明】 発明の分野 本発明は、データ・ポート・クロッキング・システム
に関するもので、より詳細には、非同期転送モードシス
テムのための自動ディスエーブル及びノイズ抑制機能を
備えるプログラマブル・データ・ポート・クロッキング
・システムに関する。
に関するもので、より詳細には、非同期転送モードシス
テムのための自動ディスエーブル及びノイズ抑制機能を
備えるプログラマブル・データ・ポート・クロッキング
・システムに関する。
発明の背景 現代のコンピュータ・ネットワークでは、ポイント・
ツー・ポイント通信のための融通性及びプログラム制御
性が求められる。ローカル・エリア・ネットワーク（LA
N）設計は、多くの複雑なネットワーク・トポロジを組
込んでいるが、これがソフトウェア制御によりネットワ
ーク・システム上のノード間に複数のチャネルを提供す
る。現代のコンピュータ・ネットワークは、ノード間に
複数のリンクを提供している。ノード間リンクを確立す
るには、各ネットワークが各種リンク上でのトラフィッ
クのアドレス指定と優先順位付けに対する階層を備える
必要がある。
ツー・ポイント通信のための融通性及びプログラム制御
性が求められる。ローカル・エリア・ネットワーク（LA
N）設計は、多くの複雑なネットワーク・トポロジを組
込んでいるが、これがソフトウェア制御によりネットワ
ーク・システム上のノード間に複数のチャネルを提供す
る。現代のコンピュータ・ネットワークは、ノード間に
複数のリンクを提供している。ノード間リンクを確立す
るには、各ネットワークが各種リンク上でのトラフィッ
クのアドレス指定と優先順位付けに対する階層を備える
必要がある。
集積回路に用いられた従来のスイッチング手段として
はUppに付与された米国特許番号第4,914,429号がある。
はUppに付与された米国特許番号第4,914,429号がある。
より柔軟性のあるスイッチング技術を要求する現代コ
ンピュータ・ネットワークの一例には、1994年12月16日
付Electronic Design Magazine、88ページのLee Gol
dbergによる「ATM Switching: Ａ Brief Introduct
ion」に掲載されているような、非同期転送モード（AT
M）ネットワークがある。Goldbergは、ATMシステムを複
数のスイッチ・ポート間の一連の仮想パスとして、また
仮想チャネルを各仮想パス内の帯域幅の論理セグメント
として説明している。ATMネットワークは非常にプログ
ラム制御性が高く、仮想パス及び仮想チャネルの各々に
リンクの帯域幅を割り当てる。プログラマブル帯域幅割
当てには、仮想チャネル及び仮想パス帯域幅割当てを容
易かつ迅速に変更するために、高度なプログラマブル・
ネットワーク・スイッチ構成要素が必要となる。
ンピュータ・ネットワークの一例には、1994年12月16日
付Electronic Design Magazine、88ページのLee Gol
dbergによる「ATM Switching: Ａ Brief Introduct
ion」に掲載されているような、非同期転送モード（AT
M）ネットワークがある。Goldbergは、ATMシステムを複
数のスイッチ・ポート間の一連の仮想パスとして、また
仮想チャネルを各仮想パス内の帯域幅の論理セグメント
として説明している。ATMネットワークは非常にプログ
ラム制御性が高く、仮想パス及び仮想チャネルの各々に
リンクの帯域幅を割り当てる。プログラマブル帯域幅割
当てには、仮想チャネル及び仮想パス帯域幅割当てを容
易かつ迅速に変更するために、高度なプログラマブル・
ネットワーク・スイッチ構成要素が必要となる。
ネットワーク・スイッチ構成要素は、各リンクの帯域
幅を仮想パス及び仮想チャネルに割り当てるためのネッ
トワーク・コマンドに応答しなければならない。各ネッ
トワーク・スイッチ構成要素は、「セル」と呼ばれるAT
Mデータ・パケットの受信と転送を行うための複数のプ
ログラマブル・データ・ポートを含んでいる。セル幅
は、各仮想チャネルの帯域幅により異なり、異なるセル
組合せには、異なるデータ・ポートの組合せが必要にな
る。各データ・ポートにおけるセルの転送は、クロッキ
ング・システムによって制御される。
幅を仮想パス及び仮想チャネルに割り当てるためのネッ
トワーク・コマンドに応答しなければならない。各ネッ
トワーク・スイッチ構成要素は、「セル」と呼ばれるAT
Mデータ・パケットの受信と転送を行うための複数のプ
ログラマブル・データ・ポートを含んでいる。セル幅
は、各仮想チャネルの帯域幅により異なり、異なるセル
組合せには、異なるデータ・ポートの組合せが必要にな
る。各データ・ポートにおけるセルの転送は、クロッキ
ング・システムによって制御される。
それ故に、当技術分野においてプログラム制御性の高
いデータ・ポート・クロッキング・システムが求められ
ている。データ・ポート・クロッキング・システムは、
セル幅に基づく様々なデータ・ポートのクロッキングを
調和させて、ATMネットワーク・システムの仮想チャネ
ルをプログラムにより調整する必要がある。このような
システムは、ネットワークへのディジタル情報のスプリ
アス生成を防止するための自動ディスエーブル（禁止）
及びノイズ抑制と、ボード設計における使い易さを特徴
とすべきである。
いデータ・ポート・クロッキング・システムが求められ
ている。データ・ポート・クロッキング・システムは、
セル幅に基づく様々なデータ・ポートのクロッキングを
調和させて、ATMネットワーク・システムの仮想チャネ
ルをプログラムにより調整する必要がある。このような
システムは、ネットワークへのディジタル情報のスプリ
アス生成を防止するための自動ディスエーブル（禁止）
及びノイズ抑制と、ボード設計における使い易さを特徴
とすべきである。
発明の概要 本発明の開示では、クロッキング・プログラマブル多
重構成データ・ポートのためのシステムについて説明す
る。本発明のデータ・ポート・クロッキング・システム
は、非同期転送モード（ATM）ネットワークにおけるス
イッチ、集線装置、及び伸張器用ATMデータパス・チッ
プにソフトウェア・プログラム制御性をもたらすために
設計されている。
重構成データ・ポートのためのシステムについて説明す
る。本発明のデータ・ポート・クロッキング・システム
は、非同期転送モード（ATM）ネットワークにおけるス
イッチ、集線装置、及び伸張器用ATMデータパス・チッ
プにソフトウェア・プログラム制御性をもたらすために
設計されている。
本発明のクロッキング・システムは、効率的ボード配
列及び縮小ハードウェアのためのクロック出力の自動デ
ィスエーブルを提供して、未使用のクロック入力を処理
する。
列及び縮小ハードウェアのためのクロック出力の自動デ
ィスエーブルを提供して、未使用のクロック入力を処理
する。
本発明のデータ・ポート・クロッキング・システムの
もう一つの実施例には、ATMエレクトロニクスのスプリ
アス・クロッキングを除去するためのノイズ抑制回路が
含まれる。これは、誤った情報のスプリアス生成がシス
テムにクロッキングされることのないよう防止する。
もう一つの実施例には、ATMエレクトロニクスのスプリ
アス・クロッキングを除去するためのノイズ抑制回路が
含まれる。これは、誤った情報のスプリアス生成がシス
テムにクロッキングされることのないよう防止する。
図面の簡単な説明 図面中、幾つかの図に亙って同様の構成要素を同様の
番号で説明している。
番号で説明している。
第１図は、非同期転送モード（ATM）データパス・チ
ップを示すブロック図である。
ップを示すブロック図である。
第２図は、ATMデータパス・チップを示す詳細ブロッ
ク図である。
ク図である。
第3A図は、入力クロック信号と入力データ・ビットへ
の入力フレーム信号との間の関係を示すタイミング図で
ある。
の入力フレーム信号との間の関係を示すタイミング図で
ある。
第3B図は、出力クロック信号と出力データ・ビットへ
の出力フレーム信号との間の関係を示す詳細タイミング
図である。
の出力フレーム信号との間の関係を示す詳細タイミング
図である。
第４図は、本発明によるデータ・ポート・クロッキン
グ・システムの一実施例のデータ・ポート及びクロッキ
ング構成を示す概略図である。
グ・システムの一実施例のデータ・ポート及びクロッキ
ング構成を示す概略図である。
第５図は、ATMデータパス・チップの構成レジスタを
示すブロック図である。
示すブロック図である。
第６図は、本発明によるデータ・ポート・クロッキン
グ・システムの一実施例を示すブロック図である。
グ・システムの一実施例を示すブロック図である。
第７図は、本発明によるクロッキング・システムのモ
ード・デコーダの一実施例を示す詳細論理図である。
ード・デコーダの一実施例を示す詳細論理図である。
第８図は、本発明によるクロッキング・システムのモ
ード・コントロールの一実施例を示す詳細論理図であ
る。
ード・コントロールの一実施例を示す詳細論理図であ
る。
第9A図及び第9B図は、本発明によるクロッキング・シ
ステム用逐次アクセス・メモリ（SAM）の一実施例を示
す詳細論理図である。
ステム用逐次アクセス・メモリ（SAM）の一実施例を示
す詳細論理図である。
第10図は、SAMスイッチの単一段階を示す詳細論理図
である。
である。
第11図は、SAMスイッチに使用されるデータ・マルチ
プレクサの一実施例を示す詳細論理図である。
プレクサの一実施例を示す詳細論理図である。
第12図は、SAMスイッチ用ノイズ抑制回路の一実施例
を示す詳細論理図である。
を示す詳細論理図である。
好適実施例の詳細な説明 以下の好ましい実施例の詳細な説明においては、本明
細書の一部をなす添付の図が参照される。
細書の一部をなす添付の図が参照される。
第１図では、ATMネットワーク用非同期転送モード（A
TM）データパス・チップの一つの例を示している。ATM
データパス・チップのアーキテクチャは主要構成ブロッ
クに分割され、即ち、ATMデータパス・チップ100用制御
インタフェース110、８つの非同期入力ポート120、ダイ
ナミック・ランダム・アクセス・メモリ（DRAM）130を
含むATMセル・メモリ、並びに８つの非同期出力ポート1
40である。
TM）データパス・チップの一つの例を示している。ATM
データパス・チップのアーキテクチャは主要構成ブロッ
クに分割され、即ち、ATMデータパス・チップ100用制御
インタフェース110、８つの非同期入力ポート120、ダイ
ナミック・ランダム・アクセス・メモリ（DRAM）130を
含むATMセル・メモリ、並びに８つの非同期出力ポート1
40である。
制御インタフェース110は、ATMデータパス・チップ10
0の非同期入力及び出力ポートを構成するためにプログ
ラムされている構成レジスタ510を備える。チップ内の
各ポートは、非同期的にその範囲内の任意のクロック速
度で動作する。一つの実施例においては、任意のポート
のクロック周期は23ナノ秒以上になることがあり、ポー
ト・データ・パスは４ビットのパラレルである。
0の非同期入力及び出力ポートを構成するためにプログ
ラムされている構成レジスタ510を備える。チップ内の
各ポートは、非同期的にその範囲内の任意のクロック速
度で動作する。一つの実施例においては、任意のポート
のクロック周期は23ナノ秒以上になることがあり、ポー
ト・データ・パスは４ビットのパラレルである。
第２図を参照すると、ATMデータパス・チップ100のさ
らに詳細な論理図が示され、ここでは８ポートのシステ
ムの入力逐次アクセス・メモリ０−７（「入力SAM」）
に対してそれぞれ着信クロック信号、フレーミング信
号、及びデータ入力を制御するために、非同期入力ポー
ト210a−210nが使用される。この例では、８つの別個の
非同期入力ポート210a−210nが示されているが、本発明
の範囲及び精神を逸脱することなくこれ以外の入力ポー
ト数を使用できることを当業者は容易に認識するであろ
う。入力データ・ポート・クロッキング信号はICLKnに
より指定され、入力データ・ポート・フレーミング信号
はIFRMnにより指定される。本実施例における入力デー
タ線は、１つの非同期入力ポート210当たり４つのパラ
レル入力ビットを示すIDx［０−３］として示されてい
る。ただし、本発明の範囲及び精神を逸脱することなく
これ以外の入力ビット数を実施できることを当業者は容
易に認識するであろう。
らに詳細な論理図が示され、ここでは８ポートのシステ
ムの入力逐次アクセス・メモリ０−７（「入力SAM」）
に対してそれぞれ着信クロック信号、フレーミング信
号、及びデータ入力を制御するために、非同期入力ポー
ト210a−210nが使用される。この例では、８つの別個の
非同期入力ポート210a−210nが示されているが、本発明
の範囲及び精神を逸脱することなくこれ以外の入力ポー
ト数を使用できることを当業者は容易に認識するであろ
う。入力データ・ポート・クロッキング信号はICLKnに
より指定され、入力データ・ポート・フレーミング信号
はIFRMnにより指定される。本実施例における入力デー
タ線は、１つの非同期入力ポート210当たり４つのパラ
レル入力ビットを示すIDx［０−３］として示されてい
る。ただし、本発明の範囲及び精神を逸脱することなく
これ以外の入力ビット数を実施できることを当業者は容
易に認識するであろう。
ATMセル・フロー ATMネットワークでは、「ATMセル」と呼ばれるセルの
非同期グループ、つまりATMネットワーク内のポイント
間から搬送されるビット・データの集合を転送する。デ
ータ・フローは、仮定の入力ｘレジスタを使用した例に
より最も明快に説明される。第２図に示すATMデータパ
ス・チップ100において、ATMセルは非同期入力ポート21
0xのIDx［０−３］ピンを通じてチップ100に入る。４ビ
ットのパラレル・ストリームは、非同期入力ポート210x
に関連付けられたICLKxクロックによって入力SAMxにロ
ードされる。フレーミング信号IFRMxは、ATMセルの最初
のデータ・ニブルにマークを付け、入力SAMxのロードを
開始するために使用される。完全なセルが入力SAMxにロ
ードされると、SAMx制御論理220xは、制御インタフェー
ス110内の入力SAM障害状態ビットをセットする。制御イ
ンタフェース110は、入力SAM障害状態ビットを読み取る
ことにより、入力SAMがフルになると検出する。入力SAM
がフル条件になると、制御インタフェースは入力SAMの
内容をDRAM130に書き込む。
非同期グループ、つまりATMネットワーク内のポイント
間から搬送されるビット・データの集合を転送する。デ
ータ・フローは、仮定の入力ｘレジスタを使用した例に
より最も明快に説明される。第２図に示すATMデータパ
ス・チップ100において、ATMセルは非同期入力ポート21
0xのIDx［０−３］ピンを通じてチップ100に入る。４ビ
ットのパラレル・ストリームは、非同期入力ポート210x
に関連付けられたICLKxクロックによって入力SAMxにロ
ードされる。フレーミング信号IFRMxは、ATMセルの最初
のデータ・ニブルにマークを付け、入力SAMxのロードを
開始するために使用される。完全なセルが入力SAMxにロ
ードされると、SAMx制御論理220xは、制御インタフェー
ス110内の入力SAM障害状態ビットをセットする。制御イ
ンタフェース110は、入力SAM障害状態ビットを読み取る
ことにより、入力SAMがフルになると検出する。入力SAM
がフル条件になると、制御インタフェースは入力SAMの
内容をDRAM130に書き込む。
第3A図では、全フレームが受信されるまでATMセル内
のクロッキングにICLKx信号が使用され、これはIFRMs信
号線上の遷移によって送信されることを示している。同
様に、制御インタフェース110は、SAM論理240a−240nを
介して出力ポート230a−230nを含む非同期出力ポート14
0を監視する。
のクロッキングにICLKx信号が使用され、これはIFRMs信
号線上の遷移によって送信されることを示している。同
様に、制御インタフェース110は、SAM論理240a−240nを
介して出力ポート230a−230nを含む非同期出力ポート14
0を監視する。
出力ポート230a−230n上のピンODx［０−３］から出
力されるデータは、OCLKx信号によってクロッキングさ
れ、出力データのフレーミングは第3B図に示すように信
号線OFRMxによって送信される。
力されるデータは、OCLKx信号によってクロッキングさ
れ、出力データのフレーミングは第3B図に示すように信
号線OFRMxによって送信される。
本発明の実施の形態におけるATMセルは56バイトから
成り、４バイトのヘッダ、48バイトのデータ、並びに１
バイトのヘッダ−エラー−チェック（HED）を含んでい
る。残りのスペースは、HECがあるかどうかにより、３
或いは４バイトである。これらの追加バイトは、「前追
加（プリペンド“prepend"）／後追加（ポストペンド
“postpend"）」データと呼ばれ、セル編集操作及び構
成パラメータを通じて生成、読み取り、書き込み及びス
トリップが行われる。
成り、４バイトのヘッダ、48バイトのデータ、並びに１
バイトのヘッダ−エラー−チェック（HED）を含んでい
る。残りのスペースは、HECがあるかどうかにより、３
或いは４バイトである。これらの追加バイトは、「前追
加（プリペンド“prepend"）／後追加（ポストペンド
“postpend"）」データと呼ばれ、セル編集操作及び構
成パラメータを通じて生成、読み取り、書き込み及びス
トリップが行われる。
入力編集バッファ250及びCRC回路は、DRAM130に格納
する前に入力SAMで捕獲されたセルを変更するために使
用される。出力編集レジスタ260は、出力ポートで送信
前の可能な最後の瞬間にセル内容を変更するために使用
される。
する前に入力SAMで捕獲されたセルを変更するために使
用される。出力編集レジスタ260は、出力ポートで送信
前の可能な最後の瞬間にセル内容を変更するために使用
される。
入力ポート及び出力ポートのタイミング ATMデータパス・チップ100プロトコルは、データ・バ
ス及びクロックと同期を取るフレーム開始マーカから構
成される。フレーム開始マーカ出力（OFRMx）及び送信
側のデータ出力（ODx［］）は、フレーム開始マーカ入
力（IFRMx）及び受信側のデータ入力（IDx［］）に接続
され、その両方が外部供給のクロック（OCLKx、ICLKx）
に接続されている。
ス及びクロックと同期を取るフレーム開始マーカから構
成される。フレーム開始マーカ出力（OFRMx）及び送信
側のデータ出力（ODx［］）は、フレーム開始マーカ入
力（IFRMx）及び受信側のデータ入力（IDx［］）に接続
され、その両方が外部供給のクロック（OCLKx、ICLKx）
に接続されている。
第3A図では、IFRMxが論理LOWになった後、最初の正の
ICLKxエッジにおいて最初のATMセル・データが入力SAM
にロードされることを示している。このデータは、構成
レジスタからのストップ・バイト位置アドレスに到達す
るまで、ICLKx時間ごとにポートに流れ込む。入力SAMの
フル・ステータスは、ストップ・バイト位置アドレスに
到達することによりセットされる。ストップ位置アドレ
スに達する前にIFRMx入力が論理１になる場合、スター
ト・バイト位置アドレスは再ロードされ、入力SAMのフ
ル・ステータスはセットされず、ショート・エラー・ス
テータスへのフレームが結果としてエラー・レジスタを
生じる。「ショート・セル」は効果的に放棄され、ショ
ート・セル・データを備える入力SAM側は次のセルで上
書きされる。ストップ位置アドレスに到達したときにIF
RMx入力が論理１に遷移しない場合、入力SAMフル・ステ
ータスはまだセットされるが、エラー・ステータスが長
すぎるフレームは結果としてエラー・レジスタを生じ
る。スタート・バイト位置アドレスは、IFRMx入力が論
理１に遷移するまで再ロードされず、データはそれ以上
入力SAMにクロッキングされることはない。「長いセ
ル」が保持され、次のIFRMx論理１が遷移に到達する
と、入力SAMは、入力SAMの他方の半分側にある次のセル
を蓄積する。入力SAMの半分が両方ともフルであり、IFR
Mx入力が論理１になる場合、オーバーフロー・ステータ
スはエラー・レジスタを生じ、外部コントローラにより
忘れられたセルを示す。「忘れられたセル」は、入力SA
Mで上書きされる。「忘れられたセル」は効率的に放棄
される。
ICLKxエッジにおいて最初のATMセル・データが入力SAM
にロードされることを示している。このデータは、構成
レジスタからのストップ・バイト位置アドレスに到達す
るまで、ICLKx時間ごとにポートに流れ込む。入力SAMの
フル・ステータスは、ストップ・バイト位置アドレスに
到達することによりセットされる。ストップ位置アドレ
スに達する前にIFRMx入力が論理１になる場合、スター
ト・バイト位置アドレスは再ロードされ、入力SAMのフ
ル・ステータスはセットされず、ショート・エラー・ス
テータスへのフレームが結果としてエラー・レジスタを
生じる。「ショート・セル」は効果的に放棄され、ショ
ート・セル・データを備える入力SAM側は次のセルで上
書きされる。ストップ位置アドレスに到達したときにIF
RMx入力が論理１に遷移しない場合、入力SAMフル・ステ
ータスはまだセットされるが、エラー・ステータスが長
すぎるフレームは結果としてエラー・レジスタを生じ
る。スタート・バイト位置アドレスは、IFRMx入力が論
理１に遷移するまで再ロードされず、データはそれ以上
入力SAMにクロッキングされることはない。「長いセ
ル」が保持され、次のIFRMx論理１が遷移に到達する
と、入力SAMは、入力SAMの他方の半分側にある次のセル
を蓄積する。入力SAMの半分が両方ともフルであり、IFR
Mx入力が論理１になる場合、オーバーフロー・ステータ
スはエラー・レジスタを生じ、外部コントローラにより
忘れられたセルを示す。「忘れられたセル」は、入力SA
Mで上書きされる。「忘れられたセル」は効率的に放棄
される。
ここで第3B図を参照すると、OFRMx論理１がフレーム
を開始するよう一つのOCLKx入力サイクルでアサートさ
れている。最初のデータは、OFRMx後の１クロック・タ
イムにODx［］ピン上に提示される。OFRMx入力は、同様
に内部または外部OFRMx出力に応答してOFRMxピンに常に
接続されている。出力ポートは、フレームを入力ポート
と同様に管理する。構成レジスタは、スタート・バイト
位置アドレス及びストップ・バイト位置アドレスのフィ
ールドを供給するが、エラー・ステータス条件はなく、
データは各OCLKxサイクル毎に出力SAMからODx［］ピン
を介して送達される。
を開始するよう一つのOCLKx入力サイクルでアサートさ
れている。最初のデータは、OFRMx後の１クロック・タ
イムにODx［］ピン上に提示される。OFRMx入力は、同様
に内部または外部OFRMx出力に応答してOFRMxピンに常に
接続されている。出力ポートは、フレームを入力ポート
と同様に管理する。構成レジスタは、スタート・バイト
位置アドレス及びストップ・バイト位置アドレスのフィ
ールドを供給するが、エラー・ステータス条件はなく、
データは各OCLKxサイクル毎に出力SAMからODx［］ピン
を介して送達される。
データ・ポート・クロッキング構成 第５図に示すように構成レジスタ510をプログラミン
グして、チップ上の各ポートを非同期的かつそのクロッ
ク範囲内の任意のクロック速度で動作できるように構成
することにより、ATMデータパス・チップには数通りの
構成が可能である。第４図では、本発明のクロッキング
・システムの一つの実施例における、複数のポート構成
及び関連付けられた構成コードを示している。例えば、
構成コード0000bを持つエントリ番号１では、各ポート
はタイミングのために自身のクロッキング及びフレーミ
ング入力ピンを使用する。これはデフォルトの構成であ
る。構成コード1001bを持つエントリ番号６で示される
もう一つの例では、ポート０、１、２、並びに３はクロ
ック・ピン０とフレーミング入力信号０とを使用してク
ロッキングされる。さらに、クロック４、５、６、及び
７はそれぞれ自分のクロックとフレーミング入力ピンと
によりクロッキングすることが観察される。全８ポート
（非同期ポート０−７）はすべて、構成コード1111bで
復号フォーマットに使用され、それにより全ポートはク
ロッキング・ピン０及びフレーミング・ピン０を使用し
て同時にクロッキングされる。
グして、チップ上の各ポートを非同期的かつそのクロッ
ク範囲内の任意のクロック速度で動作できるように構成
することにより、ATMデータパス・チップには数通りの
構成が可能である。第４図では、本発明のクロッキング
・システムの一つの実施例における、複数のポート構成
及び関連付けられた構成コードを示している。例えば、
構成コード0000bを持つエントリ番号１では、各ポート
はタイミングのために自身のクロッキング及びフレーミ
ング入力ピンを使用する。これはデフォルトの構成であ
る。構成コード1001bを持つエントリ番号６で示される
もう一つの例では、ポート０、１、２、並びに３はクロ
ック・ピン０とフレーミング入力信号０とを使用してク
ロッキングされる。さらに、クロック４、５、６、及び
７はそれぞれ自分のクロックとフレーミング入力ピンと
によりクロッキングすることが観察される。全８ポート
（非同期ポート０−７）はすべて、構成コード1111bで
復号フォーマットに使用され、それにより全ポートはク
ロッキング・ピン０及びフレーミング・ピン０を使用し
て同時にクロッキングされる。
２、４、或いは全８データ・ポートを使用してバスを
８、16、或いは32ビットの広さにすることで、更に高い
ポート・スループットが達成される。従って、効果的な
ポートの数は、４、２、或いは１に削減される。１つの
ポートに必要なのは１つのクロック及びフレーム・ピン
だけなので、余分なクロック及びフレーム・ピンはこれ
らの構成では使用されない。
８、16、或いは32ビットの広さにすることで、更に高い
ポート・スループットが達成される。従って、効果的な
ポートの数は、４、２、或いは１に削減される。１つの
ポートに必要なのは１つのクロック及びフレーム・ピン
だけなので、余分なクロック及びフレーム・ピンはこれ
らの構成では使用されない。
他のデータ・ポート構成も可能であり、第４図で示し
たものは限定的または排他的な意図を持ってはいない。
本発明の範囲及び精神を逸脱することなくポートの構成
のほかの組合せが可能であることは、当業者には認識さ
れるであろう。
たものは限定的または排他的な意図を持ってはいない。
本発明の範囲及び精神を逸脱することなくポートの構成
のほかの組合せが可能であることは、当業者には認識さ
れるであろう。
構成レジスタ 第５図に示す構成レジスタ510は、特殊ロード構成命
令によってIOD［０−31］バスを介して制御インタフェ
ース110にロードされる。レジスタ510は、既知のステー
タスにチップ100をセットするためにスタートアップ時
にロードされなければならない。構成レジスタ510のデ
ータ・フィールド割当ては、次のとおりである。
令によってIOD［０−31］バスを介して制御インタフェ
ース110にロードされる。レジスタ510は、既知のステー
タスにチップ100をセットするためにスタートアップ時
にロードされなければならない。構成レジスタ510のデ
ータ・フィールド割当ては、次のとおりである。
ISAM config.− 第４図で説明した構成に従う16ビ
ット入力ポート120用４ビット構成コード OSAM config.− 第４図に示した構成コードを使用
する16出力ポート140用４ビット構成コード ISAMスタート・ビット − 個々にアドレス指定可能
な入力SAM用３ビット・スタート・バイト位置アドレス ISAMストップ・ビット − 入力SAM用６ビット・ス
トップ・バイト位置アドレス OSAMスタート − 出力SAM用３ビット・スタート・
バイト位置アドレス OSAMストップ − 出力SAM用６ビット・ストップ・
バイト位置アドレス チップ・アドレス − ATMデータパス・チップ100の
並列操作用４ビット・チップ・アドレス比較フィールド リセット − 制御インタフェース110のステータス
及び出力ビットをリセットするために使用される１ビッ
トのフラグ CTLEN − 並列操作で使用される制御インタフェー
ス出力用１ビット有効ビット 本発明のクロッキング・システムの一つの実施例で使用
される電気部品の詳細な説明 第６図は、構成レジスタ510に格納されるモード・ワ
ードを復号化するために使用されるモード・デコーダ61
0を示すブロック図である。モード・デコーダ610からの
復号化されたモード・ワードは、モード制御機構620に
よってさらに処理され、SAMスイッチ630の構成のための
複数の交換制御信号を生成する。以下では、入力クロッ
ク（ICLK）クロッキング信号のクロッキング・システム
について説明する。ただし、同一のハードウェアの実現
が、フレーミング・クロック（IFRM）の目的で構成モー
ドを変換するためにも実施されることも念頭に置くべき
である。したがって、入力クロックICLKの生成に関する
説明は、フレーミング・クロックIFRMの生成に関するも
のと類似している。同様に、この構成システムは、出力
クロックOCLKの生成及び出力フレーミング・クロックOF
RMの生成に適用することができる。
ット入力ポート120用４ビット構成コード OSAM config.− 第４図に示した構成コードを使用
する16出力ポート140用４ビット構成コード ISAMスタート・ビット − 個々にアドレス指定可能
な入力SAM用３ビット・スタート・バイト位置アドレス ISAMストップ・ビット − 入力SAM用６ビット・ス
トップ・バイト位置アドレス OSAMスタート − 出力SAM用３ビット・スタート・
バイト位置アドレス OSAMストップ − 出力SAM用６ビット・ストップ・
バイト位置アドレス チップ・アドレス − ATMデータパス・チップ100の
並列操作用４ビット・チップ・アドレス比較フィールド リセット − 制御インタフェース110のステータス
及び出力ビットをリセットするために使用される１ビッ
トのフラグ CTLEN − 並列操作で使用される制御インタフェー
ス出力用１ビット有効ビット 本発明のクロッキング・システムの一つの実施例で使用
される電気部品の詳細な説明 第６図は、構成レジスタ510に格納されるモード・ワ
ードを復号化するために使用されるモード・デコーダ61
0を示すブロック図である。モード・デコーダ610からの
復号化されたモード・ワードは、モード制御機構620に
よってさらに処理され、SAMスイッチ630の構成のための
複数の交換制御信号を生成する。以下では、入力クロッ
ク（ICLK）クロッキング信号のクロッキング・システム
について説明する。ただし、同一のハードウェアの実現
が、フレーミング・クロック（IFRM）の目的で構成モー
ドを変換するためにも実施されることも念頭に置くべき
である。したがって、入力クロックICLKの生成に関する
説明は、フレーミング・クロックIFRMの生成に関するも
のと類似している。同様に、この構成システムは、出力
クロックOCLKの生成及び出力フレーミング・クロックOF
RMの生成に適用することができる。
第７図は、モード・デコーダ610の一つの実施例を示
す詳細論理図である。前述のように、構成レジスタ510
は、ATMデータパス・チップの動作の初期段階にロード
される。入力SAM構成ビットは、ISAM config.［0:3］
のポイントにおいてモード・デコーダにロードされる。
構成レジスタ510にプログラミングされる構成モードに
よって、モード・デコーダ610は適切な入力クロック信
号（ICLKx）を組み合わせて第４図に示すデータ・ポー
ト構成を生成する。
す詳細論理図である。前述のように、構成レジスタ510
は、ATMデータパス・チップの動作の初期段階にロード
される。入力SAM構成ビットは、ISAM config.［0:3］
のポイントにおいてモード・デコーダにロードされる。
構成レジスタ510にプログラミングされる構成モードに
よって、モード・デコーダ610は適切な入力クロック信
号（ICLKx）を組み合わせて第４図に示すデータ・ポー
ト構成を生成する。
クロッキング組合せが必要なのは、２つまたはそれ以
上の入力ポートが単一の入力クロック信号によってクロ
ッキングされる場合だけである。
上の入力ポートが単一の入力クロック信号によってクロ
ッキングされる場合だけである。
モード・デコーダ出力の復号化は、例により最も明快
に説明される。例えば、出力xM01X8は、第４図の構成コ
ード0001で示すように、ポート０及び１が８ビット・ポ
ート構成に組み合わされていることを示す。これはま
た、構成コード0011、0101、0111、並びに1100にも当て
はまる。もう一つの例は出力xM03X16で、これにより入
力SAM0−３が、第４図の構成コード1001、1011、1101、
及び1110によって示されるように16ビット出力を供給す
るために結合される。したがって、モード・デコーダ61
0の出力は、第４図に見られるポート構成の「構成単
位」を表している。これらの「構成単位」の異なる置き
換えにより、第４図に示す16のモードが提供される。
に説明される。例えば、出力xM01X8は、第４図の構成コ
ード0001で示すように、ポート０及び１が８ビット・ポ
ート構成に組み合わされていることを示す。これはま
た、構成コード0011、0101、0111、並びに1100にも当て
はまる。もう一つの例は出力xM03X16で、これにより入
力SAM0−３が、第４図の構成コード1001、1011、1101、
及び1110によって示されるように16ビット出力を供給す
るために結合される。したがって、モード・デコーダ61
0の出力は、第４図に見られるポート構成の「構成単
位」を表している。これらの「構成単位」の異なる置き
換えにより、第４図に示す16のモードが提供される。
モード・デコーダ610の出力は、第８図の詳細論理図
に示すようにモード・コントロール620に供給される。
モード・コントロール620は、各種構成コードの各々に
対して第４図で表された適切な入力クロック・タイミン
グ信号を供給するために、各種の「構成単位」またはモ
ード・デコーダ610の出力を組み合わせる。モード・コ
ントロール620によって生成される16の出力は、SAMスイ
ッチ630によって使用され、第２図に示すような入力ポ
ート210a−210nのICLKxに対する適切な入力クロッキン
グ信号を生成する。
に示すようにモード・コントロール620に供給される。
モード・コントロール620は、各種構成コードの各々に
対して第４図で表された適切な入力クロック・タイミン
グ信号を供給するために、各種の「構成単位」またはモ
ード・デコーダ610の出力を組み合わせる。モード・コ
ントロール620によって生成される16の出力は、SAMスイ
ッチ630によって使用され、第２図に示すような入力ポ
ート210a−210nのICLKxに対する適切な入力クロッキン
グ信号を生成する。
SAMスイッチ630は、第9A図及び第9B図に示される。第
10図では、SAMスイッチ630の一部分であり、またSAMス
イッチ630の最初の段階以外のすべてが複製されるモジ
ュール640を示す。クロッキング回路のこの部分は、ｐ
チャネルのエンハンスメント・モード電界効果トランジ
スタ（FET）1120及びｎチャネルのエンハンスメント・
モードFET1130を含む、第11図に示すマルチプレクサ101
0を組み込んでいる。第10図の回路もまた、第12図に示
す、遅延1210を組み込むノイズ抑制回路1020を採用し
て、最小パルス・ブロッキング閾値をもたらす。したが
って、ノイズ抑制回路1020のポートＡに入るパルスは、
遅延1210の遅延値を超える時間を備えない限り、出力ポ
ートＹへ伝搬することはない。
10図では、SAMスイッチ630の一部分であり、またSAMス
イッチ630の最初の段階以外のすべてが複製されるモジ
ュール640を示す。クロッキング回路のこの部分は、ｐ
チャネルのエンハンスメント・モード電界効果トランジ
スタ（FET）1120及びｎチャネルのエンハンスメント・
モードFET1130を含む、第11図に示すマルチプレクサ101
0を組み込んでいる。第10図の回路もまた、第12図に示
す、遅延1210を組み込むノイズ抑制回路1020を採用し
て、最小パルス・ブロッキング閾値をもたらす。したが
って、ノイズ抑制回路1020のポートＡに入るパルスは、
遅延1210の遅延値を超える時間を備えない限り、出力ポ
ートＹへ伝搬することはない。
クロッキング回路が特殊モードx8、16、32にあり、そ
のため未使用のICLK、IFRM、OCLK、OFRMピンがある場
合、ユーザが設計時にこれらにルーティングして、Vcc/
Vssレベル或いはプルダウン／プルアップ・レジスタ・
ネットワークに結合する必要がないように、自動ディス
エーブル（禁止）が備えられている。これにより、構成
要素（レジスタ）及びボードの経路が節約できる。x32
モードでは、自動ディスエーブルにより停止されなけれ
ば浮遊する未接続クロックは28になる。
のため未使用のICLK、IFRM、OCLK、OFRMピンがある場
合、ユーザが設計時にこれらにルーティングして、Vcc/
Vssレベル或いはプルダウン／プルアップ・レジスタ・
ネットワークに結合する必要がないように、自動ディス
エーブル（禁止）が備えられている。これにより、構成
要素（レジスタ）及びボードの経路が節約できる。x32
モードでは、自動ディスエーブルにより停止されなけれ
ば浮遊する未接続クロックは28になる。
自動ディスエーブル回路は、第10図により明快に示さ
れるが、ここではゲート1030の有効がマルチプレクサ10
10のＮ＊からの論理LOWの出力によって有効にされるた
め、入力N0がアクティブHIGHの場合ゲート1030はマルチ
プレクサ1010によって有効になる。マルチプレクサ1040
の入力N1及び１は、ほかのクロッキング入力を出力Y0に
ルーティングするために使用される。
れるが、ここではゲート1030の有効がマルチプレクサ10
10のＮ＊からの論理LOWの出力によって有効にされるた
め、入力N0がアクティブHIGHの場合ゲート1030はマルチ
プレクサ1010によって有効になる。マルチプレクサ1040
の入力N1及び１は、ほかのクロッキング入力を出力Y0に
ルーティングするために使用される。
好ましい実施例の説明のために、本明細書では特定の
実施例について例示し説明してきたが、当業者には、本
発明の範囲を逸脱することなく、同じ目的を達成するこ
とを意図した広範な代替及び／または同等の実施が、例
示し説明した固有の実施例の代用となることが理解され
よう。電気、コンピュータ、及び電気通信の技術分野に
おける当業者には、本発明が非常に広範な実施例におい
て実施されることが容易に理解されよう。本特許出願
は、本明細書において述べた好ましい実施例の適用また
は変形を広く扱うことを意図している。したがって、本
発明は請求の範囲及びその等価物によってのみ制限され
ることを明確に意図するものである。
実施例について例示し説明してきたが、当業者には、本
発明の範囲を逸脱することなく、同じ目的を達成するこ
とを意図した広範な代替及び／または同等の実施が、例
示し説明した固有の実施例の代用となることが理解され
よう。電気、コンピュータ、及び電気通信の技術分野に
おける当業者には、本発明が非常に広範な実施例におい
て実施されることが容易に理解されよう。本特許出願
は、本明細書において述べた好ましい実施例の適用また
は変形を広く扱うことを意図している。したがって、本
発明は請求の範囲及びその等価物によってのみ制限され
ることを明確に意図するものである。
フロントページの続き (72)発明者 ハッシュ、グレン・イー アメリカ合衆国 83706 アイダホ、ボ イス、イースト・ジェントルウィンド・ コート 498 (56)参考文献 特開 平１−123549（ＪＰ，Ａ) 特開 平４−276943（ＪＰ，Ａ) 特開 昭59−39144（ＪＰ，Ａ) 特表 平10−510410（ＪＰ，Ａ) 特表 平10−510411（ＪＰ，Ａ) 特表 平10−506776（ＪＰ，Ａ) ＩＳＳＣＣ’96 ｐ114，115，427 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28
Claims (13)
- 【請求項１】複数のデータ・ポート（120,140）をクロ
ッキングするためのクロッキング・システムであって、 少なくとも前記複数のデータ・ポート（120,140）の構
成を規定する構成ワードを記憶するモード記憶手段（51
0）と、 前記構成ワードを復号化し、複数の復号化モード出力を
提供するモード・デコーダ手段（610）と、 前記複数の復号化モード出力を組み合わせて、複数のク
ロッキング信号を生成するモード制御手段（620）と、 前記複数のクロッキング信号によって前記複数のデータ
・ポート（120,140）をクロッキングする、前記モード
・デコーダ手段（610）に接続されたスイッチング手段
（630）と を備えることを特徴とするクロッキング・システム - 【請求項２】前記複数のクロッキング信号が、セル転送
をクロッキングするために使用される、請求項１に記載
のクロッキング・システム。 - 【請求項３】前記複数のクロッキング信号が、セル・フ
レームをクロッキングするために使用される、請求項１
に記載のクロッキング・システム。 - 【請求項４】前記スイッチング手段がノイズ抑制手段
（1020）を更に含むことを特徴とする、請求項１に記載
のクロッキング・システム。 - 【請求項５】前記スイッチング手段が、自動ディスエー
ブル手段（640）を更に含むことを特徴とする、請求項
１に記載のクロッキング・システム。 - 【請求項６】スイッチング手段が、自動ディスエーブル
手段（640）を更に含むことを特徴とする、請求項４に
記載のクロッキング・システム。 - 【請求項７】複数のデータ・ポート（120,140）をクロ
ッキングするクロッキング・システムであって、 少なくとも前記複数のデータ・ポート（120,140）の構
成を規定する構成ワードを記憶するための構成レジスタ
（510）を有して、前記クロッキング・システムの動作
を制御する制御インタフェース（110）と、 前記少なくとも前記複数のデータ・ポート（120,140）
の構成を規定する構成ワードを復号化し、複数の復号化
モード出力を提供する、前記制御インタフェースに接続
されたモード・デコーダ（610）と、 前記複数の復号化モード出力を組み合わせて、複数のク
ロッキング信号を提供する、前記モード・デコーダ（61
0）に接続されたモード・コントロール（620）と、 前記複数のクロッキング信号に従って前記複数のデータ
・ポート（120,140）をクロックする、前記モード・コ
ントロール（620）に接続されたスイッチ（630）と、 を備え、 前記複数の復号化モード出力が、前記構成ワードによっ
てプログラム的に使用可能または使用不能とされるクロ
ッキング組合せの集合であることから成ることを特徴と
するクロッキング・システム。 - 【請求項８】入力に存在するノイズを抑制するノイズ抑
制回路（1020）を更に備えることで特徴付けられ、該ノ
イズ圧縮回路が、 第１入力、第２入力、並びに出力を有するNANDゲート
と、 前記第１入力に接続された第１ノード、前記第２入力に
接続された第２ノード、遅延Ｄを有する遅延要素（121
0）と、 前記出力に接続された反転入力と反転出力を有するイン
バータと、 を備え、 前記入力信号の継続期間がＤよりも短い場合に、前記第
１入力への入力信号が抑制されることを特徴とする、請
求項７に記載のクロッキング・システム。 - 【請求項９】未使用の出力を禁止して、未使用出力のラ
ンダムな遷移を防止する自動ディスエーブル回路（64
0）を更に備えることを特徴とする、請求項７に記載の
クロッキング・システム。 - 【請求項１０】未使用の出力を禁止して、未使用出力の
ランダムな遷移を防止する自動ディスエーブル回路（64
0）を更に備えることを特徴とする、請求項８に記載の
クロッキング・システム。 - 【請求項１１】複数のデータ・ポート（120,140）をク
ロッキングするための方法であって、 １組のクロッキング構成を予め選択するステップと、 特定の構成ワードを前記１組のクロッキング構成の各構
成に割り当てるステップと、 前記１組のクロッキング構成の特定のクロッキング構成
に対する少なくとも前記複数のデータ・ポート（120,14
0）の構成を規定する特定の構成ワードによって構成レ
ジスタをプログラムするステップと、 前記特定のモード・ワードを復号化して、前記特定のク
ロッキング構成に対して前記複数のデータ・ポートをプ
ログラムするステップと の諸ステップを含むことを特徴とする方法。 - 【請求項１２】前記特定のクロッキング構成によって未
使用であるクロック出力を自動的に禁止するステップを
更に含むことを特徴とする、請求項11に記載の方法。 - 【請求項１３】所定の遅延時間よりも短いパルス継続期
間の入力を抑制するステップを更に含むことを特徴とす
る、請求項11に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/478,325 | 1995-06-07 | ||
| US08/478,325 US5680595A (en) | 1995-06-07 | 1995-06-07 | Programmable data port clocking system for clocking a plurality of data ports with a plurality of clocking signals in an asynchronous transfer mode system |
| PCT/US1995/016220 WO1996042148A2 (en) | 1995-06-07 | 1995-12-08 | Programmable data port for atm memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10511830A JPH10511830A (ja) | 1998-11-10 |
| JP3155971B2 true JP3155971B2 (ja) | 2001-04-16 |
Family
ID=23899471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50302497A Expired - Fee Related JP3155971B2 (ja) | 1995-06-07 | 1995-12-08 | Ａｔｍメモリ用プログラマブル・データ・ポート |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US5680595A (ja) |
| EP (1) | EP0830799B1 (ja) |
| JP (1) | JP3155971B2 (ja) |
| KR (1) | KR100297213B1 (ja) |
| AT (1) | ATE220282T1 (ja) |
| DE (1) | DE69527310T2 (ja) |
| TW (1) | TW301094B (ja) |
| WO (1) | WO1996042148A2 (ja) |
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| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP3420018B2 (ja) * | 1997-04-25 | 2003-06-23 | 株式会社東芝 | データレシーバ |
| JP3445476B2 (ja) * | 1997-10-02 | 2003-09-08 | 株式会社東芝 | 半導体メモリシステム |
| KR100578112B1 (ko) | 1998-10-16 | 2006-07-25 | 삼성전자주식회사 | 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 |
| US6114960A (en) * | 1998-11-04 | 2000-09-05 | International Business Machines Corporation | Method and apparatus for an integrated security device providing for automatic disablement |
| US7603627B2 (en) * | 2002-02-05 | 2009-10-13 | Microsoft Corporation | Systems and methods for creating and managing graphical user interface lists |
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| US7949817B1 (en) | 2007-07-31 | 2011-05-24 | Marvell International Ltd. | Adaptive bus profiler |
| US8131915B1 (en) | 2008-04-11 | 2012-03-06 | Marvell Intentional Ltd. | Modifying or overwriting data stored in flash memory |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
| US8423710B1 (en) | 2009-03-23 | 2013-04-16 | Marvell International Ltd. | Sequential writes to flash memory |
| US8213236B1 (en) | 2009-04-21 | 2012-07-03 | Marvell International Ltd. | Flash memory |
| US8688922B1 (en) | 2010-03-11 | 2014-04-01 | Marvell International Ltd | Hardware-supported memory management |
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1995
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