JP2000076866A - バ―ストタイプのｒａｍ装置及びそのアドレス発生方法 - Google Patents

バ―ストタイプのｒａｍ装置及びそのアドレス発生方法

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Abstract

(57)【要約】 【課題】 ダブルデータ速度方式を有するバーストタイ
プの向上されたアドレス発生及びデコーディング回路を
含むＲＡＭ装置及びそのアドレス発生方法を提供する。 【解決手段】 本発明によるバーストタイプのＲＡＭ装
置は、データを貯蔵するメモリセルアレーを有し、少な
くとも２つのデータが１つのクロックサイクルの間に入
／出力されるダブルデータ速度方式を具えるバーストタ
イプのＲＡＭ装置において、外部から印加される初期ア
ドレスをクロックサイクルの第２半周期に対応する一連
のアドレスを発生する第１アドレス発生器と第１アドレ
ス発生器からアドレスを受け、バースト情報信号によっ
てクロックサイクルの第２半周期に対応する一連のアド
レスを発生する第２アドレス発生器が提供される。この
ような構成によると、クロックサイクルの第２半周期の
ためのアドレスがバースト長さ及びモードによって自動
的に生成され、その結果ダブルデータ速度方式を有する
バースト−タイプのアクセスメモリ装置のアクセス速度
が向上することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＲＡＭ（Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置及びそのアド
レス発生方法に関するものであり、より詳しくは、バー
ストタイプ（ｂｕｒｓｔ−ｔｙｐｅ）のＲＡＭ装置のア
ドレス発生及びデコーディング回路とそのアドレス発生
方法に関するものである。
【従来の技術】ビデオＲＡＭ（ＶＲＡＭ）、同期型ＲＡ
Ｍ及びバーストＲＡＭは、高速アクセスのために、内部
的に生成されたアドレスのシーケンス（“アドレスバー
スト”、又は“アドレスシーケンス”と称する）を必要
とする。一般に、特定アドレスバーストのスタートアド
レス（又は初期アドレス）は外部（例えば、ホストコン
ピューター、又はプロセッサ）から供給され、次のクロ
ック信号がアドレス発生器に達するときまで、特定アド
レスバーストの以降のアドレスがバースト区間の間アド
レス発生器から順次発生される。
【０００２】そのような機能を行うアドレス発生器の関
連技術は、Ｕ．Ｓ．ＰａｔｅｎｔＮｏ．５，５９６，６
１６に“ＢＵＲＳＴ ＡＤＤＲＥＳＳ ＳＥＱＵＥＮＣ
ＥＧＥＮＥＲＡＴＯＲ ＦＯＲ ＡＤＤＲＥＳＳＩＮＧ
ＳＴＡＴＩＣ ＲＡＮＤＯＭ−ＡＣＣＥＳＳ−ＭＥＭ
ＯＲＹ ＤＥＶＩＣＥ”という題目で、Ｕ．Ｓ．Ｐａｔ
ｅｎｔ Ｎｏ．５，７０８，６８８に“ＨＩＧＨ ＳＰ
ＥＥＤ ＰＲＯＧＲＡＭＭＡＢＬＥ ＢＵＲＳＴ ＡＤ
ＤＲＥＳＳ ＧＥＮＥＲＡＴＩＯＮ ＣＩＲＣＵＩＴ”
という題目で、そしてＵ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．
５，４５２，２６１に“ＳＥＲＩＡＬ ＡＤＤＲＥＳＳ
ＧＥＮＥＲＡＴＯＲ ＦＯＲ ＢＵＲＳＴ ＭＥＭＯ
ＲＹ”という題目で開示されており、これらはリファレ
ンスとして本明細書に含まれる。
【０００３】前述されたリファレンスは、シングルデー
タ速度方式（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ ｓｃ
ｈｅｍｅ）を有するＲＡＭ装置で使用される。シングル
データ速度方式は、１つのデータが１つのクロックサイ
クルの間に、メモリ装置に入力／から出力されることを
意味する。各ＲＡＭ装置でバーストモードを具現するこ
とによって高速アクセス動作は行われるけれども、ユー
ザはもっと速いアクセス動作を引き続き要求している。
【０００４】そのような要求を満足させるために、少な
くとも２つのデータが１つのクロックサイクル（又はシ
ステムクロックサイクル）の間に、メモリ装置に入力／
出力されるダブルデータ速度方式（以後、“ＤＤＲ方
式”と称する）が提案されてきた。そのようなＤＤＲ方
式を具えたバースト−タイプのＲＡＭ装置は、シングル
データ速度方式を有する装置と比較するとき、約２倍の
アクセス速度を有する。ＤＤＲ方式を有するバースト−
タイプのＲＡＭアクセスメモリ装置で１つのクロックサ
イクルの間に、２つのデータを入／出力するためには、
クロックサイクルの第１ロジック状態区間の間と、クロ
ックサイクルの第２ロジック状態区間の間とに、アドレ
スが各々要求される。
【０００５】データを貯蔵するメモリセルアレーを有す
るバーストタイプのＲＡＭ装置においては、２つのアド
レス発生回路が要求され、１つは、第１ロジック状態区
間（以後、第１半周期と称する）のためのアドレスを発
生するために使用され、もう１つは、第２ロジック状態
区間（以後、第２半周期と称する）のためのアドレスを
発生するために使用される。ＤＤＲ方式を有するバース
ト−タイプのＲＡＭ装置で使用される従来のアドレス発
生及びデコーディング回路のブロック図が、図１に図示
されている。
【０００６】図１を参照すると、アドレスバッファ１０
は、外部から印加される入力アドレスＡｎを受け、入力
アドレスＡｎは、スタート（又は初期）アドレスとして
使用されるマルチビットアドレスである。アドレスシー
ケンサ（ａｄｄｒｅｓｓ ｓｅｑｕｅｎｃｅｒ）１２
（一般にカウンタで構成される）は、アドレスバッファ
１０からスタートアドレスを受け、バーストモード、即
ちシーケンシャルモード（ｓｅｑｕｅｎｔｉａｌ ｍｏ
ｄｅ）、又はインターリーブモード（ｉｎｔｅｒｌｅａ
ｖｅｄ ｍｏｄｅ）に応じて、各クロックサイクルの第
１半周期のための一連のアドレスを発生する。アドレス
シーケンサ１２は、“ＰＲＯＧＲＡＭＭＡＢＬＥ ＢＩ
ＮＡＲＹ／ＩＮＴＥＲＬＥＡＶＥＤ ＳＥＱＵＥＮＣＥ
ＣＯＵＮＴＥＲ”という題目で、Ｕ．Ｓ．Ｐａｔｅｎ
ｔ Ｎｏ．５，４８１，５８１に、そして“ＩＮＴＥＲ
ＬＥＡＶＥＤ ＡＮＤＳＥＱＵＥＮＴＩＡＬ ＣＯＵＮ
ＴＥＲ”という題目でＵ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．
５，５９４，７６５に各々開示されており、リファレン
スとして本明細書に含まれる。
【０００７】アドレスバッファ１０からのスタートアド
レスは、アドレスシーケンサ１２と共に第１及び第２デ
コーダ１４及び１８に供給される。第１デコーダ１４
は、各クロックサイクルの第１半周期のために、アドレ
スバッファ１０及びアドレスシーケンサ１２から各々提
供されるアドレスをデコーディングする。。第２デコー
ダ１８は、アドレスバッファ１０、又はアドレスシーケ
ンサ１２からのアドレスに応じて、各クロックサイクル
の第２半周期のためのアドレスを発生する。第２デコー
ダ１８の詳細回路図が、図２に図示されている。
【０００８】図２に図示されたように、アドレス発生器
として使用された従来の第２デコーダ１８は、ロジック
ゲート回路の組み合わせによって具現される。より詳し
くは、第２デコーダ１８は、アドレス発生構造の代わり
に、バースト長さ（例えば、ＢＬ４及びＢＬ８）及びバ
ーストモード（インターリーブ、又はシーケンシャルモ
ード）情報、そしてアドレスバッファ１０、又はアドレ
スシーケンサ１２からのアドレス信号を利用して、各ク
ロックサイクルの第２半周期の間の全ての実行可能なア
ドレスを出力できるように構成される。
【発明が解決しようとする課題】しかしながら、従来の
アドレス発生及びデコーディング回路構造によると、さ
らに多くのバースト長さが、ＤＤＲ方式を有するバース
トタイプのＲＡＭ装置に提供されると、ロジックゲート
回路の数及び各ロジックゲート回路のファンインがさら
に増加する。なぜならば、各クロックサイクルの第２半
周期のためのアドレスが自動的に生成されず、バースト
長さ及びバーストモードによって第２半周期のための全
ての実行可能なアドレスの組み合わせによって生成され
るためである。そのため、ＤＤＲ方式を有するバースト
タイプのＲＡＭ装置のアクセス速度が低下し、アドレス
発生器として使用されてきた従来の第２デコーダ１８
は、複雑すぎるため半導体チップに組み込むことが難し
くなる。
【０００９】従って、本発明の目的は、ダブルデータ速
度方式を有するバーストタイプの向上されたアドレス発
生及びデコーディング回路を含むＲＡＭ装置及びそのア
ドレス発生方法を提供することにある。
【課題を解決するための手段】上述のような目的を達成
するための本発明の特徴によると、バーストタイプのＲ
ＡＭ装置は、データを貯蔵するメモリセルアレーを有
し、少なくとも２つのデータが１つのクロックサイクル
の間に入／出力されるダブルデータ速度方式を具える。
バーストタイプのＲＡＭ装置において、外部から印加さ
れる初期アドレスを受けるアドレスバッファと、アドレ
スバッファからの初期アドレスに応じて第１アドレスを
順次発生する第１アドレス発生器と、第１アドレスを受
け、バースト動作モードの間にバースト長さ及びバース
トタイプを示すバースト情報信号によって第２アドレス
を発生する第２アドレス発生器とが提供される。第１ア
ドレスは、バースト動作モードの間のクロックサイクル
の第１半周期に各々対応し、第２アドレスは、バースト
動作モードの間のクロックサイクルの第２半周期に各々
対応する。さらに、第１アドレス発生器からの第１アド
レスを順次デコーディングする第１デコーダと、第２ア
ドレス発生器からの第２アドレスを順次デコーディング
する第２デコーダとが提供される。
【００１０】この望ましい実施の形態において、第１ア
ドレス発生器は、カウンタで構成される。
【００１１】この望ましい実施の形態において、第２ア
ドレス発生器は、第１アドレスのうち、最下位ビットを
除外した他のアドレスビットを受け、他のアドレスビッ
トの値を１増加させて、増加されたアドレスビットを第
３アドレスとして出力するアドレスインクリメント器
と、ここで、他のアドレスビットは、増加されたアドレ
スビットに各々対応し、第１アドレスの最下位ビット及
びバースト情報信号に応じて増加されたアドレスビット
に各々対応する選択信号を発生する選択信号発生器と、
他のアドレスビット及び増加されたアドレスビットを受
け、選択信号に応じて第１及び第３アドレスのうち１つ
を選択し、選択されたアドレスに対応するアドレスビッ
トを第２アドレスとして出力する選択器とを含む。
【００１２】この望ましい実施の形態において、バース
ト情報信号は、メモリ装置に具現されたモードレジスタ
のセットから生成される。
【００１３】本発明のほかの特徴によると、バーストタ
イプのＲＡＭ装置でバースト動作モードのためのアドレ
スを発生するアドレス発生方法が提供される。データを
貯蔵するメモリセルアレーを有し、少なくとも２つのデ
ータが１つのクロックサイクルの間入／出力されるダブ
ルデータ速度方式を具え、するバースト−タイプのＲＡ
Ｍ装置で、バースト動作モードのためのアドレスを発生
するアドレス発生方法において、外部から初期アドレス
として第１アドレスを受ける段階と、バースト情報信号
及び第１アドレスのうち最下位ビットに応じて選択信号
を発生する段階と、初期アドレスのうち最下位ビットを
除外した他のアドレスビットを受け、他のアドレスビッ
トの値を１増加させて、増加されるアドレスビットを第
２アドレスとして出力する段階と、他のアドレスビット
及び増加されたアドレスビットを受け、選択信号に応じ
て第１及び第２アドレスのうち１つを選択して、選択さ
れたアドレスに対応するアドレスビットを初期アドレス
の次のアドレスとして出力する段階とを含む。
【発明の実施の形態】このような装置及び方法によっ
て、以下本発明の実施の形態例が参照図面に基づいて詳
細に説明される。
【００１４】図３を参照すると、本実施の形態によるア
ドレス発生及びデコーディング回路のブロック図が図示
されている。
【００１５】アドレスバッファ１００及び第１デコーダ
１４０は、図１に図示された構成要素と同様の機能を有
するので、それに対する説明は省略する。さらに、第１
アドレス発生器１２０は、図１のアドレスシーケンサ１
２に対応し、バースト動作モードの間、アドレスバッフ
ァ１００からの初期アドレスに応じて各クロックサイク
ルの第１半周期のための一連のアドレスを発生する。
【００１６】本実施の形態のアドレス発生及びデコーデ
ィング回路には、第２アドレス発生器１６０が提供さ
れ、第２アドレス発生器１６０は、第１アドレス発生器
１２０からの一連のアドレスを受けて、バースト長さ及
びバーストモードによって各クロックサイクルの第２半
周期に対応するアドレスを発生する。第２アドレス発生
器１６０から生成された一連のアドレスは、第２デコー
ダ１８０によって順次デコーディングされる。以後、本
実施の形態による第２アドレス発生器１６０及び第２デ
コーダ１８０の望ましい構成例が詳細に説明される。
【００１７】図４は、第１実施形態による第２アドレス
発生器１６０Ａのブロック図であり、第２アドレス発生
器の詳細回路図が図５に図示されている。バーストタイ
プのＲＡＭ装置が４のバースト長さと８のバースト長さ
を提供し、外部からの初期アドレスは３ビットアドレス
と仮定してみよう。
【００１８】図４を参照すると、第２アドレス発生器１
６０Ａは、アドレスインクリメント器１６２、選択器１
６７、及び選択信号発生器１６８を含む。アドレスイン
クリメント器１６２は、アドレスバッファ１００、又は
第１アドレス発生器１２０からのアドレスビット信号
（Ａ１，Ａ２）及び相補アドレスビット信号（Ａ１Ｂ，
Ａ２Ｂ）を入力信号として受け、アドレスビット信号
（Ａ１，Ａ２）の値を１ほど増加させる。例えば、アド
レスバッファ１００からのアドレスビット信号（Ａ０，
Ａ1，Ａ２）が‘１１１’と仮定してみよう。このよう
な条件下で、アドレスビット信号（Ａ１，Ａ２）は、
‘１１’であり、アドレスインクリメント１６２からの
アドレスビット信号（Ａ１Ｎ，Ａ２Ｎ）は‘００’にな
る。
【００１９】図５に図示されたように、アドレスインク
リメント部１６２は、２つの伝達ゲート２０１及び２０
２で構成され、各ゲートは、図５に図示されたように連
結されたＰＭＯＳ及びＮＭＯＳトランジスタで構成され
る。アドレスビット信号（Ａ１，Ａ２）が‘１１’であ
り、相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ）が‘０
０’であるとき、伝送ゲート２０２のＰＭＯＳ及びＮＭ
ＯＳトランジスタＰ２、Ｎ２は、ターンオンされ、伝送
ゲート２０１のＰＭＯＳ及びＮＭＯＳトランジスタＰ
１、Ｎ１は、ターンオフされる。そのため、アドレスイ
ンクリメント器１６２は、出力信号として、‘００’の
アドレスビット信号（Ａ１Ｎ，Ａ２Ｎ）を出力する。
【００２０】再び、図４を参照すると、第２アドレス発
生器１６０Ａの選択器１６７は、２つのマルチプレクサ
１６４及び１６６で構成される。マルチプレクサのう
ち、１つはアドレスビット信号を受け、選択信号発生器
１６８からの選択信号Ｓ１に応じて入力された信号（Ａ
１，Ａ１Ｎ）のうち、１つを出力信号Ａ１’として出力
する。もう１つのマルチプレクサは、アドレスビット信
号（Ａ２，Ａ２Ｎ）を受け、選択信号発生器１６８から
の選択信号Ｓ２に応じて入力された信号（Ａ２，Ａ２
Ｎ）のうち１つを出力信号Ａ２’として出力する。
【００２１】再び、図５を参照すると、マルチプレクサ
１６４は、インバータ２０４と２つの伝送ゲート２０３
及び２０５で構成され、各伝送ゲートは、ＰＭＯＳ及び
ＮＭＯＳトランジスターからなる。伝送ゲート２０３の
トランジスターＰ３、Ｎ３の電流通路は、信号ラインＬ
１とノードＮＤ２との間に形成される。トランジスタＰ
３のゲート電極は、インバータ２０４を通して選択信号
Ｓ１に連結され、トランジスタＮ３のゲート電極は選択
信号Ｓ１に直接連結される。ゲート電極が選択信号Ｓ１
に連結された伝送ゲート２０５のＰＭＯＳトランジスタ
Ｐ４は、信号ラインＬ２とノードＮＤ２との間に形成さ
れた電流通路を有する。伝送ゲート２０５のトランジス
タＮ４は、インバータ２０４を通して選択信号Ｓ１に連
結されたゲート電極及び、信号ラインＬ２とノードＮＤ
２との間に形成された電流通路を有する。
【００２２】選択信号Ｓ１がロジック低レベルになると
き、アドレスビット信号Ａ１Ｎを伝達するための信号ラ
インＬ２が、伝送ゲート２０５を通して出力信号Ａ１’
を出力するためのノードＮＤ２に連結される。そして選
択信号Ｓ１が高レベルになるとき、アドレスビット信号
Ａ１を伝達するための信号ラインＬ１が、伝送ゲート２
０３を通してノードＮＤ２に連結される。
【００２３】同様に、マルチプレクサ１６６は、インバ
ータ２０７と２つの伝送ゲート２０６及び２０８で構成
され、各伝送ゲートは、ＰＭＯＳ及びＮＭＯＳトランジ
スターからなる。伝送ゲート２０６のトランジスタＰ
５、Ｎ５の電流通路は、信号ラインＬ３とノードＮＤ３
との間に形成される。トランジスタＰ５のゲート電極
は、インバータ２０７を通して選択信号Ｓ２に連結さ
れ、トランジスタＮ５のゲート電極は選択信号Ｓ２に直
接連結される。ゲート電極が選択信号Ｓ２に連結された
伝送ゲート２０８のＰＭＯＳトランジスタＰ６は、信号
ラインＬ４とノードＮＤ３との間に形成された電流通を
有する。伝送ゲート２０８のトランジスタＮ６は、イン
バータ２０７を通して選択信号Ｓ２に連結されたゲート
電極及び、信号ラインＬ４とノードＮＤ３との間に形成
された電流通路を有する。
【００２４】選択信号Ｓ２がロジック低レベルになると
き、アドレスビット信号Ａ２Ｎを伝達するための信号ラ
インＬ４が、伝送ゲート２０８を通して出力信号Ａ２’
を出力するためのノードＮＤ３に連結される。そして選
択信号Ｓ２が高レベルになるとき、アドレスビット信号
Ａ２を伝達するための信号ラインＬ３が、伝送ゲート２
０６を通してノードＮＤ３に連結される。
【００２５】再び、図４を参照すると、選択信号発生器
１６８は、バースト情報信号ＰＩＮＴＥＤ（図面には図
示されないが、モードレジスタセットから生成される）
及びＢＬｉ（ｉ＝４、８）とアドレスビット信号ＡＯＢ
を受け、それに応じて選択信号Ｓ１、Ｓ２を発生する。
信号ＰＩＮＴＥＤは、バーストタイプのＲＡＭ装置がイ
ンターリーブモードで動作するか、又はシーケンシャル
モードで動作するかを示す。例えば、バーストタイプの
ＲＡＭ装置がインターリーブモードで動作するとき、信
号ＰＩＮＴＥＤはロジック高レベルになる。ＲＡＭ装置
がシーケンシャルモードで動作するとき、信号ＰＩＮＴ
ＥＤはロジック低レベルになる。信号ＢＬｉは、バース
ト長さが４、又は８であるかを示すためである。例え
ば、バースト長さが４であるとき、信号ＢＬ４、ＢＬ８
は、各々ロジック高レベルとロジック低レベルになる。
信号ＡＯＢ、即ちアドレスビット信号Ａ０の相補信号
は、初期アドレス及び一連のアドレスが奇数番目である
か偶数番目アドレスであるかを示すためである。例え
ば、ＡＯＢ＝１であるとき、初期アドレス、又は第１ア
ドレス発生器１２０で生成された一連のアドレスは、偶
数番目アドレスである。ＡＯＢ＝０であるとき、初期ア
ドレス、又は第１アドレス発生器１２０で生成された一
連のアドレスは、奇数番目アドレスである。
【００２６】前述された条件による選択信号Ｓ１、Ｓ２
のロジック状態が、下の表１に図示されている。
【００２７】
【表１】
【００２８】選択信号発生器１６８は、インバータ２１
２、２つのノーアゲート（ＮＯＲｇａｔｅ）２０９、２
１１及び２つのナンドゲート（ＮＡＮＤ ｇａｔｅ）２
１０、２１３で構成される。ノーアゲート２０９は、信
号ＰＩＮＴＥＤ、ＡＯＢを各々受ける入力端子を有し、
ノーアゲート２０９の出力端子は、ナンドゲート２１０
の一方の入力端子に連結される。ナンドゲート２１０
は、信号ＢＬ８を受ける他の入力端子と選択信号Ｓ２を
出力するための出力端子を有する。信号ＢＬ４、ＢＬ８
はノーアゲート２１１の入力端子に各々提供され、ナン
ドゲート２１３は、ノーアゲート２０９の出力端子に、
インバータ２１２を通してノーアゲート２１１の出力端
子に各々連結された入力端子を有する。選択信号Ｓ１
は、ナンドゲート２１３の出力端子から提供される。
【００２９】図６は、図４に図示された第２デコーダ１
８０Ａの望ましい実施形態である。
【００３０】第２デコーダ１８０Ａは、第２アドレス発
生器１６０Ａからの出力Ａ１’、Ａ２’を受けてデコー
ディングし、その結果の出力信号ＤＡ１２、ＤＡ１Ｂ
２、ＤＡ１２Ｂ、ＤＡ１Ｂ２Ｂのうち１つが活性化され
る。第２デコーダ１８０Ａは、図示されたように連結さ
れた４つのナンドゲート２１６，２１８、２２０、２２
２及び６つのインバータ２１４、２１５、２１７、２１
９、２２１、２２３で構成される。
【００３１】本実施の形態によるアドレス発生及びデコ
ーディング回路の動作が参照図面に基づいて以下詳細に
説明される。ＤＤＲ方式を有するバーストタイプのＲＡ
Ｍ装置が４のバースト長さを有し、シーケンシャルモー
ドで動作すると仮定してみよう。
【００３２】まず、初期アドレスが外部からアドレスバ
ッファ１００に印加されるとき、初期アドレスは、デコ
ーディングされるように第１デコーダ１４０に伝達され
る。同時に初期アドレスは、第１及び第２アドレス発生
器１２０、１６０Ａに供給される。第１アドレス発生器
１２０は、アドレスバッファ１００からの初期アドレス
に応じて各クロックサイクルの第１半周期のための一連
のアドレスを発生する。同様に第２アドレス発生器１６
０Ａは、初期アドレス及び一連のアドレスに応じて各ク
ロックサイクルの第２半周期のための一連のアドレスを
発生する。第１半周期のための初期アドレス（Ａ０，Ａ
１，Ａ２）が‘１１１’であるとき、第２アドレス発生
器１６０Ａの動作は、次のようである。
【００３３】前述された条件によると、図５の選択信号
発生器１６８は、ロジック低レベルの選択信号Ｓ１とロ
ジック高レベルの選択信号Ｓ２を発生し、これは表１に
図示されている。
【００３４】第２アドレス発生器１６０Ａのアドレスイ
ンクリメント器１６２は、‘１１’のアドレスビット信
号（Ａ１，Ａ２）と‘００’の相補アドレスビット信号
（Ａ１Ｂ，Ａ２Ｂ）を受け、アドレスビット信号（Ａ
１，Ａ２）の値を１ほど増加させて出力信号としてアド
レスビット信号（Ａ１Ｎ，Ａ２Ｎ）を出力する。より詳
しくは、信号Ａ２、Ａ２Ｂが各々高及び低状態にあるた
め、アドレスビット信号Ａ１Ｂは、アドレスインクリメ
ント１６２の１出力信号Ａ２Ｎとして信号ラインＬ４に
伝達される。そして、アドレスビット信号Ａ１Ｂも他の
出力信号Ａ１Ｎとして信号ラインＬ２に伝達される。結
果的に、アドレスインクリメント１６２から出力される
信号（Ａ１Ｎ，Ａ２Ｎ）が‘００’になる。
【００３５】その次に、図５から分かるように、選択器
１６７のマルチプレクサ１６４は、ロジック低レベルの
選択信号Ｓ１に応じて信号ラインＬ２の信号Ａ１Ｎを一
つの出力信号Ａ１’として選択する。同時に、選択器１
６７のマルチプレクサ１６６は、ロジック高レベルの選
択信号Ｓ２に応じて信号ラインＬ３の信号Ａ２を他の出
力信号Ａ２’として選択する。そのため、第２アドレス
発生器１６０Ａは、‘０１’のアドレスビット信号（Ａ
１’，Ａ２’）を発生し、クロックサイクルの第２半周
期に対応する。‘０１’のアドレスビット信号（Ａ
１’，Ａ２’）は、第２デコーダ１８０Ａによってデコ
ーディングされる。ここで、アドレスビット信号Ａ０Ｂ
（即ち、Ａ０）は選択信号Ｓ１、Ｓ２を発生するために
使用されるため、第２デコーダ１８０Ａに提供されな
い。
【００３６】他の例として、ＤＤＲ方式を有するバース
トタイプのＲＡＭ装置が８のバースト長さを有し、シー
ケンシャルモードで動作すると仮定してみよう。アドレ
スバッファ１００、第１アドレス発生器１２０及び第１
デコーダ１４０の動作は、バースト長さが４である例で
説明されたのと同様であり、その説明は省略する。この
例に場合、選択信号発生器１６８は、前述された条件に
よってロジック低レベルの選択信号Ｓ１とロジック低レ
ベルの選択信号Ｓ２を発生する。
【００３７】まず、第２アドレス発生器１６０Ａのアド
レスインクリメント器１６２は、‘１１’のアドレスビ
ット信号（Ａ１，Ａ２）と‘００’の相補アドレスビッ
ト信号（Ａ１Ｂ，Ａ２Ｂ）を受け、アドレスビット信号
（Ａ１，Ａ２）の値を１ほど増加させて出力信号として
アドレスビット信号（Ａ１Ｎ、Ａ２Ｎ）を出力する。よ
り詳しくは、信号Ａ２、Ａ２Ｂが各々高及び低状態にあ
るため、アドレスビット信号Ａ１Ｂは、アドレスインク
リメント器１６２の出力信号Ａ２Ｎとして信号ラインＬ
４に伝達される。そしてアドレスビット信号Ａ１Ｂも他
の出力信号Ａ１Ｎとして信号ラインＬ２に伝達される。
結果的に、アドレスインクリメント器１６２から出力さ
れる信号（Ａ１Ｎ，Ａ２Ｎ）が‘００’になる。
【００３８】その次に、選択器１６７のマルチプレクサ
１６４は、ロジック低レベルの選択信号Ｓ１に応じて信
号ラインＬ２の信号Ａ１Ｎを一つの出力信号Ａ１’とし
て選択する。同時に選択器１６７のマルチプレクサ１６
６は、ロジック低レベルの選択信号Ｓ２に応じて信号ラ
インＬ４の信号Ａ２Ｎを他の出力信号Ａ２’として選択
する。そのため、第２アドレス発生器１６０Ａは、‘０
０’のアドレスビット信号（Ａ１’，Ａ２’）を発生
し、クロックサイクルの第２半周期に対応する。‘０
０’のアドレスビット信号（Ａ１’，Ａ２’）は、第２
デコーダ１８０Ａによってデコーディングされる。
【００３９】前者の例ではアドレスビット信号（Ａ
１’，Ａ２’）は‘０１’になる反面、後者の例ではア
ドレスビット信号（Ａ１’，Ａ２’）は‘００’になる
ことが分かる。その理由は、次のとおりである。ＲＡＭ
装置が４のバースト長さＢＬ４に設定される場合、外部
から提供される初期アドレス（Ａ０，Ａ１，Ａ２）のア
ドレスビット信号Ａ２は、バースト動作モードの間はレ
ベル変化なしに維持される。しかし、ＲＡＭ装置が８の
バースト長さＢＬ８に設定される場合、外部から提供さ
れる初期アドレス（Ａ０，Ａ１，Ａ２）のアドレスビッ
ト信号Ａ２は、バースト動作モードの間に変化する。そ
のため、第２半周期のためのアドレス（Ａ１’，Ａ
２’）は、前者（ＢＬ４）の場合‘０１’になり、後者
（ＢＬ８）の場合‘００’になる。
【００４０】第１実施形態から、ＤＤＲ方式を有するバ
ーストタイプのＲＡＭ装置がインターリーブモードで動
作するとき、第２アドレス発生器１６０Ａの動作が前述
された例と同様の方法で行われることは自明である。
【００４１】図７は、第２実施形態による第２アドレス
発生器１６０Ｂのブロック図であり、アドレス発生器１
６０Ｂの詳細回路図が図８に図示されている。図７及び
図８から、図４及び図５の構成要素と同様の構成要素
は、同一の参照番号に表記される。図７の第２アドレス
発生器１６０Ｂは、４、８、そして１６のバースト長さ
を支援するように具現され、外部から印加される初期ア
ドレスは、４ビットアドレスである。
【００４２】図７を参照すると、第２アドレス発生器１
６０Ｂは、アドレスインクリメント器２６２、選択器２
６７、及び選択信号発生器２６８を含む。アドレスイン
クリメント器２６２は、アドレスバッファ１００から、
又は第１アドレス発生器１２０からのアドレスビット信
号（Ａ１，Ａ２，Ａ３）及び相補アドレスビット信号
（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を入力信号として受け、ア
ドレスビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増
加させる。例えば、アドレスバッファ１００からのアド
レスビット信号（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１
１’と仮定してみよう。この条件から、アドレスビット
信号（Ａ１，Ａ２，Ａ３）は、‘１１１’であり、アド
レスインクリメント器２６２からのアドレスビット信号
（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）は‘０００’である。
【００４３】図８に図示されたように、アドレスインク
リメント器２６２は、図面に図示されたように連結され
た２入力ナンドゲート２２５、インバータ２２６、そし
て各々がＰＭＯＳ及びＮＭＯＳトランジスタで構成され
る４つの伝送ゲート２２３、２２４、２２７、２２８で
構成される。アドレスビット信号（Ａ１，Ａ２，Ａ３）
が‘１１１’であり、相補アドレスビット信号（Ａ１
Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’であるとき、伝送ゲ
ート２２４、２２８は活性化され、伝送ゲート２２３、
２２７は非活性化される。ナンドゲート２２５の出力信
号はロジック低レベルを有する。そのため、アドレスイ
ンクリメント器２６２からのアドレスビット信号（Ａ１
Ｎ，Ａ２Ｎ，Ａ３Ｎ）は‘０００’になる。
【００４４】再び、図７を参照すると、第２アドレス発
生器１６０Ｂの選択器２６７は、３つのマルチプレクサ
２６７Ａ、２６７Ｂ、２６７Ｃを有する。第１マルチプ
レクサ２６７Ａは、アドレスビット信号（Ａ１，Ａ１
Ｎ）を受け、選択信号発生器２６８からの選択信号Ｓ１
に応じて、入力された信号（Ａ１，Ａ１Ｎ）のうち１つ
を出力信号Ａ１’として出力する。第２マルチプレクサ
２６７Ｂは、アドレスビット信号（Ａ２，Ａ２Ｎ）のう
ち１つを出力信号Ａ２’として出力する。そして第３マ
ルチプレクサ２６７Ｃは、アドレスビット信号（Ａ３，
Ａ３Ｎ）を受け、選択信号発生器２６８からの選択信号
Ｓ３に応じて、入力された信号（Ａ３，Ａ３Ｎ）のうち
１つを出力信号Ａ３’として出力する。再び、図８を参
照すると、第１、第２、第３マルチプレクサ２６７Ａ、
２６７Ｂ、２６７Ｃは、図８に図示されたように連結さ
れたインバータ及び２つの伝送ゲートで構成される。
【００４５】再び、図７を参照すると、選択信号発生器
２６８は、信号ＰＩＮＴＥＤ、ＢＬｉ（ｉ＝４、８）、
ＡＯＢを受け、それに応じて選択信号Ｓ１、Ｓ２、Ｓ３
を発生する。図８に図示されたように、選択信号発生器
２６８は、３つのノーアゲート２３８、２４０、２４３
と、２つのインバータ２４１、２４４と、３つのナンド
ゲート２３９、２４２、２４５とで構成される。信号Ｐ
ＩＮＴＥＤは、バーストタイプのＲＡＭ装置がインター
リーブモードで動作するか、又はシーケンシャルモード
で動作するかを示す。例えば、バーストタイプのＲＡＭ
装置がインターリーブモードで動作するとき、信号ＰＩ
ＮＴＥＤはロジック高レベルになる。ＲＡＭ装置がシー
ケンシャルモードで動作するとき、信号ＰＩＮＴＥＤは
ロジック高レベルになる。信号ＢＬｉは、バースト長さ
が４、８、又は１６であるかを示すためである。例え
ば、バースト長さが４であるとき、信号ＢＬ４、ＢＬ
８、ＢＬ１６は、各々ロジック高レベルとロジック低レ
ベル、そしてロジック低レベルになる。信号ＡＯＢ、即
ちアドレスビット信号Ａ０の相補信号は、初期アドレス
と一連のアドレスが奇数番目、又は偶数番目アドレスで
あるかを示すためである。例えば、ＡＯＢ＝１であると
き、初期アドレス、又は第１アドレス発生器１２０で生
成された一連のアドレスは、偶数番目アドレスである。
ＡＯＢ＝０であるとき、初期アドレス、又は第１アドレ
ス発生器１２０で生成された一連のアドレスは、奇数番
目アドレスである。
【００４６】前述された条件による選択信号Ｓ１、Ｓ
２、Ｓ３のロジック状態が、下の表２に図示されてい
る。
【００４７】
【表２】
【００４８】図９は、図７に図示された第２デコーダ１
８０Ｂの望ましい実施形態である。
【００４９】第２デコーダ１８０Ｂは、第２アドレス発
生器１６０Ｂからの出力Ａ１’、Ａ２’Ａ３’が入力さ
れてデコーディングし、その結果出力信号のうち１つが
活性化される。第２デコーダ１８０Ｂは、図９に図示さ
れたように、連結された８つのナンドゲートと１１のイ
ンバータで構成される。
【００５０】本実施の形態によるアドレス発生及びデコ
ーディング回路の動作が、参照図面に基づいて以下詳細
に説明される。ＤＤＲ方式を有するバーストタイプのＲ
ＡＭ装置が４のバースト長さを有し、シーケンシャルモ
ードで動作すると仮定してみよう。前述された条件によ
ると、図８の選択信号発生器２６８は、ロジック低レベ
ルの選択信号Ｓ１、ロジック高レベルの選択信号Ｓ２、
そしてロジック高レベルの選択信号Ｓ３を発生する。
【００５１】初期アドレスが外部からアドレスバッファ
１００に入力されると、初期アドレスは、デコーディン
グされるように第１デコーダ１４０に伝達される。同時
に初期アドレスは、第１及び第２アドレス発生器１２
０、１６０Ｂに供給される。第１アドレス発生器１２０
は、初期アドレスに応じて各クロックサイクルの第１半
周期のための一連のアドレスを発生する。同様に第２ア
ドレス発生器１６０Ｂは、初期アドレス及び一連のアド
レスに応じて各クロックサイクルの第２半周期のための
一連のアドレスを発生する。第１半周期のための初期ア
ドレスＡ０、Ａ１、Ａ２、Ａ３が‘１１１１’であると
き、第２アドレス発生器１６０Ｂの動作が、以下説明さ
れる。
【００５２】第２アドレス発生器１６０Ｂのアドレスイ
ンクリメント器１６２は、‘１１１’のアドレスビット
信号（Ａ１，Ａ２，Ａ３）と‘００’の相補アドレスビ
ット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレス
ビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増加させ
て出力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２
Ｎ，Ａ３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂ
は、アドレスインクリメント器２６２の第１出力信号Ａ
１Ｎとして使用される。信号Ａ２、Ａ３がロジック高い
レベルになり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベル
になるため、アドレスビット信号Ａ１Ｂは、アドレスイ
ンクリメント器２６２の第２出力信号Ａ２Ｎとして出力
される。そしてナンドゲート２２５から出力されたロジ
ック低レベルの出力信号は、アドレスインクリメント器
２６２の第３出力信号Ａ３Ｎとして伝送ゲート２２８に
伝達される。結果的に、アドレスインクリメント１６２
から出力される信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０
００’になる。
【００５３】その次に、マルチプレクサ２６７Ａは、ロ
ジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ
１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７
Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出
力信号Ａ２’として信号Ａ１を選択し、マルチプレクサ
２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じて
第３出力信号Ａ３１’として信号Ａ３を選択する。その
ため、第２アドレス発生器１６０Ｂは、‘０１１’のア
ドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生
し、クロックサイクルの第２半周期に対応する。アドレ
スビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコ
ーダ１８０Ｂによってデコーディングされる。
【００５４】バースト−タイプのＲＡＭ装置が４バース
ト動作を行うとき、初期アドレス（Ａ０，Ａ１，Ａ２，
Ａ３）のうちアドレスビット信号（Ａ２，Ａ３）は変化
する必要はない。そのため、クロックサイクルの第２半
周期に対応する‘０１１’のアドレスビット信号（Ａ
１’，Ａ２’，Ａ３’）が第２アドレス発生器１６０Ｂ
から発生されることが、前述から分かる。
【００５５】他の例として、ＤＤＲ方式を有するバース
トタイプのＲＡＭ装置が８のバースト長さを有し、シー
ケンシャルモードで動作すると仮定してみよう。アドレ
スバッファ１００、第１アドレス発生器１２０及び第１
デコーダ１４０の動作は、前述されたＢＬ４の場合と同
様であり、その説明は省略する。第１半周期のための初
期アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１１’
であるとき、選択信号Ｓ１、Ｓ２、Ｓ３は、各々低、
低、そして高状態になる。第２アドレス発生器の動作が
以下説明される。
【００５６】第２アドレス発生器１６０Ｂのアドレスイ
ンクリメント器２６２は、‘１１１’のアドレスビット
信号（Ａ１，Ａ２，Ａ３）と‘０００’の相補アドレス
ビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレ
スビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増加さ
せて出力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２
Ｎ，Ａ３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂ
は、アドレスインクリメント器２６２の第１出力信号Ａ
１Ｎとして使用される。信号Ａ２、Ａ３がロジック高レ
ベルになり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベルに
なるため、アドレスビット信号Ａ１Ｂは、アドレスイン
クリメント器２６２の第２出力信号Ａ２Ｎとして出力さ
れる。そして、ナンドゲート２２５から出力されるロジ
ック低レベルの出力信号は、アドレスインクリメント器
２６２の第３出力信号Ａ３Ｎとして伝送ゲート２２８を
通して伝達される。結果的に、アドレスインクリメント
器２６２から出力される信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３
Ｎ）が‘０００’になる。
【００５７】その次に、マルチプレクサ２６７Ａは、ロ
ジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ
１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７
Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出
力信号Ａ２’として信号Ａ２Ｂを選択し、マルチプレク
サ２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じ
て第３出力信号Ａ３’として信号Ａ３を選択する。その
ため、第２アドレス発生器１６０Ｂは、‘０１１’のア
ドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生
し、クロックサイクルの第２半周期に対応する。アドレ
スビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコ
ーダ１８０Ｂによってデコーディングされる。
【００５８】バーストタイプのＲＡＭ装置が８バースト
動作を行うとき、初期アドレスのうちアドレスビット信
号Ａ３は変化する必要はない。そのため、クロックサイ
クルの第２半周期に対応する‘００１’のアドレスビッ
ト信号（Ａ１’，Ａ２’，Ａ３’）が第２アドレス発生
器１６０Ｂから発生されることは前述から分かる。
【００５９】ＤＤＲ方式を有するバーストータイプのＲ
ＡＭ装置の長さが１６であり、バーストタイプのＲＡＭ
装置がシーケンシャルモードで動作すると仮定してみよ
う。アドレスバッファ１００、第１アドレス発生器１２
０及び第１デコーダ１４０の動作は前述された例ＢＬ４
と同様であり、その説明は省略する。第１半周期のため
の初期アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１
１’であるとき、全ての選択信号Ｓ１、Ｓ２、Ｓ３は、
表２から分かるように、低になる。第２アドレス発生器
１６０Ｂの動作が以下説明される。
【００６０】第２アドレス発生器１６０Ｂのアドレスイ
ンクリメント器２６２は、‘１１１’のアドレスビット
信号（Ａ１，Ａ２，Ａ３）と‘０００’の相補アドレス
ビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレ
スビット信号（Ａ１，Ａ２）の値を１ほど増加させて出
力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ
３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂは、アド
レスインクリメント器２６２の第１出力信号Ａ１Ｎとし
て使用される。信号Ａ２、Ａ３がロジック高いレベルに
なり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベルになるた
め、アドレスビット信号Ａ１Ｂは、アドレスインクリメ
ント器２６２の第２出力信号Ａ２Ｎとして出力される。
そしてナンドゲート２２５から出力されるロジック低レ
ベルの出力信号は、アドレスインクリメント器２６２の
第３出力信号Ａ３Ｎとして伝送ゲート２２８に伝達され
る。結果的に、アドレスインクリメント器２６２から出
力される信号Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’に
なる。
【００６１】その次に、マルチプレクサ２６７Ａは、ロ
ジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ
１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７
Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出
力信号Ａ２’として信号Ａ２Ｂを選択し、マルチプレク
サ２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じ
て第３出力信号Ａ３’として信号Ａ３Ｂを選択する。そ
のため、第２アドレス発生器１６０Ｂは、‘０００’の
アドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生
し、クロックサイクルの第２半周期に対応する。アドレ
スビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコ
ーダ１８０Ｂによってデコーディングされる。
【発明の効果】ダブルデータ速度方式を有するバースト
タイプの向上されたアドレス発生及びデコーディング回
路を含むＲＡＭ装置及びそのアドレス発生方法を提供で
きる。
【００６２】すなわち、本発明の第１及び第２実施形態
によると、第２アドレス発生器１６０は、バースト長さ
に関連された全ての実行可能な場合によるロジックゲー
ト回路のみ合わせの代わりに、クロックサイクルの第２
半周期のためのアドレスがバース長さ及びバーストモー
ドによって自動的に生成されるように具現される。その
ため、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置
のアクセス速度を向させることができる。さらに、図５
及び図８から分かるように、バースト長さが増加されて
も、第２アドレス発生器１６０は、幾つの素子、例えば
伝送ゲー及びロジックゲート（インバータ及びナンドゲ
ート）を追加することによって容易に具現することがで
きる。これはバースト長さの数が増加するとき、第２ド
レス発生器の拡張性、即ちアドレス発生及びデコーディ
ング回路の拡張性がいいということを意味する。
【図面の簡単な説明】
【図１】ダブルデータ速度方式を有するバーストタイプ
のＲＡＭ装置で使用される、従来のアドレス発生及びデ
コーディング回路のブロック図である。
【図２】図１に図示された第２アドレスデコーダの詳細
回路図である。
【図３】本実施の形態によるアドレス発生及びデコーデ
ィング回路のブロック図である。
【図４】第１実施形態による第２アドレス発生器のブロ
ック図である。
【図５】図４に図示された第２アドレス発生器の望まし
い実施形態である。
【図６】図４に図示された第２デコーダの望ましい実施
形態である。
【図７】第２実施形態による第２アドレス発生器のブロ
ック図である。
【図８】図７に図示された第２アドレス発生器の望まし
い実施形態である。
【図９】図７に図示された第２デコーダの望ましい実施
形態である。
【符号の説明】
１００：アドレスバッファ １２０：第１アドレス発生器 １４０：第１デコーダ １６０：第２アドレス発生器 １６２、２６２：アドレスインクリメント １６８、２６８：選択信号発生器 １８０、１８０Ａ、１８０Ｂ：第２デコーダ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 データを貯蔵するメモリセルアレーを有
    し、少なくとも２つのデータが１つのクロックサイクル
    の間に入／出力されるダブルデータ速度方式を具えるバ
    ーストタイプのＲＡＭ装置において、 外部から印加される初期アドレスを受けるアドレスバッ
    ファと、 前記アドレスバッファからの前記初期アドレスに応じ
    て、第１アドレスを順次発生する第１アドレス発生器
    と、 前記第１アドレスを受け、前記バースト動作モードの間
    に、バースト長さ及びバーストタイプを示すバースト情
    報信号によって第２アドレスを発生する第２アドレス発
    生器とを含み、 前記第１アドレスは、バースト動作モードの間の前記ク
    ロックサイクルの第１半周期に各々対応し、第２アドレ
    スは、前記バースト動作モードの間の前記クロックサイ
    クルの第２半周期に各々対応することを特徴とするＲＡ
    Ｍ装置。
  2. 【請求項２】 前記第１アドレス発生器からの前記第１
    アドレスを順次デコーディングする第１デコーダと、 前記第２アドレス発生器からの前記第２アドレスを順次
    デコーディングする第２デコーダをさらに含むことを特
    徴とする請求項１に記載のＲＡＭ装置。
  3. 【請求項３】 前記第１アドレス発生器は、カウンタで
    構成されることを特徴とする請求項２に記載のＲＡＭ装
    置。
  4. 【請求項４】 前記第２アドレス発生器は、 前記第１アドレスのうち、最下位ビットを除外した他の
    アドレスビットを受け、前記他のアドレスビットの値を
    １増加させて、前記増加されたアドレスビットを第３ア
    ドレスとして出力するアドレスインクリメント器と、こ
    こで、前記他のアドレスビットは、増加されたアドレス
    ビットに各々対応し、 前記第１アドレスの最下位ビット及び前記バースト情報
    信号に応じて、前記増加されたアドレスビットに各々対
    応する選択信号を発生する選択信号発生器と、 前記他のアドレスビット及び前記増加されたアドレスビ
    ットを受け、前記選択信号に応じて前記第１及び第３ア
    ドレスのうち１つを選択し、前記選択されたアドレスに
    対応するアドレスビットを第２アドレスとして出力する
    選択器とを含むことを特徴とする請求項３に記載のＲＡ
    Ｍ装置。
  5. 【請求項５】 前記バースト情報信号は、メモリ装置に
    具現されたモードレジスタのセットから生成されること
    を特徴とする請求項４に記載のＲＡＭ装置。
  6. 【請求項６】 データを貯蔵するメモリセルアレーを有
    し、少なくとも２つのデータが１つのクロックサイクル
    の間に入／出力されるダブルデータ速度方式を具えるバ
    ーストタイプのＲＡＭ装置において、 外部から印加される初期アドレスを受けるアドレスバッ
    ファと、 前記アドレスバッファからの前記初期アドレスに応じ
    て、第１アドレスを順次発生する第１アドレス発生器
    と、ここで、前記第１アドレスは、バースト動作モード
    の間の前記クロックサイクルの第１半周期に各々対応
    し、 前記第１アドレスに応じて第２アドレスを発生する第２
    アドレス発生器とを含み、 前記第２アドレス発生器は、 前記第１アドレスのうち、最下位ビットを除外した他の
    アドレスビットを受け、前記余りのアドレスビットの値
    を１増加させ、増加されたアドレスビットを第３アドレ
    スとして出力するアドレスインクリメント器と、ここ
    で、前記他のアドレスビットは、前記増加されたアドレ
    スビットに各々対応し、 前記第１アドレスの最下位ビット及び前記バースト情報
    信号に応じて、前記増加されたアドレスビットに各々対
    応する選択信号を発生する選択信号発生器と、 前記他のアドレスビット及び前記増加されたアドレスビ
    ットを受け、前記選択信号に応じて前記第１及び第３ア
    ドレスのうち１つを選択し、前記選択されたアドレスに
    対応するアドレスビットを第２アドレスとして出力する
    選択器とを含むことを特徴とするＲＡＭ装置。
  7. 【請求項７】 前記第１アドレス発生器は、カウンタで
    構成されることを特徴とする請求項６に記載のＲＡＭ装
    置。
  8. 【請求項８】 前記第１アドレス発生器からの前記第１
    アドレスを順次デコーディングする第１デコーダと、 前記第２アドレス発生器からの第２アドレスを順次デコ
    ーディングする第２デコーダとをさらに含むことを特徴
    とする請求項６に記載のＲＡＭ装置。
  9. 【請求項９】 前記バースト情報信号は、バーストタイ
    プ及びバースト長さを各々示し、前記バースト情報信号
    は、メモリ装置に具現されたモードレジスタのセットか
    ら生成されることを特徴とする請求項６に記載のＲＡＭ
    装置。
  10. 【請求項１０】 データを貯蔵するメモリセルアレーを
    有し、少なくとも２つのデータが１つのクロックサイク
    ルの間入／出力されるダブルデータ速度方式を具えるバ
    ーストタイプのＲＡＭ装置で、バースト動作モードのた
    めのアドレスを発生するアドレス発生方法において、 外部から初期アドレスとして第１アドレスを受ける段階
    と、 バースト情報信号及び前記第１アドレスのうち最下位ビ
    ットに応じて選択信号を発生する段階と、 前記初期アドレスのうち最下位ビットを除外した他のア
    ドレスビットを受け、前記他のアドレスビットの値を１
    増加させて、前記増加されるアドレスビットを第２アド
    レスとして出力する段階と、 前記他のアドレスビット及び前記増加されたアドレスビ
    ットを受け、前記選択信号に応じて前記第１及び第２ア
    ドレスのうち１つを選択して、前記選択されたアドレス
    に対応するアドレスビットを前記初期アドレスの次のア
    ドレスとして出力する段階とを含むことを特徴とするア
    ドレス発生方法。
  11. 【請求項１１】 前記バースト情報信号は、バースト動
    作モードのバースト長さ及びバーストタイプを示し、前
    記メモリ装置に具現されたモードレジスタのセットから
    生成されることを特徴とする請求項１０に記載のアドレ
    ス発生方法。
  12. 【請求項１２】 前記次のアドレスを受け、デコーディ
    ングする段階をさらに含むことを特徴とする請求項１１
    に記載のアドレス発生方法。
  13. 【請求項１３】 前記初期アドレスに応じて第３アドレ
    スを発生する段階と、 前記第３アドレスを受け、デコーディングする段階とを
    さらに含み、 前記第１及び第３アドレスは、前記クロックサイクルの
    第１半周期の間に使用され、前記次のアドレスは、前記
    クロックサイクロの第２半周期の間に使用されることを
    特徴とする請求項１１に記載のアドレス発生方法。
JP22123699A 1998-08-04 1999-08-04 バーストタイプのｒａｍ装置及びそのアドレス発生方法 Expired - Fee Related JP3779500B2 (ja)

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