CN101114830B - 一种状态预置电路 - Google Patents

Abstract

本发明公开了一种状态预置电路，包括一输入端，该输入端与一芯片内部焊盘相连接，该状态预置电路还包括：一通路开关，用于控制通路电流；一计时电路，与该通路开关相连接，用于设定该通路开关状态；一锁存电路，与该通路开关以及该计时电路相连接，用于稳定一预置电位的锁存输出。本发明的状态预置电路可使芯片启动后静态电流为零，因此降低了功耗，并且结构简单，对芯片的正常工作没有消极影响。

Description

一种状态预置电路

技术领域

本发明涉及模拟集成电路，具体地说，是一种用于集成电路的状态预置电路。

背景技术

在芯片设计中，常常一款芯片具有仅在某项功能上略有差别的不同版本。为避免重复开发的掩模费用以及方便库存管理，可以只生产功能覆盖最全面的芯片，在生产完成后，对应不同版本，可通过为芯片功能引脚预置不同的电压来设定特定功能是否开启。例如，为指定的引脚输入高电平，则芯片中功能A启动，该款芯片就对应为A版本；而该引脚输入低电平时，则芯片中相对应的功能关闭，该款芯片对应为B版本。

一般情况下，通过将引脚焊盘封装到邻近的电源引脚或者地引脚来配置电位，这就需要芯片中该功能引脚与电源引脚、地引脚同时相邻；但一个引脚很少能够同时满足相邻与电源和地引脚；由此便产生了上拉电阻输入电路和下拉电阻输入电路；如功能引脚仅仅同地引脚相邻，那么可以采用上拉电阻输入电路，该引脚在悬空状态下将被上拉到高电位。

如图1所示为一种传统的上拉电阻输入(CMOS INPUT PAD WITHPULLUP)电路简化结构。图中，101为上拉电阻，102为功能选择端口，103为芯片内部焊盘，105对应封装后该芯片对应的功能引脚，106为芯片封装后的GND引脚；如图1中结构所示，该芯片可以通过封装提供不同功能的芯片版本。

具体地，当芯片内部焊盘103悬空时，那么功能选择端口102由上拉电阻101上拉到高电平；而当芯片内部焊盘103封装到邻近的GND上时，功能选择端口102被下拉到低电平；当芯片内部焊盘103封装引出引脚，芯片可通过外部给该引脚进行电位配置，芯片采用一个这样的功能选择引脚，可以通过封装实现两种功能控制选择。依此类推，当芯片采用两个这样的功能选择引脚组合配置，则至少可以实现四种功能选择；因此，在芯片封装期间可实现芯片的多版本控制。

在便携等系统应用中，多功能、高性能、低成本、低功耗为芯片设计的基本要求，并日益占据越来越重要的位置；上述结构通过指定引脚封装来选择不同功能，能够很好的满足芯片设计低成本多功能选择的目的，扩大了芯片的适用范围。

但是，这种结构也存在着实际应用中的问题。芯片设计指标中，功耗是非常重要的一项参数；在对功耗有要求的芯片中，芯片手册中关于静态功耗的指标往往要求小于1uA或者为零；而此类结构在功耗方面的表现非常不理想。通过传统的上拉电阻电路为例分析，当芯片内部焊盘103封装到地(电源)时，电路将会出现由电源VDD经过电阻101到地GND形成的电流通路；通路中电流值同电阻101的阻值相关；假设电阻值为100K，电源电压为5V，那么仅一个这样结构的电路中形成的通路电流就已经达到50uA，在很多对功耗有着非常严格要求的应用中(比如手提移动方面)，该电流所产生的功耗对于芯片而言是不可接受的。

如图2所示为对功能引脚进行选择的另一种预置电路结构示意图。该电路结构采用trimming(可微调)方案，多应用于要求高精度的电路中。该方案传统做法通过trimming PAD是否灌入电流熔断该路的熔丝进行精度调节。

图2中，105为熔丝，可采用金属或者复晶(poly)制作，当有大电流通过时熔丝将会被熔断，106为trimming方案中的输出逻辑组合，108为通路开关，107为开关控制，该结构中，如果不熔断熔丝105，那么输出逻辑组合106的所有输出被下拉到地，输出为”000”；如果105全部熔断，那么106通过108被上拉到电源，输出为”111”。依此类推，该结构中三路的trimming结构有”000”到”111”共8档可选trimming方案。

因此对于要求高精度的电路，可以选择对应的trimming数量进行微调。

但是，当105选择不熔断，该通路将下拉到”0”；那么如上述第一种现有技术中的电路结构那样，该电路同样将出现电源到地的电流通路带来的额外静态电流问题。

因此，存在着低功耗地为芯片设计中的功能选择端口提供不同功能选择的需要。

发明内容

本发明的目的，在于克服现有技术中的上述缺点，从而提供了一种静态功耗极小或为零的状态预置电路。

为实现上述目的，本发明的状态预置电路，包括一输入端，该输入端与一芯片内部焊盘相连接，该状态预置电路还包括：一通路开关，用于控制通路电流；一计时电路，与该通路开关相连接，用于设定该通路开关状态；一锁存电路，与该通路开关以及该计时电路相连接，用于稳定一预置电位的锁存输出。

该计时电路包括一复位信号输入端以及一时钟信号输入端。

该锁存电路包括一锁存输出端，用以为芯片提供功能选择端口。

在一个实施方式中，该锁存电路包括电压反馈锁定电路和与该电压反馈锁定电路相连接的输出级锁存电路，由该输出级锁存电路提供该锁存输出。

本发明的状态预置电路可使芯片启动后静态电流为零，因此降低了功耗，并且结构简单，对芯片的正常工作没有消极影响。

附图说明

图1是现有技术的一种电路结构示意图；

图2是现有技术的另一种电路结构示意图；

图3是本发明的状态预置电路的原理图；

图4是本发明的状态预置电路的一个实施方式的电路结构示意图；

图5是本发明的状态预置电路的另一个实施方式的电路结构示意图；

图6是本发明的计时电路的一种实施方式的电路结构示意图。

具体实施方式

如图3所示为本发明的状态预置电路原理图。该状态预置电路包括一个输入端，该输入端与芯片内部焊盘PAD304相连接，状态预置电路还包括通路开关301、与该通路开关连接的计时电路302、以及由该计时电路302控制的锁存电路303。通路开关301可采用合适的电路形式，此处采用开关可控的上拉电阻，用于控制通路电流；计时电路302可设定该通路开关状态，具体地，它可控制通路开关301的导通时间以及控制锁存电路303的锁存输出时间；锁存电路303用于稳定预置电位的锁存输出。

更具体地，电源VDD与通路开关301相连接，并且计时电路中包括时钟信号输入端以及复位信号输入端，时钟信号和复位信号分别通过这两个端口传输入计时电路。锁存电路包括一个锁存输出端，用以为芯片提供功能选择端。另外焊盘304可有选择地连接到外部引脚A_PIN307和地GND306；并连接有静电保护电路ESD。

假设引脚封装到邻近的GND306引脚，芯片上电后，该状态预置电路结构经过复位后，开始工作，计时电路302控制通路开关301开启并进行电位预置；最后，计时电路302控制通路开关301断开通路电流，锁存电路303输出期望的稳定电位。本电路中，电源到地的电流通路仅开启瞬间用来预置正确的电位，因此可解决置位电路长时间开启带来的静态功耗问题。这将在下文中作以更为具体的描述。

如图4所示为本发明的状态预置电路的一个实施方式的电路结构示意图。为防止锁存电路303的输入电压不够稳定，可在锁存电路中添加反馈结构以锁定输入电压，并添加施密特电路以增强稳定性。

如图所示，该实施方式中，锁存电路包括电压反馈锁定电路305以及输出极锁存电路，电压反馈锁存电路305包括施密特电路以及反馈锁定电路。通过设置施密特电路合理的翻转电平，该电路结构可更稳定地锁定预置电压，并由计时电路控制输出。

计时电路302的时钟输入端可由外部时钟源提供输入，也可自己搭建振荡电路产生时钟信号，并通过计时电路的计时，控制振荡器的开启及关闭。如图5所示，振荡电路306为计时电路302提供时钟输入，并由计时电路302的输出PD(power down，掉电端)来反馈控制振荡电路自身的工作状态。

计时电路302可由现有技术中的惯常手段进行设计。图6给出了计时电路的一种实施方式。图中，计时电路可由多个逻辑器件搭建而成，其连接方式均和现有技术相同。

以下结合图5、6，对计时电路的两个输出信号205、206的相互关系进行说明，其中，输出信号205输入到锁存电路303，而输出信号206用以控制振荡电路306以及电流通路的开关301。

状态控制信号206在芯片上电后保持为逻辑“1”，控制振荡电路不工作并控制通路的开关保持关断状态。随着复位信号电平升高，状态控制信号206变为逻辑“0”，振荡电路开始工作，并产生时钟CLK401，通路的开关导通进行置位，引脚的预置电位被检测并输入锁存电路；同时，分频器开始对时钟401进行分频计时，直至将402的低电平传出使206逻辑变化回“1”为止，此刻状态控制信号206关闭振荡器，通路开关断开；一个完整的控制周期结束。

由上述描述可见，本结构在芯片上电后预置管脚电压，预置的电压经过锁定输出后通路电流将被关断，静态电流降低为“零”；因此，本结构较好地解决了传统方案中因为电源到地通路电流引起的静态功耗问题；另外，本发明电路结构简单实用，仅需引入时钟信号和上电复位控制信号，添加少部分的电路即可完成设计；芯片上电期间立刻能够预置并锁存引脚电位，做到了芯片启动后“零”静态电流；时钟计时、锁存输出等状态全部可控，锁定输出稳定电位后振荡电路，计时电路自动关闭，对芯片的正常工作“零”影响。

对本发明的上述实施方式的变形是可能的。例如，通路开关可以在电流通路的其它位置；复位信号不限于芯片的上电复位信号，其它专用的复位效果为更加优选的选择；计时电路和锁存电路可以采用本领域常用的其它手段实现，其中，实现电压反馈锁定电路的结构很多，重点在于通过反馈来锁定输入以得到稳定的输入电压。这些变形或者其它的实施方式，均应在本发明的保护范围内。

另外，本发明不仅适用于采用上拉电阻结构的置位电路，也适用于采用下拉电阻结构的置位电路。其即可直接通过内部封装确定功能选择配置，也可以在片外直接给予电位进行配置。

Claims (8)

1.一种状态预置电路，包括一输入端，该输入端与一芯片内部焊盘相连接，其特征在于，该状态预置电路还包括：

一通路开关，用于控制通路电流；

一计时电路，与该通路开关相连接，用于设定该通路开关状态并进行电位预置；

一锁存电路，与该通路开关以及该计时电路相连接，用于稳定所述预置电位的锁存输出。

2.如权利要求1所述的状态预置电路，其特征在于，所述计时电路包括一复位信号输入端。

3.如权利要求1或2任一项所述的状态预置电路，其特征在于，所述计时电路包括一时钟信号输入端。

4.如权利要求1所述的状态预置电路，其特征在于，所述锁存电路包括一锁存输出端，用以为芯片提供功能选择端口。

5.如权利要求1所述的状态预置电路，其特征在于，还包括与通路开关连接的电源。

6.如权利要求3所述的状态预置电路，其特征在于，所述时钟信号由连接到该计时电路的振荡电路产生。

7.如权利要求1、2或4所述的状态预置电路，其特征在于，所述锁存电路包括电压反馈锁定电路和与该电压反馈锁定电路相连接的输出级锁存电路，由该输出级锁存电路提供该锁存输出。

8.如权利要求7所述的状态预置电路，其特征在于，所述电压反馈锁定电路包括施密特电路及反馈锁定回路。

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