CN106341104A - 反相时钟产生电路和寄存器 - Google Patents

Abstract

一种反相时钟产生电路，其中：第一PMOS管和第二PMOS管的源极与电源相连，第一PMOS管和第二PMOS管的漏极与第三PMOS管的源极相连，第三PMOS管的漏极经第一延迟线电路与第三NMOS管的漏极相连；第三PMOS管的漏极与第二NMOS管的漏极相连，第二NMOS管的源极和第一NMOS管的漏极相连，第一NMOS管的源极和第三NMOS管的源极接地。第一PMOS管和第一NMOS管的栅极为SI信号的输入端，第二PMOS管和第二NMOS管的栅极为SE信号的输入端，第三PMOS管和第三NMOS管的栅极为时钟信号的输入端，第三PMOS管的漏极和第一延迟线电路的连接节点为反相时钟产生电路的输出端。

Description

反相时钟产生电路和寄存器

技术领域

本发明涉及微电子电路技术领域，特别涉及一种反相时钟产生电路和寄存器。

背景技术

寄存器是中央处理器(Central Processing Unit，CPU)内部用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。寄存器是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器，N为正整数。

图1示出了一种现有的寄存器的电路结构图。如图1所示，该寄存器包括：反相时钟产生电路、输入级电路和两级锁存器(图中所示的第一级锁存器和第二级锁存器)。反相时钟产生电路用于产生反相时钟信号。时钟信号和反相时钟信号一起作用于输入级电路，两者配合控制输入级电路的开启和关闭。输入级电路用于引入数据信号，并产生供锁存器存储的信号。该寄存器包括两种工作模式：功能模式和测试模式。在功能模式下，寄存器正常工作存储数据。在测试模式下，扫描输入(scan in，SI)信号被引入，对寄存器的整体性能进行测试。该寄存器的具体工作原理如下：在扫描使能(scan enable，SE)信号为0时，寄存器工作于功能模式，时钟信号(记为CP信号)经过一定的延时并反相之后产生反相时钟信号(记为C1信号)；在SE信号为1时，寄存器工作于测试模式，CP信号与SI信号一起作用产生C1信号。C1信号与CP信号、数据信号(记为D信号)、SE信号一起作用于输入级电路。CP信号与C1信号一起控制输入级电路使得输入级电路只在CP信号的上升沿到来之后的一小段时间内开启。第一级锁存器和第二级锁存器在CP信号的控制下轮流工作：在CP信号的上升沿到来之后，第二级锁存器关闭，第一级锁存器开启；在CP信号的下降沿到来之后，第一级锁存器关闭，第二级锁存器开启。当SE信号为0时(也即在功能模式下)，在CP信号的上升沿到来之后，输入级电路开启与否由D信号的电平决定，于是D信号的反相将被第一级锁存器锁存；在CP信号的下降沿到来之后，D信号的值将被第二级锁存器锁存。当SE信号为1时(也即在测试模式下)，在CP信号的上升沿到来之后，输入级开启与否与D信号无关，由受SI信号控制的CI信号的电平决定，于是SI信号的值将被第一级锁存器锁存；在CP信号的下降沿到来之后，SI信号的反相将被第二级锁存器锁存。

在图1所示的电路中，反相时钟产生电路是关键，现有的反相时钟产生电路如图2所示。当SE信号为0时，寄存器工作于功能模式，C1信号是CP信号经过延时之后再反相产生的信号；当SE信号为1时，寄存器工作于测试模式，C1信号同时受CP信号与SI信号控制，只要CP信号与SI信号中有至少一者为1，C1信号就为0。这样，在CP信号的上升沿到来之后，如果SI信号为1，C1信号为0，输入级电路关闭；如果SI信号为0，C1信号是CP信号延时后的反相，在CP信号和CP信号同时为1的时段内，输入级电路有个短暂的开启过程。

在现有技术中，通过两级反相器外加与非门的方式实现对CP信号进行延时和反相。因此，现有的反相时钟产生电路中使用的金属氧化物半导体场效应晶体管(MetalOxide Semiconductor，简称：MOS管)数量较多，电路拓扑结构比较复杂，导致电路的功耗较大。

发明内容

为了解决现有的反相时钟产生电路中使用的MOS管数量较多，电路拓扑结构比较复杂，导致电路的功耗较大的问题，本发明实施例提供了一种反相时钟产生电路和寄存器。

第一方面，提供了一种反相时钟产生电路，该反相时钟产生电路，包括：第一P沟道金属氧化物半导体场效应晶体管(Positive channel Metal Oxide Semiconductor，简称：PMOS管)、第二PMOS管、第三PMOS管、第一N沟道金属氧化物半导体场效应晶体管(Negativechannel Metal Oxide Semiconductor，简称：NMOS管)、第二NMOS管、第三NMOS管和第一延迟线(delay line)电路。第一PMOS管和第二PMOS管的源极分别与电源相连，第一PMOS管和第二PMOS管的漏极分别与第三PMOS管的源极相连，第三PMOS管的漏极经第一延迟线电路与第三NMOS管的漏极相连。第三PMOS管的漏极还与第二NMOS管的漏极相连，第二NMOS管的源极和第一NMOS管的漏极相连，第一NMOS管的源极和第三NMOS管的源极分别接地。其中，第一PMOS管和第一NMOS管的栅极为SI信号的输入端，第二PMOS管和第二NMOS管的栅极为SE信号的输入端，第三PMOS管和第三NMOS管的栅极为时钟信号的输入端，第三PMOS管的漏极和第一延迟线电路的连接节点为反相时钟产生电路的输出端。

本发明实施例提供的反相时钟产生电路，能够起到如下功能：一是生成反相时钟信号，二是引入扫描输入信号。但是，相较于图2所示的现有的反相时钟产生电路，本实施例提供的反相时钟产生电路使用的MOS管数量减少，电路拓扑结构简单，从而减小了电路的整体功耗。

第三PMOS管的漏极与第二NMOS管的漏极之间的连接方式，可包括如下几种可能的实现形式：在第一种可能的实施方式中，第三PMOS管的漏极经第一延迟线电路与第二NMOS管的漏极相连；在第二种可能的实施方式中，第三PMOS管的漏极直接与第二NMOS管的漏极相连；在第三种可能的实施方式中，第三PMOS管的漏极经第二延迟线电路与第二NMOS管的漏极相连。

对于上述第一种和第三种可能的实施方式，实现了对SI信号进行延迟，有助于增加SI信号的保持时间裕量。此外，相较于第三种可能的实施方式，在第一种可能的实施方式中，实现了延迟线电路的复用，减少了电路所需的器件数量和成本。

在一个示例中，反相时钟产生电路所包括的NMOS管的放电速度小于预设放电速度。可选地，预设放电速度为包括反相时钟产生电路的寄存器中的输入级电路所包括的NMOS管的放电速度。例如，反相时钟产生电路所包括的NMOS管满足如下预设条件中的至少一种：阈值电压大于第一阈值、沟长大于第二阈值、沟宽小于第三阈值。

通过上述方式，选用放电速度较慢的MOS管构建反相时钟产生电路，使得DB信号的放电速度快于C1信号的放电速度，从而确保寄存器能够正常工作。

第二方面，提供了一种寄存器，所述寄存器包括如第一方面所述的反相时钟产生电路。

附图说明

为了更清楚地说明现有技术和本发明实施例中的技术方案，下面将对现有技术和本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种现有的寄存器的电路结构图；

图2是一种现有的反相时钟产生电路；

图3是本发明一个实施例提供的反相时钟产生电路的结构示意图；

图4是本发明一个实施例提供的延迟线电路的结构示意图；

图5是本发明一个实施例提供的一种等效电路的结构示意图；

图6是本发明一个实施例提供的另一等效电路的结构示意图；

图7是本发明另一实施例提供的反相时钟产生电路的结构示意图；

图8是本发明另一实施例提供的反相时钟产生电路的结构示意图；

图9是本发明一个实施例提供的输入级电路的结构示意图；

图10是本发明实施例涉及的DB信号和C1信号的放电过程的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

请参考图3，其示出了本发明一个实施例提供的反相时钟产生电路的结构示意图。该反相时钟产生电路，包括：第一PMOS管Q1、第二PMOS管Q2、第三PMOS管Q3、第一NMOS管Q4、第二NMOS管Q5、第三NMOS管Q6和第一延迟线电路31。

第一PMOS管Q1和第二PMOS管Q2的源极分别与电源相连，第一PMOS管Q1和第二PMOS管Q2的漏极分别与第三PMOS管Q3的源极相连，第三PMOS管Q3的漏极经第一延迟线电路31与第三NMOS管Q6的漏极相连。

第三PM OS管Q3的漏极还与第二NMOS管Q5的漏极相连，第二NMOS管Q5的源极和第一NMOS管Q4的漏极相连，第一NMOS管Q4的源极和第三NMOS管Q6的源极分别接地。

其中，第一PMOS管Q1和第一NMOS管Q4的栅极为SI信号的输入端，第二PMOS管Q2和第二NMOS管Q5的栅极为SE信号的输入端，第三PMOS管Q3和第三NMOS管Q6的栅极为时钟信号(记为CP信号)的输入端，第三PMOS管Q3的漏极和第一延迟线电路31的连接节点S为反相时钟产生电路的输出端。反相时钟产生电路的输出端输出反相时钟信号，在本发明实施例中，反相时钟信号记为C1信号。

第一延迟线电路31用于起到对CP信号进行延迟的作用。第一延迟线电路31包括至少一个如图4所示的NMOS管。每一个NMOS管的漏极为输入端，源极为输出端，栅极接电源电压。在一个示例中，第一延迟线电路31包括一个NMOS管。该NMOS管的漏极为第一延迟线电路31的输入端，第一延迟线电路31的输入端与第三PMOS管Q3的漏极相连。该NMOS管的源极为第一延迟线电路31的输出端，第一延迟线电路31的输出端与第三NMOS管Q6的漏极相连。在另一个示例中，第一延迟线电路31包括n个串联的NMOS管，第i个NMOS管的源极和第i+1个NMOS管的漏极相连，i为小于等于n-1的正整数，所述n为大于1的整数。第1个NMOS管的漏极为第一延迟线电路31的输入端，第一延迟线电路31的输入端与第三PMOS管Q3的漏极相连。第n个NMOS管的源极为第一延迟线电路31的输出端，第一延迟线电路31的输出端与第三NMOS管Q6的漏极相连。

当SE信号为0时，该反相时钟产生电路工作于功能模式。当SE信号为0时，第二PMOS管Q2导通，第三PMOS管Q3的源极直接与电源相连，第二NMOS管Q5截止，此时该反相时钟产生电路的等效电路如图5所示，形成一反相器。由于第一延迟线电路31的存在，C1信号是CP信号经过延时之后再反相产生的信号。

当SE信号为1时，该反相时钟产生电路工作于测试模式。当SE信号为1时，第二PMOS管Q2截止，第二NMOS管Q5导通，此时该反相时钟产生电路的等效电路如图6所示。C1信号同时受CP信号与SI信号控制，只要CP信号与SI信号中有至少一者为1，C1信号就为0。这样，在CP信号的上升沿到来之后，如果SI信号为1，C1信号为0；如果SI信号为0，C1信号是CP信号延时后的反相。

因此，本实施例提供的反相时钟产生电路，能够起到如下功能：一是生成反相时钟信号，二是引入扫描输入信号。但是，相较于图2所示的现有的反相时钟产生电路，本实施例提供的反相时钟产生电路使用的MOS管数量减少，电路拓扑结构简单，从而减小了电路的整体功耗。

此外，第三PMOS管Q3的漏极与第二NMOS管Q5的漏极之间的连接方式，可包括如下几种可能的实现形式：

在第一种可能的实施方式中，如图3所示，第三PMOS管Q3的漏极经第一延迟线电路31与第二NMOS管Q5的漏极相连。也即，第一延迟线电路31的输入端与第三PMOS管Q3的漏极相连，第一延迟线电路31的输出端分别与第二NMOS管Q5的漏极和第三NMOS管Q6的漏极相连。

在第二种可能的实施方式中，如图7所示，第三PMOS管Q3的漏极直接与第二NMOS管Q5的漏极相连。

在第三种可能的实施方式中，如图8所示，第三PMOS管Q3的漏极经第二延迟线电路32与第二NMOS管Q5的漏极相连。第二延迟线电路32包括至少一个如图4所示的NMOS管。每一个NMOS管的漏极为输入端，源极为输出端，栅极接电源电压。在一个示例中，第二延迟线电路32包括一个NMOS管。该NMOS管的漏极为第二延迟线电路32的输入端，第二延迟线电路32的输入端与第三PMOS管Q3的漏极相连。该NMOS管的源极为第二延迟线电路32的输出端，第二延迟线电路32的输出端与第二NMOS管Q5的漏极相连。在另一个示例中，第二延迟线电路32包括m个串联的NMOS管，第j个NMOS管的源极和第j+1个NMOS管的漏极相连，j为小于等于m-1的正整数，m为大于1的整数。第1个NMOS管的漏极为第二延迟线电路32的输入端，第二延迟线电路32的输入端与第三PMOS管Q3的漏极相连。第m个NMOS管的源极为第二延迟线电路32的输出端，第二延迟线电路32的输出端与第二NMOS管Q5的漏极相连。

对于上述第一种和第三种可能的实施方式，实现了对SI信号进行延迟，有助于增加SI信号的保持时间裕量。此外，相较于第三种可能的实施方式，在第一种可能的实施方式中，实现了延迟线电路的复用，减少了电路所需的器件数量和成本。

另外，在实际应用中，可综合权衡电路的稳定性和功耗两方面因素，来确定第一延迟线电路31和第二延迟线电路32中所包括的NMOS管的数量，当采用较多数量的NMOS管时，电路的稳定性会增强，电路扛工艺波动的能力提高，但同时也会导致电路的面积和功耗增加。因此，在实际应用中，可根据实际设计需求选择适当数量的NMOS管以构建延迟线电路。

本发明实施例还提供了一种寄存器，该寄存器包括如上述实施例提供的反相时钟产生电路。在一个示例中，该寄存器的电路结构图可以如图1所示。该寄存器包括：反相时钟产生电路、输入级电路、第一级锁存器和第二级锁存器。

其中，反相时钟产生电路用于对时钟信号(记为CP信号)进行延迟和反相，其输出端输出反相时钟信号(记为C1信号)。CP信号和C1信号一起作用于输入级电路，两者配合控制输入级电路的开启和关闭。反相时钟产生电路的电路结构参见上述实施例中的介绍和说明，本实施例对此不再赘述。

输入级电路用于引入数据信号，并产生供锁存器存储的信号。如图1所示，输入级电路耦接至反相时钟产生电路的输出端，且输入级电路还耦接至数据信号(记为D信号)、SE信号和CP信号的输出端。

结合参考图9，其示出了图1所示的寄存器中的输入级电路的结构示意图。输入级电路包括：第四NMOS管Q7、第五NMOS管Q8、第六NMOS管Q9和第七NMOS管Q10。

第四NMOS管Q7的源极和第五NMOS管Q8的源极分别与第六NMOS管Q9的漏极相连，第六NMOS管Q9的源极和第七NMOS管Q10的漏极相连，第七NMOS管Q10的源极接地。

第四NMOS管Q7的栅极为D信号的输入端，第五NMOS管Q8的栅极为SE信号的输入端，第六NMOS管Q9的栅极为CP信号的输入端，第七NMOS管Q10的栅极为CI信号的输入端。第四NMOS管Q7的漏极和第五NMOS管Q8的漏极的连接节点P为输入级电路的输出端。

该寄存器包括两种工作模式：功能模式和测试模式。在功能模式下，寄存器正常工作存储数据。在测试模式下，SI信号被引入，对寄存器的整体性能进行测试。在SE信号为0时，寄存器工作于功能模式，CP信号经过一定的延时并反相之后产生C1信号。在SE信号为1时，寄存器工作于测试模式，CP信号与SI信号一起作用产生C1信号。C1信号与CP信号、D信号、SE信号一起作用于输入级电路。CP信号与C1信号一起控制输入级电路使得输入级电路只在CP信号的上升沿到来之后的一小段时间内开启。第一级锁存器和第二级锁存器在CP信号的控制下轮流工作：在CP信号的上升沿到来之后，第二级锁存器关闭，第一级锁存器开启；在CP信号的下降沿到来之后，第一级锁存器关闭，第二级锁存器开启。当SE信号为0时(也即在功能模式下)，在CP信号的上升沿到来之后，输入级电路开启与否由D信号的电平决定，于是D信号的反相将被第一级锁存器锁存；在CP信号的下降沿到来之后，D信号的值将被第二级锁存器锁存。当SE信号为1时(也即在测试模式下)，在CP信号的上升沿到来之后，输入级开启与否与D信号无关，由受SI信号控制的CI信号的电平决定，于是SI信号的值将被第一级锁存器锁存；在CP信号的下降沿到来之后，SI信号的反相将被第二级锁存器锁存。

为了确保寄存器正常工作，DB信号的放电速度需要快于C1信号的放电速度。结合参考图10，其示出了DB信号和C1信号的放电过程的示意图。CP信号的上升沿到来之后，C1信号和DB信号都需要放电(假设输入的D信号为1)，如果DB信号的放电速度快于C1信号的放电速度，那么可以保证在C1信号下降到阈值电压之前，DB信号已经完成放电过程，从而确保DB信号的值能够被第一级锁存器锁存。

因此，在实际应用中，为了确保寄存器正常工作，可选用不同性能的MOS管，以确保DB信号的放电速度快于C1信号的放电速度。也即，反相时钟产生电路所包括的NMOS管的放电速度小于预设放电速度。该预设放电速度为包括所述反相时钟产生电路的寄存器中的输入级电路所包括的NMOS管的放电速度。

示例性地，反相时钟产生电路所包括的NMOS管满足如下预设条件中的至少一种：阈值电压大于第一阈值、沟长大于第二阈值、沟宽小于第三阈值。相反，输入级电路所包括的NMOS管满足如下预设条件中的至少一种：阈值电压小于第一阈值、沟长小于第二阈值、沟宽大于第三阈值。

通过上述方式，选用放电速度较慢的MOS管构建反相时钟产生电路，使得DB信号的放电速度快于C1信号的放电速度，从而确保寄存器能够正常工作。

需要补充说明的是，在本文中以“1”表示高电平，“0”表示低电平。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种反相时钟产生电路，其特征在于，所述反相时钟产生电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一延迟线电路；

所述第一PMOS管和所述第二PMOS管的源极分别与电源相连，所述第一PMOS管和所述第二PMOS管的漏极分别与所述第三PMOS管的源极相连，所述第三PMOS管的漏极经所述第一延迟线电路与所述第三NMOS管的漏极相连；

所述第三PMOS管的漏极还与所述第二NMOS管的漏极相连，所述第二NMOS管的源极和所述第一NMOS管的漏极相连，所述第一NMOS管的源极和所述第三NMOS管的源极分别接地；

其中，所述第一PMOS管和所述第一NMOS管的栅极为扫描输入SI信号的输入端，所述第二PMOS管和所述第二NMOS管的栅极为扫描使能SE信号的输入端，所述第三PMOS管和所述第三NMOS管的栅极为时钟信号的输入端，所述第三PMOS管的漏极和所述第一延迟线电路的连接节点为所述反相时钟产生电路的输出端。

2.根据权利要求1所述的反相时钟产生电路，其特征在于，所述第三PMOS管的漏极经所述第一延迟线电路与所述第二NMOS管的漏极相连。

3.根据权利要求1所述的反相时钟产生电路，其特征在于，所述第三PMOS管的漏极直接与所述第二NMOS管的漏极相连。

4.根据权利要求1所述的反相时钟产生电路，其特征在于，所述第三PMOS管的漏极经第二延迟线电路与所述第二NMOS管的漏极相连。

5.根据权利要求4所述的反相时钟产生电路，其特征在于，

所述第二延迟线电路包括一个NMOS管；所述NMOS管的漏极为所述第二延迟线电路的输入端，所述第二延迟线电路的输入端与所述第三PMOS管的漏极相连；所述NMOS管的源极为所述第二延迟线电路的输出端，所述第二延迟线电路的输出端与所述第二NMOS管的漏极相连；

或者，

所述第二延迟线电路包括m个串联的NMOS管，第j个NMOS管的源极和第j+1个NMOS管的漏极相连，所述j为小于等于m-1的正整数，所述m为大于1的整数；第1个NMOS管的漏极为所述第二延迟线电路的输入端，所述第二延迟线电路的输入端与所述第三PMOS管的漏极相连；第m个NMOS管的源极为所述第二延迟线电路的输出端，所述第二延迟线电路的输出端与所述第二NMOS管的漏极相连。

6.根据权利要求1至5任一项所述的反相时钟产生电路，其特征在于，

所述第一延迟线电路包括一个NMOS管；所述NMOS管的漏极为所述第一延迟线电路的输入端，所述第一延迟线电路的输入端与所述第三PMOS管的漏极相连；所述NMOS管的源极为所述第一延迟线电路的输出端，所述第一延迟线电路的输出端与所述第三NMOS管的漏极相连；

或者，

所述第一延迟线电路包括n个串联的NMOS管，第i个NMOS管的源极和第i+1个NMOS管的漏极相连，所述i为小于等于n-1的正整数，所述n为大于1的整数；第1个NMOS管的漏极为所述第一延迟线电路的输入端，所述第一延迟线电路的输入端与所述第三PMOS管的漏极相连；第n个NMOS管的源极为所述第一延迟线电路的输出端，所述第一延迟线电路的输出端与所述第三NMOS管的漏极相连。

7.根据权利要求1至5任一项所述的反相时钟产生电路，其特征在于，所述反相时钟产生电路所包括的NMOS管的放电速度小于预设放电速度。

8.根据权利要求7所述的反相时钟产生电路，其特征在于，所述预设放电速度为包括所述反相时钟产生电路的寄存器中的输入级电路所包括的NMOS管的放电速度。

9.根据权利要求7所述的反相时钟产生电路，其特征在于，所述反相时钟产生电路所包括的NMOS管满足如下预设条件中的至少一种：阈值电压大于第一阈值、沟长大于第二阈值、沟宽小于第三阈值。

10.一种寄存器，其特征在于，所述寄存器包括如权利要求1至9任一项所述的反相时钟产生电路。