CN105071789A - 带有扫描结构的三级伪单相时钟触发器 - Google Patents

带有扫描结构的三级伪单相时钟触发器 Download PDF

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Abstract

一种带有扫描结构的三级伪单相时钟触发器，由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，触发器有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端。本发明采用了三级动态电路的结构，TCK-Q和Tsetup要优于传统主从D触发器，其保持时间Thold也比较小,优于脉冲型D触发器；在数据产生电路中，由于第二级动态电路的输出端NET2控制的第三NMOS管与下拉网络串联的存在，在翻转过程中，不会出现像现有技术可扫描的D触发器一样的竞争；伪单相时钟CKBB的使用，不仅可以消除专利中D触发器输出的一个0-1-0的较大的毛刺，还能平衡触发器传低电平和传高电平的速度。

Description

带有扫描结构的三级伪单相时钟触发器
技术领域
本发明属于集成电路触发器技术领域，具体涉及一种带有扫描结构的三级伪单相时钟触发器。
背景技术
触发器作为大规模数字集成电路的基本的时序单元，随着集成度的提升，它对集成电路的频率、功耗和面积的影响越来越大。因此，触发器的设计应当尽可能的满足以下要求：
(1)要尽可能的使它具有更好的时间效率，即使触发器的建立时间(Tsetup)、保持时间(Thold)和时钟跳变到输出的时间(TCK-Q)尽可能的小；
(2)电路动态翻转过程中不存在竞争；
(3)触发器在设计中应带有扫描的结构，以确保数字集成电路可测试性；
(4)触发器在设计中应考虑到减小面积和功率的消耗，在保证时间效率的前提下尽可能减小面积和功耗的牺牲。
目前常用的传统主从D触发器因为它结构简单、功耗和面积小，大多数标准单元库都是采用这种结构，但其具有较大Tsetup。脉冲型D触发器虽然具有负的Tsetup和较小的TCK-Q，但其产生的时钟脉冲宽度的调控难度大，脉冲太宽则Thold较大，脉冲太窄又不利于数据传输的正确性，此外，脉冲触发器的面积牺牲也比较大。
以上研究均不能满足所述需求。申请号为CN200810168567的中国专利公开了一种可扫描的D触发器结构，它由源极耦合逻辑、耦合到源极耦合逻辑的锁存器电路和输出缓冲器组成，其中源极耦合逻辑包括用于读时钟输入的触发器电路、具有多个晶体管的可扫描输入电路、用于第一输出的第一反馈电路以及用于第二输出的第二反馈电路。此种结构的触发器具有面积小且速度快的特点，但其第一反馈电路在动态翻转过程中存在竞争，会产生额外的功耗，并且该触发器的输出Q会有一个毛刺。
对于新的触发器的研究，要在原有研究的基础上，在保证可测性的前提下追求更好的时间和功耗的综合性能，并且尽量减少面积的消耗。
发明内容
针对现有技术存在的缺陷，本发明提出了一种带有扫描结构的三级伪单相时钟触发器，其是一种时钟上升沿触发的带有扫描结构的三级伪单相时钟触发器，其能够满足背景技术中提到的触发器设计中要求的四个要求。
一种带有扫描结构的三级伪单相时钟触发器，其特征在于：它由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，它是上升沿触发的触发器，有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端；触发器的输出端输出输出信号Q，数据线信号D从数据线信号输入端输入；时钟信号CK从时钟信号输入端输入；扫描输入SI从扫描输入端输入，选择信号SE从选择信号输入端输入，触发器的输出端输出输出信号D。
控制信号产生电路包含两个输入端和三个输出端，控制信号产生电路的两个输入端为时钟信号输入端和选择信号输入端，控制信号产生电路的输出端为输出端CKBB，时钟信号CK从时钟信号输入端输入，选择信号SE从选择信号输入端输入，选择信号SE经反相器后输出其反相信号SB，时钟信号CK的反相信号与选择信号SE的反相信号SB与非后输出信号C1，当选择信号SE为低电平时，传输的数据为数据线信号D，当选择信号SE为高电平时，传输的数据为扫描输入SI。其中控制信号产生电路的输出端CKBB输出的CKBB信号为伪单相时钟，即时钟信号CK经过两级反相器后的时钟信号，它的相位和时钟信号CK相同。
具体地，控制信号产生电路由第一与非门以及三个反相器组成。第一反相器的输入端IN1连接时钟信号CK，第一反相器的输出端OUT1连接第二反相器的输入端IN2，第二反相器的输出端OUT2为CKBB输出端，第三反相器的输入端IN3连接选择信号SE，第三反相器的输出端OUT3输出选择信号SE的反相信号SB，第一与非门的第一输入端INM1连接第一反相器的输出端OUT1，第一与非门的第二输入端INM2连接第三反相器的输出端OUT3，第一与非门的输出端OUTM1输出信号C1。
数据产生电路包含七个输入端和一个输出端，数据产生电路的输入端包括C1输入端、数据线信号输入端、扫描输入端、选择信号输入端、SB输入端、时钟信号输入端以及第二级动态电路的输出端NET2，数据产生电路的输出端为输出端NET1。C1输入端输入信号C1，数据线信号输入端输入数据线信号D，扫描输入端输入扫描输入SI，选择信号输入端输入选择信号SE，信号SB输入端输入选择信号SE的反相信号SB，时钟信号输入端输入时钟信号CK，第二级动态电路的输出端NET2也作为数据产生电路的输入端，
数据产生电路由第一PMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及第五NMOS管组成。第一PMOS管的源极Ps1连接电源VDD，栅极Pg1连接C1输入端，漏极Pd1连接第二PMOS管的源极Ps2；第二PMOS管的源极Ps2连接第一PMOS管的漏极Pd1，栅极Pg2连接数据线信号输入端，漏极Pd2作为输出端NET1；第三PMOS管的源极Ps3连接电源VDD，栅极Pg3连接SB输入端，漏极Pd3连接第四PMOS管的源极Ps4；第四PMOS管的源极Ps4与第三PMOS管的漏极Pd3相连，栅极Pg4连接扫描输入端，漏极Pd4连接第五PMOS管的源极Ps5；第五PMOS管的源极Ps5连接第四PMOS管的漏极Pd4，栅极Pg5连接时钟信号输入端，漏极Pd5作为输出端NET1；第一NMOS管的源极Ns1接地，栅极Ng1连接SB输入端，漏极Nd1连接第二NMOS管的源极Ns2；第二NMOS管的源极Ns2接第一NMOS管的漏极Nd1，栅极Ng2连接数据线信号输入端，漏极Nd2连接第三NMOS管的源极Ns3；第三NMOS管的源极Ns3接第二NMOS管的漏极Nd2，栅极Ng3连接第二级动态电路的输出端NET2，漏极Nd3作为输出端NET1；第四NMOS管的源极Ns4接地VSS，栅极Ng4连接选择信号输入端，漏极Nd4连接第五NMOS管的源极Ns5；第五NMOS管的源极Ns5接第四NMOS管的漏极Nd4，栅极Ng5连接扫描输入端，漏极Nd5连接第三NMOS管的源极Ns3。
第二级动态电路包含两个输入端和一个输出端，输入端包括数据产生电路的输出端NET1，时钟信号输入端，第二级动态电路的输出端为输出端NET2。时钟信号输入端输入时钟信号CK。
第二级动态电路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成。第六PMOS管的源极Ps6连接电源VDD，栅极Pg6连接数据产生电路的输出端NET1，漏极Pd6连接第七PMOS管的栅极Pg7；第七PMOS管的源极Ps7接电源VDD，栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7接数据产生电路的输出端NET1；第八PMOS管的源极Ps8连接电源VDD，栅极Pg8连接时钟信号输入端，漏极Pd8接第二级动态电路的输出端NET2；第四反相器的输入端INV4接数据产生电路的输出端NET1，第四反相器的输出端OUT4接第六NMOS管的栅极Ng6；第六NMOS管的源极Ns6接第七NMOS管的源极Ns7，栅极Ng6连接第四反相器的输出端OUT4，漏极Nd6连接数据产生电路的输出端NET1；第七NMOS管的源极Ns7接第八NMOS管的漏极Nd8，栅极Ng7连接数据产生电路的输出端NET1，漏极Nd7连接第二级动态电路的输出端NET2；第八NMOS管的源极Ns8接地VSS，栅极Ng8连接时钟信号输入端，漏极Nd8连接第七NMOS管的源极Ns7。
数据输出电路包含三个输入端和一个输出端，输入端包括第二级动态电路的输出端NET2、控制信号产生电路的输出端CKBB和时钟信号输入端，数据输出电路的输出端即触发器输出端Q。时钟信号输入端输入时钟信号CK。
数据输出电路由第九PMOS管、第九NMOS管、第十NMOS管、第五反相器、第六反相器和第七反相器组成。第九PMOS管的源极Ps9连接电源VDD，栅极Pg9连接第二级动态电路的输出端NET2，漏极Pd9连接第五反相器的输入端IN5并与第九NMOS管的漏极Nd9相连；第九NMOS管的源极Ns9接第十NMOS管的漏极Nd10，栅极Ng9连接控制信号产生电路的输出端CKBB，漏极Nd9连接第九PMOS管的漏极Nd9；第十NMOS管的源极Ns10接地VSS，栅极Ng10连接第二级动态电路的输出端NET2，漏极Nd10连接第九NMOS管的源极Ns9；第五反相器的输入端IN5连接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9并且和第七反相器的输入端IN7相连，第五反相器的输出端OUT5接第六反相器的输入端IN6；第六反相器的输入端IN6接第五反相器的输出端OUT5，第六反相器的输出端OUT6接第五反相器的输入端IN5，第六反相器还带有控制输入端，分别接时钟信号输入端和第二级动态电路的输出端NET2；第七反相器的输入端IN7接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9，第七反相器的输出端OUT7接触发器输出端。
本发明带有扫描结构的三级伪单相时钟触发器的工作过程如下：
首先是扫描输入和数据输入的选择，当选择信号SE为低电平时，选择信号SE的反相信号SB为高电平，此时数据产生电路中，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管构成的数据输入产生路径被激活，数据线信号D有效；当SE为高电平时，由第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第三NMOS管组成的扫描输入产生路径被激活，扫描输入SI有效。
当选择信号SE为低电平时，触发器开始传输数据线信号D。当时钟信号CK为低电平时，电路进入预充阶段，此时控制信号产生电路的输出信号C1为低电平，第一PMOS管被打开，第二级动态电路的输出端NET2通过第八PMOS管被上拉至高电平，第十NMOS管被打开；若数据线信号D为低电平，数据产生电路的输出端NET1通过第一、第二PMOS管被上拉至高电平，进而打开第二级动态电路中的第七NMOS管，当时钟信号CK上跳变沿到来时，第二级动态电路的输出端NET2通过第七、第八NMOS管被下拉至低电平，第九PMOS管被打开，第七反相器的输入被上拉为高电平，进而得到一个低电平的输出信号Q；若数据线信号D为高电平，数据产生电路的输出端NET1通过第一、第二、第三NMOS管被下拉至低电平，第七NMOS管不打开，当时钟信号CK跳变为高电平时，其经过两级反相的伪单相时钟信号CKBB也会随之跳变为高，进而打开第九NMOS管，将第七反相器的输入端IN7下拉至低电平，从而得到一个高电平的输出信号Q。其中伪单相时钟CKBB的应用即平衡了传数据低电平和高电平的传输时间，又消除了输出Q的一个0-1-0的毛刺。
数据产生电路的输出端NET1和第二级动态电路的输出端NET2的高电平的保持是通过互相的反馈实现的，当时钟信号CK为高电平时，若初始数据产生电路的输出端NET1为低电平，则第六PMOS管会被打开，第二级动态电路的输出端NET2通过第六PMOS管被上拉，保持高电平。此时，数据产生电路的输出端NET1通过地四反相器和第六、第八NMOS管保持低电平；若初始数据产生电路的输出端NET1为高电平，当时钟信号CK为高电平时，第二级动态电路的输出端NET2会通过第七、第八NMOS管被下拉并保持低电平，进而第七PMOS管被打开，数据产生电路的输出端NET1通过第七PMOS管被上拉，保持高电平。
在数据输出电路中，若时钟信号CK为低电平时，第六反相器被打开，第七反相器的输入端IN7会通过第五反相器和第六反相器进行数据保持，新的数据不会被传输出去。当时钟信号CK上升沿到来时，新的数据才会通过第九PMOS管、第九NMOS管和第十NMOS管传输进来，然后通过第七反相器输出。
采用本发明可以达到以下技术效果：
本发明具有带有扫描结构的三级伪单相时钟触发器满足了上述的四点要求。本发明采用了三级动态电路的结构，TCK-Q和Tsetup要优于传统主从D触发器，其保持时间Thold也比较小,优于脉冲型D触发器；在数据产生电路中，由于第二级动态电路的输出端NET2控制的第三NMOS管与下拉网络串联的存在，在翻转过程中，不会出现像上述专利可扫描的D触发器一样的竞争；伪单相时钟CKBB的使用，不仅可以消除专利中D触发器输出的一个0-1-0的较大的毛刺，同时还能平衡触发器传低电平和传高电平的速度；本发明采用了路径不均衡的技术，在关键路径(如数据传输路径)和非关键路径(如扫描输入路径和保持电路)上的晶体管数目和尺寸是不均衡的，这样可以使触发器的晶体管数目尽可能的少，尺寸尽可能小，达到减小面积的效果。
附图说明
图1是本发明总体结构图。
图2是本发明控制信号产生电路结构图。
图3是本发明数据产生电路结构图。
图4是本发明第二级动态电路结构图。
图5是本发明数据输出电路结构图。
具体实施方式
本发明是一种带有扫描结构的三级伪单相时钟触发器，以下将结合说明书附图进一步阐述本发明。
图1为本发明提出的带有扫描结构的三级伪单相时钟触发器总体结构图。它由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，它是上升沿触发的触发器，有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端；触发器的输出端输出输出信号Q，数据线信号D从数据线信号输入端输入；时钟信号CK从时钟信号输入端输入；扫描输入SI从扫描输入端输入，选择信号SE从选择信号输入端输入，触发器的输出端输出输出信号D。
控制信号产生电路包含两个输入端和三个输出端，控制信号产生电路的两个输入端为时钟信号输入端和选择信号输入端，控制信号产生电路的输出端为输出端CKBB，时钟信号CK从时钟信号输入端输入，选择信号SE从选择信号输入端输入，选择信号SE经反相器后输出其反相信号SB，时钟信号CK的反相信号与选择信号SE的反相信号SB与非后输出信号C1，当选择信号SE为低电平时，传输的数据为数据线信号D，当选择信号SE为高电平时，传输的数据为扫描输入SI。其中控制信号产生电路的输出端CKBB输出的CKBB信号为伪单相时钟，即时钟信号CK经过两级反相器后的时钟信号，它的相位和时钟信号CK相同。
图2为控制信号产生电路，控制信号产生电路由第一与非门以及三个反相器组成。第一反相器的输入端IN1连接时钟信号CK，第一反相器的输出端OUT1连接第二反相器的输入端IN2，第二反相器的输出端OUT2为CKBB输出端，第三反相器的输入端IN3连接选择信号SE，第三反相器的输出端OUT3输出选择信号SE的反相信号SB，第一与非门的第一输入端INM1连接第一反相器的输出端OUT1，第一与非门的第二输入端INM2连接第三反相器的输出端OUT3，第一与非门的输出端OUTM1输出信号C1。
图3为数据产生电路。数据产生电路包含七个输入端和一个输出端，数据产生电路的输入端包括C1输入端、数据线信号输入端、扫描输入端、选择信号输入端、SB输入端、时钟信号输入端以及第二级动态电路的输出端NET2，数据产生电路的输出端为输出端NET1。C1输入端输入信号C1，数据线信号输入端输入数据线信号D，扫描输入端输入扫描输入SI，选择信号输入端输入选择信号SE，信号SB输入端输入选择信号SE的反相信号SB，时钟信号输入端输入时钟信号CK，第二级动态电路的输出端NET2也作为数据产生电路的输入端，
如图3所示，数据产生电路由第一PMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及第五NMOS管组成。第一PMOS管的源极Ps1连接电源VDD，栅极Pg1连接C1输入端，漏极Pd1连接第二PMOS管的源极Ps2；第二PMOS管的源极Ps2连接第一PMOS管的漏极Pd1，栅极Pg2连接数据线信号输入端，漏极Pd2作为输出端NET1；第三PMOS管的源极Ps3连接电源VDD，栅极Pg3连接SB输入端，漏极Pd3连接第四PMOS管的源极Ps4；第四PMOS管的源极Ps4与第三PMOS管的漏极Pd3相连，栅极Pg4连接扫描输入端，漏极Pd4连接第五PMOS管的源极Ps5；第五PMOS管的源极Ps5连接第四PMOS管的漏极Pd4，栅极Pg5连接时钟信号输入端，漏极Pd5作为输出端NET1；第一NMOS管的源极Ns1接地，栅极Ng1连接SB输入端，漏极Nd1连接第二NMOS管的源极Ns2；第二NMOS管的源极Ns2接第一NMOS管的漏极Nd1，栅极Ng2连接数据线信号输入端，漏极Nd2连接第三NMOS管的源极Ns3；第三NMOS管的源极Ns3接第二NMOS管的漏极Nd2，栅极Ng3连接第二级动态电路的输出端NET2，漏极Nd3作为输出端NET1；第四NMOS管的源极Ns4接地VSS，栅极Ng4连接选择信号输入端，漏极Nd4连接第五NMOS管的源极Ns5；第五NMOS管的源极Ns5接第四NMOS管的漏极Nd4，栅极Ng5连接扫描输入端，漏极Nd5连接第三NMOS管的源极Ns3。
图4为第二级动态电路。第二级动态电路包含两个输入端和一个输出端，输入端包括数据产生电路的输出端NET1，时钟信号输入端，第二级动态电路的输出端为输出端NET2。时钟信号输入端输入时钟信号CK。
第二级动态电路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成。第六PMOS管的源极Ps6连接电源VDD，栅极Pg6连接数据产生电路的输出端NET1，漏极Pd6连接第七PMOS管的栅极Pg7；第七PMOS管的源极Ps7接电源VDD，栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7接数据产生电路的输出端NET1；第八PMOS管的源极Ps8连接电源VDD，栅极Pg8连接时钟信号输入端，漏极Pd8接第二级动态电路的输出端NET2；第四反相器的输入端INV4接数据产生电路的输出端NET1，第四反相器的输出端OUT4接第六NMOS管的栅极Ng6；第六NMOS管的源极Ns6接第七NMOS管的源极Ns7，栅极Ng6连接第四反相器的输出端OUT4，漏极Nd6连接数据产生电路的输出端NET1；第七NMOS管的源极Ns7接第八NMOS管的漏极Nd8，栅极Ng7连接数据产生电路的输出端NET1，漏极Nd7连接第二级动态电路的输出端NET2；第八NMOS管的源极Ns8接地VSS，栅极Ng8连接时钟信号输入端，漏极Nd8连接第七NMOS管的源极Ns7。
图5为数据输出电路。数据输出电路包含三个输入端和一个输出端，输入端包括第二级动态电路的输出端NET2、控制信号产生电路的输出端CKBB和时钟信号输入端，数据输出电路的输出端即触发器输出端Q。时钟信号输入端输入时钟信号CK。
数据输出电路由第九PMOS管、第九NMOS管、第十NMOS管、第五反相器、第六反相器和第七反相器组成。第九PMOS管的源极Ps9连接电源VDD，栅极Pg9连接第二级动态电路的输出端NET2，漏极Pd9连接第五反相器的输入端IN5并与第九NMOS管的漏极Nd9相连；第九NMOS管的源极Ns9接第十NMOS管的漏极Nd10，栅极Ng9连接控制信号产生电路的输出端CKBB，漏极Nd9连接第九PMOS管的漏极Nd9；第十NMOS管的源极Ns10接地VSS，栅极Ng10连接第二级动态电路的输出端NET2，漏极Nd10连接第九NMOS管的源极Ns9；第五反相器的输入端IN5连接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9并且和第七反相器的输入端IN7相连，第五反相器的输出端OUT5接第六反相器的输入端IN6；第六反相器的输入端IN6接第五反相器的输出端OUT5，第六反相器的输出端OUT6接第五反相器的输入端IN5，第六反相器还带有控制输入端，分别接时钟信号输入端和第二级动态电路的输出端NET2；第七反相器的输入端IN7接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9，第七反相器的输出端OUT7接触发器输出端。

Claims (6)

1.一种带有扫描结构的三级伪单相时钟触发器，其特征在于，它由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，它是上升沿触发的触发器，有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端；触发器的输出端输出输出信号Q，数据线信号D从数据线信号输入端输入；时钟信号CK从时钟信号输入端输入；扫描输入SI从扫描输入端输入，选择信号SE从选择信号输入端输入，触发器的输出端输出输出信号D；
控制信号产生电路包含两个输入端和三个输出端，控制信号产生电路的两个输入端为时钟信号输入端和选择信号输入端，控制信号产生电路的输出端为输出端CKBB，时钟信号CK从时钟信号输入端输入，选择信号SE从选择信号输入端输入，选择信号SE经反相器后输出其反相信号SB，时钟信号CK的反相信号与选择信号SE的反相信号SB与非后输出信号C1，当选择信号SE为低电平时，传输的数据为数据线信号D，当选择信号SE为高电平时，传输的数据为扫描输入SI；其中控制信号产生电路的输出端CKBB输出的CKBB信号为伪单相时钟，即时钟信号CK经过两级反相器后的时钟信号，它的相位和时钟信号CK相同；
数据产生电路包含七个输入端和一个输出端，数据产生电路的输入端包括C1输入端、数据线信号输入端、扫描输入端、选择信号输入端、SB输入端、时钟信号输入端以及第二级动态电路的输出端NET2，数据产生电路的输出端为输出端NET1；C1输入端输入信号C1，数据线信号输入端输入数据线信号D，扫描输入端输入扫描输入SI，选择信号输入端输入选择信号SE，信号SB输入端输入选择信号SE的反相信号SB，时钟信号输入端输入时钟信号CK，第二级动态电路的输出端NET2也作为数据产生电路的输入端；
数据产生电路由第一PMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及第五NMOS管组成；第一PMOS管的源极Ps1连接电源VDD，栅极Pg1连接C1输入端，漏极Pd1连接第二PMOS管的源极Ps2；第二PMOS管的源极Ps2连接第一PMOS管的漏极Pd1，栅极Pg2连接数据线信号输入端，漏极Pd2作为输出端NET1；第三PMOS管的源极Ps3连接电源VDD，栅极Pg3连接SB输入端，漏极Pd3连接第四PMOS管的源极Ps4；第四PMOS管的源极Ps4与第三PMOS管的漏极Pd3相连，栅极Pg4连接扫描输入端，漏极Pd4连接第五PMOS管的源极Ps5；第五PMOS管的源极Ps5连接第四PMOS管的漏极Pd4，栅极Pg5连接时钟信号输入端，漏极Pd5作为输出端NET1；第一NMOS管的源极Ns1接地，栅极Ng1连接SB输入端，漏极Nd1连接第二NMOS管的源极Ns2；第二NMOS管的源极Ns2接第一NMOS管的漏极Nd1，栅极Ng2连接数据线信号输入端，漏极Nd2连接第三NMOS管的源极Ns3；第三NMOS管的源极Ns3接第二NMOS管的漏极Nd2，栅极Ng3连接第二级动态电路的输出端NET2，漏极Nd3作为输出端NET1；第四NMOS管的源极Ns4接地VSS，栅极Ng4连接选择信号输入端，漏极Nd4连接第五NMOS管的源极Ns5；第五NMOS管的源极Ns5接第四NMOS管的漏极Nd4，栅极Ng5连接扫描输入端，漏极Nd5连接第三NMOS管的源极Ns3；
第二级动态电路包含两个输入端和一个输出端，输入端包括数据产生电路的输出端NET1，时钟信号输入端，第二级动态电路的输出端为输出端NET2；时钟信号输入端输入时钟信号CK；
第二级动态电路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成；第六PMOS管的源极Ps6连接电源VDD，栅极Pg6连接数据产生电路的输出端NET1，漏极Pd6连接第七PMOS管的栅极Pg7；第七PMOS管的源极Ps7接电源VDD，栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7接数据产生电路的输出端NET1；第八PMOS管的源极Ps8连接电源VDD，栅极Pg8连接时钟信号输入端，漏极Pd8接第二级动态电路的输出端NET2；第四反相器的输入端INV4接数据产生电路的输出端NET1，第四反相器的输出端OUT4接第六NMOS管的栅极Ng6；第六NMOS管的源极Ns6接第七NMOS管的源极Ns7，栅极Ng6连接第四反相器的输出端OUT4，漏极Nd6连接数据产生电路的输出端NET1；第七NMOS管的源极Ns7接第八NMOS管的漏极Nd8，栅极Ng7连接数据产生电路的输出端NET1，漏极Nd7连接第二级动态电路的输出端NET2；第八NMOS管的源极Ns8接地VSS，栅极Ng8连接时钟信号输入端，漏极Nd8连接第七NMOS管的源极Ns7；
数据输出电路包含三个输入端和一个输出端，输入端包括第二级动态电路的输出端NET2、控制信号产生电路的输出端CKBB和时钟信号输入端，数据输出电路的输出端即触发器输出端Q；时钟信号输入端输入时钟信号CK；
数据输出电路由第九PMOS管、第九NMOS管、第十NMOS管、第五反相器、第六反相器和第七反相器组成；第九PMOS管的源极Ps9连接电源VDD，栅极Pg9连接第二级动态电路的输出端NET2，漏极Pd9连接第五反相器的输入端IN5并与第九NMOS管的漏极Nd9相连；第九NMOS管的源极Ns9接第十NMOS管的漏极Nd10，栅极Ng9连接控制信号产生电路的输出端CKBB，漏极Nd9连接第九PMOS管的漏极Nd9；第十NMOS管的源极Ns10接地VSS，栅极Ng10连接第二级动态电路的输出端NET2，漏极Nd10连接第九NMOS管的源极Ns9；第五反相器的输入端IN5连接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9并且和第七反相器的输入端IN7相连，第五反相器的输出端OUT5接第六反相器的输入端IN6；第六反相器的输入端IN6接第五反相器的输出端OUT5，第六反相器的输出端OUT6接第五反相器的输入端IN5，第六反相器还带有控制输入端，分别接时钟信号输入端和第二级动态电路的输出端NET2；第七反相器的输入端IN7接第九PMOS管的漏极Pd9和第九NMOS管的漏极Nd9，第七反相器的输出端OUT7接触发器输出端。
2.如权利要求1所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，控制信号产生电路由第一与非门以及三个反相器组成；第一反相器的输入端IN1连接时钟信号CK，第一反相器的输出端OUT1连接第二反相器的输入端IN2，第二反相器的输出端OUT2为CKBB输出端，第三反相器的输入端IN3连接选择信号SE，第三反相器的输出端OUT3输出选择信号SE的反相信号SB，第一与非门的第一输入端INM1连接第一反相器的输出端OUT1，第一与非门的第二输入端INM2连接第三反相器的输出端OUT3，第一与非门的输出端OUTM1输出信号C1。
3.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，当选择信号SE为低电平时，选择信号SE的反相信号SB为高电平，此时数据产生电路中，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管构成的数据输入产生路径被激活，数据线信号D有效；当SE为高电平时，由第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第三NMOS管组成的扫描输入产生路径被激活，扫描输入SI有效。
4.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，当选择信号SE为低电平时，触发器开始传输数据线信号D；当时钟信号CK为低电平时，电路进入预充阶段，此时控制信号产生电路的输出信号C1为低电平，第一PMOS管被打开，第二级动态电路的输出端NET2通过第八PMOS管被上拉至高电平，第十NMOS管被打开；若数据线信号D为低电平，数据产生电路的输出端NET1通过第一、第二PMOS管被上拉至高电平，进而打开第二级动态电路中的第七NMOS管，当时钟信号CK上跳变沿到来时，第二级动态电路的输出端NET2通过第七、第八NMOS管被下拉至低电平，第九PMOS管被打开，第七反相器的输入被上拉为高电平，进而得到一个低电平的输出信号Q；若数据线信号D为高电平，数据产生电路的输出端NET1通过第一、第二、第三NMOS管被下拉至低电平，第七NMOS管不打开，当时钟信号CK跳变为高电平时，其经过两级反相的伪单相时钟信号CKBB也会随之跳变为高，进而打开第九NMOS管，将第七反相器的输入端IN7下拉至低电平，从而得到一个高电平的输出信号Q。
5.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，数据产生电路的输出端NET1和第二级动态电路的输出端NET2的高电平的保持是通过互相的反馈实现的，当时钟信号CK为高电平时，若初始数据产生电路的输出端NET1为低电平，则第六PMOS管会被打开，第二级动态电路的输出端NET2通过第六PMOS管被上拉，保持高电平；此时，数据产生电路的输出端NET1通过地四反相器和第六、第八NMOS管保持低电平；若初始数据产生电路的输出端NET1为高电平，当时钟信号CK为高电平时，第二级动态电路的输出端NET2会通过第七、第八NMOS管被下拉并保持低电平，进而第七PMOS管被打开，数据产生电路的输出端NET1通过第七PMOS管被上拉，保持高电平。
6.如权利要求2所述的带有扫描结构的三级伪单相时钟触发器，其特征在于，在数据输出电路中，若时钟信号CK为低电平时，第六反相器被打开，第七反相器的输入端IN7会通过第五反相器和第六反相器进行数据保持，新的数据不会被传输出去；当时钟信号CK上升沿到来时，新的数据才会通过第九PMOS管、第九NMOS管和第十NMOS管传输进来，然后通过第七反相器输出。
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