CN110690874A - 一种带扫描结构的无毛刺tspc型d触发器及处理器 - Google Patents

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CN110690874A CN201910865791.7A CN201910865791A CN110690874A CN 110690874 A CN110690874 A CN 110690874A CN 201910865791 A CN201910865791 A CN 201910865791A CN 110690874 A CN110690874 A CN 110690874A
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黄鹏程
马驰远
冯超超
赵振宇
何小威
乐大珩
栾晓坤
边少鲜
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

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Abstract

本发明公开了一种带扫描结构的无毛刺TSPC型D触发器及处理器，其中带扫描结构的无毛刺TSPC型D触发器包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑，且使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。本发明通过第一、第二反相逻辑来抑制毛刺的产生，克服了经典TSPC型D触发器因第二级反相逻辑在时钟信号周期翻转过程中引入毛刺的缺陷，且该触发器的建立时间(setup)与保持时间(hold)基本保持不变，且通过增加第四级反相器用于增强输出信号的驱动能力，其内部数据延迟较普通D触发器小，更加适合于高性能集成电路设计，可应用于高性能CPU、高端芯片、超级计算等。

Description

一种带扫描结构的无毛刺TSPC型D触发器及处理器
技术领域
本发明涉及高性能集成电路设计领域的高速主从D触发器，具体涉及一种带扫描结构的无毛刺TSPC(True Single Phase Clock，真单相时钟)型D触发器及处理器。
背景技术
自CMOS集成电路技术问世以来，触发器始终是数字集成电路的核心元器件之一，是实现流水线、状态机、计数器、寄存器文件等时序逻辑的基本单元，其速度直接影响电路与芯片性能。D触发器种类繁多，分为RS触发器、JK触发器、D触发器、T触发器等多种功能类型；根据电路结构的不同，又分为主从型结构、灵敏放大器型结构和维持阻塞结构等。其中D触发器为数字集成电路技术中最为常用的触发器。TSPC锁存器和触发器在20世纪80年末被发明出来，它克服了基于传输门或C2MOS逻辑的传统D触发器需要互补时钟信号的缺点。这种触发器曾被用于Alpha 21064(92年问世)微处理器的设计实现，据Bowhill等人的研究，其速度较传统D触发器/锁存器方案提升了10％。
传统的TSPC型D触发器虽然在面积与性能上具有优势，然而当数据输入信号连续多个时钟周期为低电平时，数据输出端在时钟上升沿之后会产生瞬态毛刺。这些毛刺沿着组合逻辑向前传播，会增大下游线路的活动因子，产生额外的功耗消耗。而且这种毛刺的存在会降低触发器的抗噪声能力。
发明内容
本发明要解决的技术问题是：针对目前传统TSPC型D触发器存在毛刺和功耗、且现有改进不够完善的问题，提供一种带扫描结构的无毛刺TSPC型D触发器及处理器，本发明能够克服毛刺问题及其功耗损失，实现开销小，能够维持较高的工作速度与较小地面积，并提升其普遍适应性，适应于高性能微处理器设计。
为了解决上述技术问题，本发明采用的技术方案为：
一种带扫描结构的无毛刺TSPC型D触发器，包括：
使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；
第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；
第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；
第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；
第三级反相逻辑，用于根据信号sl_b、时钟信号CP执行第三级反相得到信号sl_a；第三级反相逻辑包括受时钟信号CP选通的第三上拉网络和第三下拉网络，第三上拉网络在输出信号sl_b为高电平时保持输出信号sl_a、在输出信号sl_b为低电平时将输出信号sl_a上拉高电平，第三下拉网络在输出信号sl_b为低电平时保持输出信号sl_a、在输出信号sl_b为高电平时将输出信号sl_a下拉低电平；
第四级反相逻辑，用于将信号sl_a执行反相输出到输出端Q；
所述使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。
可选地，所述第一级反相逻辑中，受时钟信号CP控制的开关为第二PMOS管MP2，第二PMOS管MP2的栅极Pg2受时钟信号CP驱动；
所述第一上拉网络中：
受使能信号SE控制的数据输入D支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第九PMOS管MP9、第一PMOS管MP1，第九PMOS管MP9的栅极Pg9由使能信号SE驱动，第一PMOS管MP1的栅极Pg1由数据输入D驱动；
受互补信号SEN控制的扫描信号SI支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第七PMOS管MP7、第八PMOS管MP8，第七PMOS管MP7的栅极Pg7由扫描信号SI驱动，第八PMOS管MP8的栅极Pg8由互补信号SEN驱动；
所述第一下拉网络中：
受互补信号SEN控制的数据输入D支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第九NMOS管MN9、第一NMOS管MN1，第九NMOS管MN9的栅极Ng9由互补信号SEN驱动，第一NMOS管MN1的栅极Ng1由数据输入D驱动；
受使能信号SE控制的扫描信号SI支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第七NMOS管MN7、第八NMOS管MN8，第七NMOS管MN7的栅极Ng7由扫描信号SI驱动，第八NMOS管MN8的栅极Ng8由使能信号SE驱动。
可选地，所述第二级反相逻辑中，第二上拉网络包括第三PMOS管MP3、第五PMOS管MP5，所述第二下拉网络包括第二NMOS管MN2和第三NMOS管MN3，电源VDD依次通过第五PMOS管MP5、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3接地VSS；第五PMOS管MP5的栅极Pg5、第三NMOS管MN3的栅极Ng3均由输出信号ml_a驱动，第三PMOS管MP3的栅极Pg3、第二NMOS管MN2的栅极Ng2均由时钟CP驱动，第三PMOS管MP3漏极Pd3的作为输出信号sl_b的输出端。
可选地，所述第三级反相逻辑中，第三上拉网络包括第四PMOS管MP4，第三下拉网络包括第四NMOS管MN4，电源VDD依次通过第四PMOS管MP4、第五NMOS管MN5、第四NMOS管MN4接地VSS，其中第五NMOS管MN5的栅极Ng5受时钟信号CP驱动以执行选通，第四PMOS管MP4、第四NMOS管MN4的栅极和信号sl_b相连，第四PMOS管MP4的漏极Pd4输出信号sl_a。
可选地，所述第四级反相逻辑包括第六PMOS管MP6与第六NMOS管MN6，第六PMOS管MP6与第六NMOS管MN6依次串接在电源VDD和电源VSS之间，第六PMOS管MP6与第六NMOS管MN6的栅极和信号sl_a相连，第六PMOS管MP6的漏极Pd6输出信号Q。
可选地，所述使能电路包括使能信号SE的旁通支路以及用于生成互补信号SEN的互补信号生成支路，所述互补信号生成支路包括第十PMOS管MP10与第十NMOS管MN10，第十PMOS管MP10与第十NMOS管MN10依次串接在电源VDD和电源VSS之间，第十PMOS管MP10与第十NMOS管MN10的栅极均与使能信号SE相连，第十PMOS管MP10的漏极Pd10输出反相使能信号SEN。
本发明还提供一种处理器，所述处理器包括本发明前述带扫描结构的无毛刺TSPC型D触发器。
可选地，所述处理器为CPU或者GPU。
和现有技术相比，本发明带扫描结构的无毛刺TSPC型D触发器具有下述优点：
1、本发明带扫描结构的无毛刺TSPC型D触发器通过第一反相逻辑与第二反相逻辑来抑制毛刺的产生，克服了经典TSPC型D触发器因第二级反相逻辑在时钟信号周期翻转过程中引入毛刺的缺陷及其功耗损失，维持较高的工作速度与较小地面积，并提升其普遍适应性，且该触发器的建立时间(setup)与保持时间(hold)基本保持不变。
2、本发明TSPC型D触发器又增加第四级反相器用于增强输出信号的驱动能力，其内部数据延迟较普通D触发器小，更加适合于高性能集成电路设计，可应用于高性能CPU、高端芯片、超级计算等。
附图说明
图1为本发明实施例的D触发器逻辑结构示意图。
图2为本发明实施例中的第一级反相逻辑电路示意图。
图3为本发明实施例中的第二级反相逻辑电路示意图。
图4为本发明实施例中的第三级反相逻辑电路示意图。
图5为本发明实施例中的第四级反相逻辑电路示意图。
图6为本发明实施例中的使能电路示意图。
具体实施方式
如图1所示，本实施例带扫描结构的无毛刺TSPC型D触发器包括：
使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；
第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；
第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；
第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；
第三级反相逻辑，用于根据信号sl_b、时钟信号CP执行第三级反相得到信号sl_a；第三级反相逻辑包括受时钟信号CP选通的第三上拉网络和第三下拉网络，第三上拉网络在输出信号sl_b为高电平时保持输出信号sl_a、在输出信号sl_b为低电平时将输出信号sl_a上拉高电平，第三下拉网络在输出信号sl_b为低电平时保持输出信号sl_a、在输出信号sl_b为高电平时将输出信号sl_a下拉低电平；
第四级反相逻辑，用于将信号sl_a执行反相输出到输出端Q；
使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。
如图2所示，第一级反相逻辑中，受时钟信号CP控制的开关为第二PMOS管MP2，第二PMOS管MP2的栅极Pg2受时钟信号CP驱动；
第一上拉网络中：
受使能信号SE控制的数据输入D支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第九PMOS管MP9、第一PMOS管MP1，第九PMOS管MP9的栅极Pg9由使能信号SE驱动，第一PMOS管MP1的栅极Pg1由数据输入D驱动；
受互补信号SEN控制的扫描信号SI支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第七PMOS管MP7、第八PMOS管MP8，第七PMOS管MP7的栅极Pg7由扫描信号SI驱动，第八PMOS管MP8的栅极Pg8由互补信号SEN驱动；
第一下拉网络中：
受互补信号SEN控制的数据输入D支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第九NMOS管MN9、第一NMOS管MN1，第九NMOS管MN9的栅极Ng9由互补信号SEN驱动，第一NMOS管MN1的栅极Ng1由数据输入D驱动；
受使能信号SE控制的扫描信号SI支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第七NMOS管MN7、第八NMOS管MN8，第七NMOS管MN7的栅极Ng7由扫描信号SI驱动，第八NMOS管MN8的栅极Ng8由使能信号SE驱动。
第一级反相逻辑的工作原理：时钟信号CP用于钟控，当时钟信号CP为低电平时，第二PMOS管MP2开启，第一上\下拉网络都能影响输出信号ml_a，否则只有第一下拉网络影响输出信号ml_a。使能信号SE和互补信号SEN是一对互补信号，用于控制选通数据输入D或扫描信号SI。
I)当使能信号SE为低电平时，互补信号SEN为高电平，于是第八NMOS管MN8和第八PMOS管MP8都处于关闭状态，于是扫描信号SI无法影响输出信号ml_a；同时，第九NMOS管MN9和第九PMOS管MP9处于开启状态，数据输入D将影响输出信号ml_a；当时钟信号CP为低电平时，输出信号ml_a为数据输入D的反相信号；当时钟信号CP为高电平时，只有数据输入D为高电平时，输出信号ml_a将下拉至低电平，否则输出信号ml_a将维持不变。
II)当使能信号SE为高电平时，互补信号SEN为低电平，于是第九NMOS管MN9和第九PMOS管MP9都处于关闭状态，于是数据输入D无法影响输出信号ml_a；同时，第八NMOS管MN8和第八PMOS管MP8处于开启状态，扫描信号SI将影响输出信号ml_a；当时钟信号CP为低电平时，输出信号ml_a为扫描信号SI的反相信号；当时钟信号CP为高电平时，只有扫描信号SI为高电平时，输出信号ml_a将下拉至低电平，否则输出信号ml_a将维持不变。
如图2所示，第一PMOS管MP1的源极Pg1连接第九PMOS管MP9的漏极Pd9，第一PMOS管MP1的漏极Pd1与第二PMOS管MP2的源极Ps2相连；第一PMOS管MP1的栅极Pg1与第一NMOS管MN1的栅极Ns1相连，由数据输入D驱动；第二PMOS管MP2的漏极Pd2与第一NMOS管MN1的漏极Nd1相连，并作为第一级反相逻辑的数据输出端ml_a；第二PMOS管MP2的栅极Pg2由时钟CP驱动；第一NMOS管MN1的源极Ns1与第九NMOS管MN9的漏极Nd9相连；第九PMOS管MP9的源极Ps9连接电源VDD；第九PMOS管MP9的栅极Pg9由使能信号SE驱动；第七PMOS管MP7的源极Ps7连接VDD；第七PMOS管MP7的漏极Pd7与第八PMOS管MP8的源极Ps8相连；第七PMOS管MP7的栅极Pg7又扫描信号SI驱动；第八PMOS管MP8的漏极Pd8与第二PMOS管MP2的源极Ps2相连；第八PMOS管MP8的栅极Pg8有使能信号SEN驱动；第九NMOS管MN9的源极Ns9接地VSS；第九NMOS管MN9的栅极Ng9由使能信号SEN驱动；第七NMOS管MN7的源极Ns7接地；第七NMOS管MN7的栅极Ng7由扫描信号SI驱动；第七NMOS管MN7的漏极Nd7与第八NMOS管MN8的源极Ns8相连；第八NMOS管MN8的漏极Nd8与第二PMOS管MP2的漏极Pd2相连，驱动第一级反相逻辑的数据输出ml_a；第八NMOS管MN8的栅极Ng8由使能信号SE驱动。
如图3所示，第二级反相逻辑中，第二上拉网络包括第三PMOS管MP3、第五PMOS管MP5，第二下拉网络包括第二NMOS管MN2和第三NMOS管MN3，电源VDD依次通过第五PMOS管MP5、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3接地VSS；第五PMOS管MP5的栅极Pg5、第三NMOS管MN3的栅极Ng3均由输出信号ml_a驱动，第三PMOS管MP3的栅极Pg3、第二NMOS管MN2的栅极Ng2均由时钟CP驱动，第三PMOS管MP3漏极Pd3的作为输出信号sl_b的输出端。
第二级反相逻辑的工作原理：时钟信号CP用于钟控。
I)当时钟信号CP为低电平时，第二NMOS管MN2关闭而第三PMOS管MP3开启，于是仅上拉网络影响输出信号sl_b，这时，如果输出信号ml_a为高电平，第五PMOS管MP5将关闭，输出信号sl_b维持原状态(或称为保持)，如果输出信号ml_a为低电平，第五PMOS管MP5将开启，输出信号sl_b被上拉高电平。
II)当时钟信号CP为高电平时，第二NMOS管MN2开启而第三PMOS管MP3关闭，于是仅下拉网络影响输出信号sl_b，这时，如果数据输入ml_a(第一级反相逻辑)为低电平，则第三NMOS管MN3关闭，输出信号sl_b保持，如果数据输入ml_a为高电平，则第三NMOS管MN3开启，输出信号sl_b被下拉低电平。
如图3所示，第五PMOS管MP5的源极Ps5连接电源VDD，第五PMOS管MP5的漏极Pd5与第三PMOS管MP3的源极Ps3相连；第五PMOS管MP5的栅极Pg5与第三NMOS管MN3的栅极Ng3相连，并作为第二级反相器的数据输入，由第一级反相逻辑数据输出ml_a驱动；第三PMOS管MP3的漏极Pd3与第二NMOS管MN2的漏极Nd2相连，并作为第二级反相逻辑的输出端sl_b；第三PMOS管MP3的栅极Pg3与第二NMOS管MN2的栅极Ng2相连，由时钟CP驱动；第三NMOS管MN3的漏极Nd3与第二NMOS管MN2的源极Ns2相连；第三NMOS管MN3的源极Ns3接地VSS。
如图4所示，第三级反相逻辑中，第三上拉网络包括第四PMOS管MP4，第三下拉网络包括第四NMOS管MN4，电源VDD依次通过第四PMOS管MP4、第五NMOS管MN5、第四NMOS管MN4接地VSS，其中第五NMOS管MN5的栅极Ng5受时钟信号CP驱动以执行选通，第四PMOS管MP4、第四NMOS管MN4的栅极和信号sl_b相连，第四PMOS管MP4的漏极Pd4输出信号sl_a。
第三级反相逻辑的工作原理：时钟信号CP用于钟控。
I)当时钟信号CP为低电平时，第五NMOS管MN5处于关断状态，于是仅上拉网络影响输出信号sl_a，这时，如果数据输入sl_b为高电平，输出信号sl_a将保持，如果数据输入sl_b为低电平，输出信号sl_a将为高电平。
II)当时钟信号CP为高电平时，第五NMOS管MN5将处于开启状态，当数据输入sl_b为高电平时，第四NMOS管MN4将开启，于是输出信号sl_a将下拉至低电平，当数据输入sl_b为低电平时，第四PMOS管MP4将开启，于是输出信号sl_a将上拉至高电平。
如图4所示，第四POMS管MP4的源极Pg4连接电源VDD；第四PMOS管MP4的漏极Pd4与第五NMOS管MN5的漏极Nd5相连，并作为第三级反相逻辑的数据输出端sl_a；第四PMOS管MP4的栅极Pg4与第四NMOS管MN4的栅极Ng4相连，并作为第三级反相逻辑的数据输入端，由第二级反相逻辑的数据输出sl_b驱动；第四NMOS管MN4的源极Ns4接地VSS；第四NMOS管MN4的漏极Nd4与第五NMOS管MN5的源极Ns5相连；第五NMOS管的栅极Ng5由时钟CP驱动。
如图5所示，第四级反相逻辑包括第六PMOS管MP6与第六NMOS管MN6，第六PMOS管MP6与第六NMOS管MN6依次串接在电源VDD和电源VSS之间，第六PMOS管MP6与第六NMOS管MN6的栅极和信号sl_a相连，第六PMOS管MP6的漏极Pd6输出信号Q。
第四级反相逻辑的工作原理：第四反相逻辑就是一个反相器，当数据输入sl_a为低电平时，第六PMOS管MP6将开启，将数据输出Q上拉至高电平；当数据输入sl_a为高电平时，第六NMOS管MN6将开启，将数据输出Q下拉至低电平。
如图5所示，所述第四级反相逻辑为驱动增强反相器，由第六PMOS管MP6与第六NMOS管MN6构成。第六PMOS管MP6的源极Ps6连接VDD；第六NMOS管MN6的源极Ns6连接VSS；第六PMOS管MP6的栅极Pg6与第六NMOS管MN6的栅极Ng6相连，由第三级反相逻辑输出sl_a驱动；第六PMOS管MP6的漏极Pd6与第六NMOS管MN6的漏极Nd6相连作为第四级反相逻辑的输出，也是本发明触发器的输出端Q。
如图6所示，使能电路包括使能信号SE的旁通支路以及用于生成互补信号SEN的互补信号生成支路，互补信号生成支路包括第十PMOS管MP10与第十NMOS管MN10，第十PMOS管MP10与第十NMOS管MN10依次串接在电源VDD和电源VSS之间，第十PMOS管MP10与第十NMOS管MN10的栅极均与使能信号SE相连，第十PMOS管MP10的漏极Pd10输出反相使能信号SEN。互补信号生成支路的工作原理：互补信号生成支路的主体是一个反相器，负责产生使能信号SE的互补信号SEN。使能电路的输出的使能信号SE、互补信号SEN将送给第一反相逻辑。
如图6所示，第十PMOS管MP10的源极Ps10连接VDD；第十PMOS管MP10的栅极Pg10由使能输入SE驱动；第十PMOS管MP10的漏极Pd10与第十NMOS管MN10的漏极Nd10相连，共同驱动使能输出信号SEN；第十NMOS管MN10的源极Ns10接地VSS；第十NMOS管MN10的栅极Ng10由使能输入SE驱动；使能信号SE同时也直接作为输出信号。
本发明带扫描结构的TSPC型D触发器工作分两种模式：使能信号SE为低电平时，该触发器处于功能模式；使能信号SE为高电平时，该触发器进入扫描模式。
一、在功能模式下本实施例无毛刺TSPC型D触发器工作过程如下：
使能信号SE为低电平，互补信号SEN被拉至高电平。高电平的互补信号SEN将第九NMOS管MN9开启；处于高电平的数据输入D驱动第一NMOS管MN1，将输出信号ml_a拉至低电平，输出信号ml_a驱动第二级反相逻辑在时钟信号CP控制下改变其输出信号sl_b。在时钟前半周期内，时钟信号CP为低电平，第二级反相逻辑的第二上拉驱动网络将输出信号sl_b拉至高电平，即在时钟前半周期内，本实施例带扫描结构的无毛刺TSPC型D触发器完成对高电平输入的锁存。在时钟后半周期内，时钟信号CP翻转至高电平，第三反相逻辑的第三下拉网络完成打开，将输出信号sl_a拉至低电平，经第四级反相逻辑反向在Q端输出高电平。
由于使能信号SE为低电平，将第九PMOS管MP9开启。为低电平的数据输入D驱动第一PMOS管，第一反相逻辑的输出信号ml_a受时钟信号CP控制。在时钟前半周期内，时钟信号CP为低电平，第一级反相逻辑的第一上拉网络开启，输出信号ml_a被拉至高电平。在时钟后半周期内，时钟信号CP为高电平，第二级反相逻辑的第二下拉网络开启，输出信号sl_b被拉至低电平。为低电平的输出信号sl_b又驱动第三级反相逻辑将输出信号sl_a信号拉至高电平，再经过第四级反相逻辑反向在Q端输出低电平。
二、在扫描模式下本实施例无毛刺TSPC型D触发器工作过程如下：
使能信号SE为高电平，互补信号SEN被拉至低电平。低电平的互补信号SEN将第八PMOS管MP8开启；为低电平的扫描信号SI驱动第七PMOS管MP7，第一反相逻辑的输出信号ml_a受时钟信号CP控制。在时钟前半周期内，时钟信号CP为低电平，第一级反相逻辑的第一上拉网络开启，输出信号ml_a被拉至高电平。在时钟后半周期内，时钟信号CP为高电平，第二级反相逻辑的第二下拉网络开启，输出信号sl_b被拉至低电平。为低电平的输出信号sl_b又驱动第三级反相逻辑将输出信号sl_a拉至高电平，再经过第四级反相逻辑反向，在Q端输出低电平。
使能信号SE为高电平，驱动第八NMOS管MN8开启；处于高电平的扫描信号SI驱动第七NMOS管MN7，将输出信号ml_a拉至低电平，输出信号ml_a驱动第二级反相逻辑在时钟信号CP控制下改变其输出信号sl_b。在时钟前半周期内，时钟信号CP为低电平，第二级反相逻辑的第二上拉驱动网络将输出信号sl_b拉至高电平，即在时钟前半周期内，本实施例带扫描结构的无毛刺TSPC型D触发器完成对高电平输入的锁存。在时钟后半周期内，时钟信号CP翻转至高电平，第三反相逻辑的第三下拉网络完成打开，将输出信号sl_a拉至低电平，经第四级反相逻辑反向，在Q端输出高电平。
本实施例带扫描结构的无毛刺TSPC型D触发器实现‘无毛刺’工作原理如下：
传统TSPC型D触发器在数据输入D维持不变的情况下，因时钟的周期变化会在数据输出Q端口周期性的产生毛刺。本实施例所构造的TSPC型D触发器主要通过第一反相逻辑与第二反相逻辑来抑制毛刺的产生。使能信号SE为高电平，进入功能模式，数据输入D保持不变时，第一反相逻辑的输出信号ml_a将稳定地输出数据输入D的反相信号，即第一反相逻辑的数据输出与第二反相逻辑的数据输入ml_a保持。当输出信号ml_a始终保持为低电平时，第三NMOS管MN3始终关闭，即第二下拉网络始终关闭而不会影响输出信号sl_b，第五PMOS管MP5始终开启，时钟信号CP为低电平时，第三PMOS管MP3开启，输出信号sl_b上拉为高电平，当时钟信号CP为高电平时，第三PMOS管MP3关闭，输出信号sl_b保持高电平。当输出信号ml_a始终保持为高电平时，第五PMOS管MP5始终关闭，即第二上拉网络始终关闭而不会影响输出信号sl_b，第三NMOS管MN3始终开启，时钟信号CP为高电平时，第二NMOS管MN2开启，输出信号sl_b下拉为低电平，当时钟信号CP为低电平时，第二NMOS管MN2关闭，输出信号sl_b保持低电平。由此可知，在数据输入维持不变的情况下，第二反相逻辑能稳定地维持原始值不变，即不会因为时钟信号CP的周期变化而引入毛刺。
在某商用14nm(或16nm)FinFET体硅工艺下，分别对传统D触发器、经典TSPC型D触发器以及本实施例带扫描结构的无毛刺TSPC型D触发器进行SPICE模拟，得到CP到Q(输入P端到输出Q端)延迟如表1所示。
表1：不同触发器驱动能力下的CP到Q的延迟比较表。
Figure BDA0002201226560000101
参见表1可知，在相同驱动能力下，本实施例带扫描结构的无毛刺TSPC型D触发器的CP到Q延迟与经典TSPC型D触发器相同；且本实施例带扫描结构的无毛刺TSPC型D触发器的CP到Q延迟不到传统D触发器的一半。而且，本实施例带扫描结构的无毛刺TSPC型D触发器克服了经典TSPC型触发器在数据输入D持续为低电平时因时钟信号CP翻转出现毛刺的缺陷，且本实施例带扫描结构的无毛刺TSPC型D触发器CP到Q延迟较传统D触发器减少了一半，本实施例带扫描结构的无毛刺TSPC型D触发器适应于高性能标准单元库的设计，能够广泛应用于高性能CPU、GPU设计等领域。
此外，本实施例还提供一种处理器，该处理器包括本实施例前述带扫描结构的无毛刺TSPC型D触发器。该处理器可以为CPU或者GPU。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种带扫描结构的无毛刺TSPC型D触发器，其特征在于包括：
使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；
第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；
第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；
第三级反相逻辑，用于根据信号sl_b、时钟信号CP执行第三级反相得到信号sl_a；第三级反相逻辑包括受时钟信号CP选通的第三上拉网络和第三下拉网络，第三上拉网络在输出信号sl_b为高电平时保持输出信号sl_a、在输出信号sl_b为低电平时将输出信号sl_a上拉高电平，第三下拉网络在输出信号sl_b为低电平时保持输出信号sl_a、在输出信号sl_b为高电平时将输出信号sl_a下拉低电平；
第四级反相逻辑，用于将信号sl_a执行反相输出到本触发器的输出端Q；
所述使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。
2.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第一级反相逻辑中，受时钟信号CP控制的开关为第二PMOS管MP2，第二PMOS管MP2的栅极Pg2受时钟信号CP驱动；
所述第一上拉网络中：
受使能信号SE控制的数据输入D支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第九PMOS管MP9、第一PMOS管MP1，第九PMOS管MP9的栅极Pg9由使能信号SE驱动，第一PMOS管MP1的栅极Pg1由数据输入D驱动；
受互补信号SEN控制的扫描信号SI支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第七PMOS管MP7、第八PMOS管MP8，第七PMOS管MP7的栅极Pg7由扫描信号SI驱动，第八PMOS管MP8的栅极Pg8由互补信号SEN驱动；
所述第一下拉网络中：
受互补信号SEN控制的数据输入D支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第九NMOS管MN9、第一NMOS管MN1，第九NMOS管MN9的栅极Ng9由互补信号SEN驱动，第一NMOS管MN1的栅极Ng1由数据输入D驱动；
受使能信号SE控制的扫描信号SI支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第七NMOS管MN7、第八NMOS管MN8，第七NMOS管MN7的栅极Ng7由扫描信号SI驱动，第八NMOS管MN8的栅极Ng8由使能信号SE驱动。
3.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第二级反相逻辑中，第二上拉网络包括第三PMOS管MP3、第五PMOS管MP5，所述第二下拉网络包括第二NMOS管MN2和第三NMOS管MN3，电源VDD依次通过第五PMOS管MP5、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3接地VSS；第五PMOS管MP5的栅极Pg5、第三NMOS管MN3的栅极Ng3均由输出信号ml_a驱动，第三PMOS管MP3的栅极Pg3、第二NMOS管MN2的栅极Ng2均由时钟CP驱动，第三PMOS管MP3漏极Pd3的作为输出信号sl_b的输出端。
4.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第三级反相逻辑中，第三上拉网络包括第四PMOS管MP4，第三下拉网络包括第四NMOS管MN4，电源VDD依次通过第四PMOS管MP4、第五NMOS管MN5、第四NMOS管MN4接地VSS，其中第五NMOS管MN5的栅极Ng5受时钟信号CP驱动以执行选通，第四PMOS管MP4、第四NMOS管MN4的栅极和信号sl_b相连，第四PMOS管MP4的漏极Pd4输出信号sl_a。
5.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第四级反相逻辑包括第六PMOS管MP6与第六NMOS管MN6，第六PMOS管MP6与第六NMOS管MN6依次串接在电源VDD和电源VSS之间，第六PMOS管MP6与第六NMOS管MN6的栅极和信号sl_a相连，第六PMOS管MP6的漏极Pd6输出信号Q。
6.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述使能电路包括使能信号SE的旁通支路以及用于生成互补信号SEN的互补信号生成支路，所述互补信号生成支路包括第十PMOS管MP10与第十NMOS管MN10，第十PMOS管MP10与第十NMOS管MN10依次串接在电源VDD和电源VSS之间，第十PMOS管MP10与第十NMOS管MN10的栅极均与使能信号SE相连，第十PMOS管MP10的漏极Pd10输出反相使能信号SEN。
7.一种处理器，其特征在于：所述处理器包括权利要求1～6中任意一项所述带扫描结构的无毛刺TSPC型D触发器。
8.根据权利要求7所述的处理器，其特征在于：所述处理器为CPU或者GPU。
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