KR20060036327A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입출력하는 입출력 수단과, 상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터가 입력되면, 병렬 변환한 후 내부로 인가하고, 내부로부터 병렬화된 데이터가 인가되면 직렬 변환한 후 상기 입출력 수단으로 출력하는 입출력 신호 제어 수단을 구비하는 것을 특징으로 한다.
따라서 반도체 메모리 장치 핀 수를 획기적으로 감소시켜 패키징 특성을 향상시킨다. 또한 감소된 핀 수에 비례하여 각 핀이 소모하는 전류도 감소시켜 반도체 메모리 장치의 칩 온도가 하강 시키며, 전체적인 반도체 메모리 장치의 파워 소모도 감소시킨다.

Description

반도체 메모리 장치{semiconductor memory device}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 개략적인 구성도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 3은 도 2의 입출력 신호 제어회로의 내부 구성도.
도 4는 도 3의 입출력 신호 제어회로의 상세한 회로도.
도 5A 및 도 5B는 도 2 및 도 3의 입출력 신호 제어회로의 신호들의 타이밍도.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 7은 도 6의 입출력 신호 제어회로의 내부 구성도.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 9는 도 7의 입출력 신호 제어회로의 내부 구성도.
도 10은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 11은 도 10의 입출력 신호 제어회로의 내부 구성도.
도 12는 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 13은 도 12의 입출력 신호 제어회로의 내부 구성도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 핀 수를 감소시켜 패키징을 용이하도록 하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치란 외부의 데이터를 라이트한 뒤 일정 기간 후에 다시 그 데이터를 읽어 볼 수 있도록 하는 소자이다. 따라서 외부와 연결되는 신호로는 특정 셀을 선택하기 위한 어드레스 신호들, 데이터를 리드할 건지 라이트할 건지를 결정하는 커맨드 신호들, 특정 셀이 라이트될 데이터, 및 특정 셀로부터 리드된 데이터들이 필요하고, 이러한 신호들은 별도의 핀을 통해 전달되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 개략적인 구성도를 도시한 도면으로, 내부 회로(1)와, 복수개의 핀들(2)을 구비하며, 내부 회로(1)는 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 컬럼 디코더(8), 및 메모리 셀 어레이(9)로 구성된다.
그리고 복수개의 핀들(2)은 커맨드 신호들(RAS, CAS, WE), 클럭 신호들(CK), 어드레스 신호들(A[n:0]), 전원 전압(VDD), 접지 전압(VSS), 및 데이터들(DQ[m:0]) 각각에 대응되어, 외부로부터 인가되는 신호들 및 데이터를 내부회로로 인가하고, 내부회로의 데이터를 외부로 전달한다.
도 1에 나타낸 내부회로(1)의 각 구성요소는 복수개의 핀들(2)을 통해 커맨드 신호들(RAS, CAS, WE), 클럭 신호들(CK), 어드레스 신호들(A[n:0]), 전원 전압(VDD), 접지 전압(VSS), 및 데이터들(DQ[m:0])을 입력받아 다음과 같은 동작을 수행한다.
레지스터 및 컨트롤 회로(3)는 외부의 커맨드 신호들(CS, RAS, CAS, WE)과 클럭 신호들(CK)에 대응되는 핀들을 통해 전송되는 외부의 커맨드 신호들(CS, RAS, CAS, WE)과 클럭 신호들(CK)을 수신하고 조합하여 반도체 메모리 장치의 동작 상태를 결정하고, 이에 따른 각종 제어 신호들을 생성한다.
어드레스 버퍼(4)를 어드레스 신호들(A[n:0])에 대응되는 핀들을 통해 병렬 전송되는 어드레스 신호들(A[n:0])을 수신하여 로우 어드레스와 컬럼 어드레스를 발생하고, 로우 어드레스는 로우 디코더(7)로 전달하고, 컬럼 어드레스는 컬럼 디코더(8)로 전달한다.
DC 생성 회로(5)는 전원 전압(VDD)과 접지 전압(VSS)에 대응되는 핀들을 통해 전원 전압(VDD)과 접지 전압(VSS)을 인가받아, 반도체 메모리 장치가 필요로 하는 각종 전압들(VPP, VBB, IVC, VREF)을 발생한다.
데이터 버퍼(6)는 데이터(DQ[m:0])에 대응되는 핀들과 연결되어, 데이터(DQ[m:0])가 병렬 입력되면, 이를 메모리 셀 어레이로 인가하고, 메모리 셀 어레이로부터 데이터(DQ[m:0])가 병렬 입력되면, 데이터(DQ[m:0])에 대응되는 핀들로 병렬 출력한다.
로우 디코더(7)는 어드레스 버퍼(4)로부터 로우 어드레스 신호들을 수신하고, 워드라인 선택 신호를 발생하고, 컬럼 디코더(8)는 어드레스 버퍼(4)로부터 컬럼 어드레스 신호들을 수신하고, 컬럼선택 신호를 발생한다.
메모리 셀 어레이(9)는 워드라인 선택 신호 및 컬럼선택 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다.
이와 같이, 종래의 반도체 메모리 장치는 신호들 및 데이터들 각각에 대응되는 복수개의 핀들을 구비하고, 외부로부터 전송되는 신호들을 내부 회로(1)로부터 인가하여 내부회로(1)가 신호들에 대응되는 작업을 수행할 수 있도록 하고, 내부회로(1)로부터 출력되는 데이터를 다시 복수개의 핀들을 통해 외부로 전달하여 주었다.
이에 반도체 메모리 장치의 기능이 다양화되고, 고집적화됨에 따라 더 많은 신호들 및 데이터가 입출력되는 경우, 증가된 신호들 및 데이터수에 따라 핀 수들도 반드시 증가되어야 한다.
이러한 경우, 많은 수의 핀을 한정된 공간에 집적함에 따라 패키징의 어려워지게 되는 문제가 발생하게 된다.
또한 반도체 메모리 장치의 각 핀이 소모하는 전류도 증가된 핀 수에 비례하여 증가되어 반도체 메모리 장치의 소모 전력도 불가피하게 증가되는 문제가 있었다.
본 발명의 목적은 커맨드 신호들과 어드레스 신호들과 데이터들을 직렬화하 고, 하나의 핀을 통해서 직렬화된 커맨드 신호들과 어드레스 신호들과 데이터들을 입력 또는 출력할 수 있도록 하여 패키징 특성을 향상하고, 핀에 의한 소모 전력도 감소시킬 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태의 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입출력하는 입출력 수단과, 상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터가 입력되면, 병렬 변환한 후 내부로 인가하고, 내부로부터 병렬화된 데이터가 인가되면 직렬 변환한 후 상기 입출력 수단으로 출력하는 입출력 신호 제어 수단을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태의 반도체 메모리 장치는 두개의 통합 단자와 클럭 단자를 구비하고, 상기 두개의 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍을 입출력하고, 상기 클럭 단자를 통해 클럭 신호를 입력받는 입출력 수단과, 상기 두개의 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍이 수신되면 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 획득한 후 병렬 변환하여 내부로 인가하고, 내부로부터 병렬화된 데이터가 입력되면 직렬화된 데이터쌍으로 변환한 후 상기 두개의 통합 단자로 출력하는 입출력 신호 제어 수단과, 상기 클럭 단자를 통해 입력되는 클럭 신호를 체배하고, 상기 체배된 클럭 신호를 내부의 클럭 신호로서 출력하는 클럭 변환부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 3 형태의 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입출력하는 입출력 수단과, 상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터가 입력되면, 병렬 변환하여 내부로 인가하고, 내부로부터 병렬화된 데이터가 입력되면 직렬 변환하여 상기 입출력 수단으로 출력하는 입출력 신호 제어 수단과, 상기 입출력 수단을 통해 입출력되는 신호로부터 클럭 신호를 생성하는 클럭 데이터 복원 수단을 구비하는 것을 특징으로 한다. 상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입출력 방법은 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터는 병렬 변환 한 후 내부로 인가하는 단계와, 내부로부터 병렬화된 데이터가 인가되면, 상기 병렬화된 데이터를 직렬 변환 한 후 상기 통합 단자로 출력하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 개략적인 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 내부 회로(11)와, 복수개의 핀들(12)을 구비하며, 내부 회로(11)는 도 1의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 및 메모리 셀 어레이(9) 이외에 입출력 신호 제어회로(13)를 더 구비한다.
그리고 복수개의 핀들(12)은 직렬화된 신호(CDQ) 즉, 직렬화된 커맨드 신호 들과 어드레스 신호들과 데이터들을 포함하는 신호가 입출력되는 통합 핀(CDQ), 클럭 신호(CK)가 인가되는 클럭 핀(CK), 전원 전압(VDD)이 인가되는 전원핀(VDD), 및 접지 전압(VSS)이 인가되는 접지핀(VSS)을 구비한다.
여기서, 도 1과 동일한 구성 및 동작을 수행하는 내부 회로(11)의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 및 메모리 셀 어레이(9)는 도 1과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
계속하여 도면을 참조하면, 입출력 신호 제어회로(13)는 통합 핀(CDQ)으로부터 입력되는 직렬화된 신호(CDQ)를 커맨드 신호들과 어드레스 신호들과 데이터들로 병렬 변환하고, 데이터 버퍼(6)로부터 인가되는 병렬화된 데이터들은 직렬 변환한다. 그리고 병렬 변환된 커맨드 신호들은 레지스터 및 컨트롤 회로(3)로, 병렬 변환된 어드레스 신호들은 어드레스 버퍼(4)로, 병렬 변환된 데이터들은 데이터 버퍼(6)로, 직렬 변환된 데이터들은 통합 핀(CDQ)으로 각각 전달한다.
이하에서는 도 3을 참조하여 도 2의 입출력 신호 제어회로를 보다 상세하게 살펴보도록 한다.
도 3은 도 2의 입출력 신호 제어회로(13)의 내부 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 도 2의 입출력 신호 제어회로(13)는 직병렬 변환 회로(14)와 병직렬 변환 회로(15)를 구비한다.
직병렬 변환회로(14)는 커맨드 직병렬 변환회로(141)와, 어드레스 직병렬 변환회로(142)와, 데이터 직병렬 변환회로(143)를 구비하고, 커맨드 직병렬 변환회로 (141)는 제 1 디먹스(1411)와, 제 1 디먹스 제어회로(1412)를 포함하고, 어드레스 직병렬 변환회로(142)는 제 2 디먹스(1421)와, 제 2 디먹스 제어회로(1422)로 포함하고, 데이터 직병렬 변환회로(143)는 제 3 디먹스(1431)와, 제 3 디먹스 제어회로(1432)를 포함한다. 그리고 병직렬 변환회로(15)는 먹스(151)와 출력 제어회로(152)를 구비한다.
도 4는 도 3의 입출력 신호 제어회로(13)의 상세한 회로도이다.
도면을 참조하면, 입출력 신호 제어회로(13)의 각 구성요소는 다음과 같이 구성되어 다음과 같은 기능을 수행한다.
제 1 디먹스(1411)는 커맨드 신호의 수(n+1개)와 동일한 개수의 D-플립플롭들(D10~D1(n))과 커맨드 신호 디코더(CD)를 구비한다. 복수개의 D-플립플롭들(D10~D1(n))은 클럭 신호에 따라 통합 핀(CDQ) 또는 앞단의 플립플롭의 신호를 래치(latch)한다. 커맨드 신호 디코더(CD)는 복수개의 D-플립플롭들(D10~D1(n))의 출력 신호들을 병렬 수신하고, 제 1 디먹스 제어회로(1412)로부터 출력 인에이블 신호(out-en)를 수신하면, 복수개의 D-플립플롭들(D10~D1(n))의 출력 신호들을 병렬 출력한다.
제 1 디먹스 제어회로(1412)는 커맨드 신호의 수(n+1개)와 하나 더 많은 개수의 D-플립플롭들(D20~D2(n+1))과, 인버터(INV1)를 구비한다. 복수개의 D-플립플롭들(D20~D2(n+1))은 전송 시작 신호를 클럭 신호에 따라 뒷단의 D-플립플롭으로 쉬프트한다. 그리고 인버터(INV1)는 최종단의 D-플립플롭(D20~D2(n+1))이 전송 시작 신호를 출력하면, 전송 시작 신호를 반전하여 출력 인에이블 신호(out-en)를 발 생하여 제 1 디먹스(1411)로 전달한다.
제 2 디먹스(1421)는 어드레스 신호의 수(m+1개)와 동일한 개수의 D-플립플롭들(D30~D3(m))과 어드레스 신호 디코더(AD)를 구비한다. 복수개의 D-플립플롭들(D30~D3(m))은 클럭 신호에 따라 통합 핀(CDQ) 또는 앞단의 플립플롭의 신호를 래치(latch)한다. 어드레스 신호 디코더(AD)는 복수개의 D-플립플롭들(D30~D3(m))의 출력 신호들을 병렬 수신하고, 제 2 디먹스 제어회로(1422)로부터 출력 인에이블 신호(out-en)를 수신하면, 복수개의 D-플립플롭들(D30~D3(m))의 출력 신호들을 병렬 출력한다.
제 2 디먹스 제어회로(1422)는 어드레스 신호의 수(m+1개)와 동일한 개수의 D-플립플롭들(D40~D4(m))과, 인버터(INV2)를 구비한다. 복수개의 D-플립플롭들(D40~D4(m))은 제 1 디먹스 제어회로(1412)로부터 전송되는 전송 시작 신호를 클럭 신호에 따라 뒷단의 플립플롭으로 쉬프트한다. 그리고 인버터(INV2)는 최종단의 D-플립플롭(D4(m))이 전송 시작 신호를 출력하면, 전송 시작 신호를 반전하여 출력 인에이블 신호(out-en)를 발생하여 제 2 디먹스(1421)로 전달한다.
제 3 디먹스(1431)는 데이터의 수(l개)와 동일한 개수의 D-플립플롭들(D50~D5(l))과 데이터 디코더(DD)를 구비한다. 복수개의 D-플립플롭들(D50~D5(l))은 클럭 신호에 따라 통합 핀(CDQ) 또는 앞단의 플립플롭의 신호를 래치(latch)한다. 데이터 디코더(DD)는 복수개의 D-플립플롭들(D50~D5(l))의 출력 신호들을 병렬 수신하고, 제 3 디먹스 제어회로(1432)로부터 출력 인에이블 신호(out-en)를 수신하면, 복수개의 D-플립플롭들(D50~D5(l))의 출력 신호들을 병렬 출력한다.
제 3 디먹스 제어회로(1432)는 데이터의 수(l개)와 동일한 개수의 D-플립플롭들(D60~D6(l))과, 인버터(INV3)를 구비한다. 복수개의 D-플립플롭들(D60~D6(l))은 제 1 디먹스 제어회로(1412)로부터 전송되는 전송 시작 신호를 클럭 신호에 따라 뒷단의 플립플롭으로 쉬프트한다. 그리고 인버터(INV3)는 최종단의 D-플립플롭(D6(l))이 전송 시작 신호를 출력하면, 전송 시작 신호를 반전하여 출력 인에이블 신호(out-en)를 발생하여 제 3 디먹스(1431)로 전달한다.
먹스(151)는 데이터의 수(l개)와 동일한 개수의 전송 게이트들(T0~T(l))과, 각 전송 게이트(T0~T(l))에 대응되는 인버터들(INV11~INV1(l))을 구비한다. 전송 게이트들(T0~T(l))은 데이터 버퍼(6)로부터 병렬 입력되는 데이터(D0~D(l))를 수신하고, 레지스터 및 컨트롤 회로(3)로부터 서로 다른 지연시간을 가지는 복수개의 펄스 신호들(S0~S7)을 수신하면, 데이터(D0~D(l))를 복수개의 펄스 신호들(S0~S7)에 따라 서로 다른 지연 시간을 가지도록 한 후 순차적으로 출력한다. 즉, 전송 게이트들(T0~T(l))은 복수개의 펄스 신호(S0~S7)에 따라 병렬 입력되는 데이터를 직렬 변환한다.
이때, 복수개의 펄스 신호들(S0~S7)은 레지스터 및 컨트롤 회로(3)로부터 제공되는 신호로, 일반적인 레지스터 및 컨트롤 회로(3)는 캐스 래이턴시(CAS LATENCY)에 의해 결정된 리드 데이터의 출력 시점에서 제 1 펄스 신호(S0)를 발생하고, 제 1 펄스 신호(S0)와 클럭 신호(CK)를 조합하여 서로 다른 지연 시간을 가지는 나머지 펄스 신호들(S1~S7)을 더 발생하여 준다.
출력 제어회로(152)는 D-플립플롭(D70)과 삼 상태 버퍼(Tri－ StateBuffer)(TB)를 구비하고, D-플립플롭(D70)은 먹스(151)의 직렬 변환된 데이터를 클럭 신호(CK)에 응답하여 래치하고, 삼 상태 버퍼(Tri－StateBuffer)(TB)는 레지스터 및 컨트롤 회로(3)로부터 리드 동작 활성화 신호(read-en)를 수신하는 경우에만, D-플립플롭(D70)으로부터 출력되는 직렬 변환된 데이터들 통합 핀(CDQ)에 인가하여 준다.
이때, 리드 동작 활성화 신호(read-en)는 레지스터 및 컨트롤 회로(3)로부터 제공되는 신호로, 일반적인 레지스터 및 컨트롤 회로(3)는 커맨드 신호들의 응답하여 반도체 메모리 장치가 리드 동작 구간에 있을 때 리드 동작 활성화 신호(read-en)를 발생한다.
이하에서는 도 5A 및 도 5B를 참조하여 도 2 및 도 3의 입출력 신호 제어회로(13)의 동작을 설명하기로 한다.
도 5A 및 도 5B는 도 2 및 도 3의 입출력 신호 제어회로의 신호들의 타이밍도를 도시한 도면이다.
이때의 반도체 메모리 장치는 3 개의 커맨드 신호들(COM[2:0])을, 8개의 어드레스 신호들(A[7:0])을, 8개의 데이터(D[7:0])를 구비하고, 반도체 메모리 장치의 핀들 각각은 전압 레벨(VDD) 즉, 하이 레벨로 터미네이션된다고 가정한다.
그리고 직렬화된 신호는 전송 시작 여부를 알려주기 위한 전송 시작 신호를 구비하고, 전송 시작 신호는 반도체 메모리 장치의 핀들이 하이 레벨로 터미네이션됨을 감안하여 로우 레벨을 가지도록 한다.
먼저, 도 5A를 참조하여 통합 핀(CDQ)을 통해 직렬화된 신호가 입력되는 경 우의 입출력 신호 제어회로(13)의 동작을 살펴보기로 한다.
통합 핀(CDQ)을 통해 직렬화된 신호가 전송되지 않는 경우 즉, 통합 핀(CDQ)의 전압 레벨이 하이 레벨을 유지하는 T1이전의 시점에서는 제 1 내제 제 3 디먹스 제어회로(1412~342)는 하이 레벨로 터미네이션된 핀에 의해 출력 인에이블 신호(out-en)를 발생하지 못한다. 이에 제 1 내제 제 3 디먹스(1411~342)는 출력 신호를 발생하지 않는다.
이어서 T1 시점이 되어, 통합 핀(CDQ)을 통해 로우 레벨의 전송 시작 신호(PS)가 인가되면, 제 1 디먹스 제어회로(1412)의 제 20 플립플롭(D20)은 전송 시작 신호(PS)를 래치하고, 통합 핀(CDQ)에 대해 첫 번째 단에 위치한 D-플립플롭들(D10, D30, D50)은 전송 시작 신호(PS)를 각각 래치한다.
T2 시점이 되어, 통합 핀(CDQ)을 통해 제 1 커맨드 신호(COM0)가 인가되면, 제 1 디먹스 제어회로(1412)의 제 21플립플롭(D21)은 앞단의 제 20플립플롭(D20)의 출력 신호인 전송 시작 신호(PS)를 래치하고, 통합 핀(CDQ)에 대해 첫 번째 단에 위치한 D-플립플롭들(D10, D30, D50)은 제 1 커맨드 신호(COM0)를 각각 래치한다.
T3 시점이 되어, 통합 핀(CDQ)을 통해 제 2 커맨드 신호(COM1)가 인가되면, 제 1 디먹스 제어회로(1412)의 제 22플립플롭(D22)은 앞단의 제 21 플립플롭(D21)의 출력 신호인 전송 시작 신호(PS)를 래치하고, 통합 핀(CDQ)에 대해 첫 번째 단에 위치한 D-플립플롭들(D10, D30, D50)은 제 2 커맨드 신호(COM1)를 각각 래치하고, 두 번째 단에 위치한 D-플립플롭들(D11, D31, D51)은 제 1커맨드 신호(COM0)를 각각 래치한다.
T4 시점이 되어, 통합 핀(CDQ)을 통해 제 3 커맨드 신호(COM2)가 인가되면, 제 1 디먹스 제어회로(1412)의 제 23플립플롭(D23)은 앞단의 제 22 플립플롭(D22)의 출력 신호인 전송 시작 신호(PS)를 래치하고, 통합 핀(CDQ)에 대해 첫 번째 단에 위치한 D-플립플롭들(D10, D30, D50)은 제 3 커맨드 신호(COM2)를, 두 번째 단에 위치한 D-플립플롭들(D11, D31, D51)은 제 2 커맨드 신호(COM1)를, 세 번째 단에 위치한 D-플립플롭들(D12, D32, D52)은 제 1 커맨드 신호(COM0)를 각각 래치한다.
그리고 제 1 인버터(INV1)는 제 4 플립플롭(D23)의 래치된 전송 시작 신호(PS)를 반전하여 출력 인에이블 신호(out-en)를 발생하고, 커맨드 디코더(CD)는 이에 응답하여 제 10, 제 11, 및 제 12 D-플립플롭들(D10, D11, D12)의 출력 신호(COM2, COM1, COM0)를 병렬 출력하여 준다.
이어서 T5 시점이 되어, 통합 핀(CDQ)을 통해 제 1 어드레스 신호(A0)가 인가되면, 제 2 디먹스 제어회로(1422)의 제 30플립플롭(D30)은 제 1 디먹스 제어회로(1412)의 제 23플립플롭(D23)의 출력 신호인 전송 시작 신호(PS)를 래치하고, 통합 핀(CDQ)에 대해 첫 번째 단에 위치한 D-플립플롭들(D10, D30, D50)은 제 3 커맨드 신호(A0)를, 두 번째 단에 위치한 D-플립플롭들(D11, D31, D51)은 제 3 커맨드 신호(COM2)를, 세 번째 단에 위치한 D-플립플롭들(D12, D32, D52)은 제 2 커맨드 신호(COM1)를, 네 번째 단에 위치한 D-플립플롭들(D33, D53)은 제 1 커맨드 신호(COM0)를 각각 래치한다.
이와 같이 클럭 신호(CK)가 인가됨에 따라 제 1, 제 2, 및 제 3 디먹스 제어 회로(1412, 1422, 1432)는 전송 시작 신호를 쉬프트하고, 통합 핀(CDQ)에 대해 직렬 연결된 제 1, 제 2, 및 제 3 먹스(1412, 1422, 1432)의 D-플립플롭들은 통합 핀(CDQ) 또는 앞단의 D-플립플롭의 신호를 래치함을 알 수 있다.
이에 소정의 시간이 경과하여 T14시점이 되면, 제 2 디먹스 제어회로(1422)의 제 47플립플롭(D47)은 전송 시작 신호(PS)를 래치하고, 제 2 인버터(INV2)는 출력 인에이블 신호(out-en)를 발생하고, 커맨드 디코더(CD)는 출력 인에이블 신호(out-en)에 따라 제 30 내지 37 D-플립플롭들(D30~D37) 각각이 래치한 제 1 내지 제 8 어드레스 신호들(A0~A7)을 병렬 출력하여 준다.
또한 T22시점이 되면, 제 3 디먹스 제어회로(1432)의 제 67플립플롭(D67)은 전송 시작 신호(PS)를 래치하고, 제 3 인버터(INV3)는 출력 인에이블 신호(out-en)를 발생하고, 데이터 디코더(DD)는 출력 인에이블 신호(out-en)에 따라 제 50 내지 제 57 D-플립플롭들(D50~D57) 각각이 래치한 제 1 내지 제 8 데이터(D0~D7)를 병렬 출력하여 준다.
이상에서 입출력 신호 제어회로(13)는 통합 핀(CDQ)을 통해 직렬화된 신호가 입력되면, 이를 병렬 변환한 후 출력하여 줌을 알 수 있다.
이어서, 도 5B를 참조하여 데이터 버퍼(6)로부터 데이터가 병렬 입력되는 경우의 입출력 신호 제어회로(13)의 동작을 살펴보기로 한다.
이때, 레지스터 및 컨트롤 회로(3)는 서로 다른 지연 시간을 가지는 8개의 펄스 신호(S0~S7)와 리드 동작 활성화 신호(read-en)를 발생하여 입출력 신호 제어회로(13)에 제공하고, 내부 회로(11)의 동작에 의해 데이터 버퍼(6)가 데이터를 병 렬 출력하면, 각 데이터는 먹스(151)의 복수개의 전송 게이트들(T0~T7) 각각의 드레인에 인가된다.
제 1 펄스 신호(S0)가 인에이블되면, 제 1 전송 게이트(T0)는 제 1 펄스 신호(S0)에 응답하여 제 1 데이터(D0)를 전달하고, 제 70 플리플롭(D70)은 클럭 신호(CK)에 따라 제 1 데이터(D0)를 래치하고, 삼상태 버퍼(TB)는 제 1 데이터(D0)를 통합 핀(CDQ)으로 출력한다.
제 2 펄스 신호(S1)가 인에이블되면, 제 2 전송 게이트(T1)는 제 2 펄스 신호(S1)에 응답하여 제 2 데이터(D1)를 전달하고, 제 70 플리플롭(D70)은 클럭 신호(CK)에 따라 제 2 데이터(D1)를 래치하고, 삼상태 버퍼(TB)는 제 2 데이터(D1)를 통합 핀(CDQ)으로 출력한다.
제 3 펄스 신호(S2)가 인에이블되면, 제 3전송 게이트(T2)는 제 3 펄스 신호(S2)에 응답하여 제 3 데이터(D2)를 전달하고, 제 70 플리플롭(D70)은 클럭 신호(CK)에 따라 제 3 데이터(D2)를 래치하고, 삼상태 버퍼(TB)는 제 3 데이터(D2)를 통합 핀(CDQ)으로 출력한다.
이와 같은 방법으로 먹스(151)는 제 4펄스 신호(S3)가 인에이블되면 제 4 데이터(D3)를, 제5펄스 신호(S4)가 인에이블되면 제 5 데이터(D4)를, 제 6펄스 신호(S5)가 인에이블되면 제 6 데이터(D5)를, 제7펄스 신호(S6)가 인에이블되면 제 7 데이터(D6)를, 제8펄스 신호(S7)가 인에이블되면 제 8 데이터(D7)를 각각 출력하여 준다. 이에 먹스(151)에 인가된 병렬 데이터(D0~D7)는 직렬 변환하고, 삼상태 버퍼(TB)는 직렬 변환된 데이터(D0~D7)를 통합 핀(CDQ)으로 출력한다.
따라서 본 발명의 반도체 메모리 장치는 하나의 통합 핀(CDQ)과 입출력 신호 제어회로(13)를 구비함으로서 내부 회로의 변경없이, 통합 핀(CDQ)을 통해서 복수개의 커맨드 신호들과, 어드레스 신호들과, 데이터를 입출력될 수 있도록 한다.
그러나 본 발명의 반도체 메모리 장치는 하나의 통합 핀을 이용하여 커맨드 신호들과, 어드레스 신호들과, 데이터를 직렬로 전송하기 때문에 이로 인한 반도체 메모리 장치의 액서스 타임(access time)과, 커맨드 싸이클 타임(cycle time)은 불가피하게 증가된다.
이에 이하에서는 액서스 타임(access time)과, 커맨드 싸이클 타임(cycle time)을 감소시킬 수 있도록 QDR(Quadrature Data Rate) 또는 ODR(Octal Data Rate)를 지원할 수 있도록 하는 반도체 메모리 장치를 제안한다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 개략적인 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 내부 회로(21)와, 복수개의 핀들(22)을 구비하며, 내부 회로(21)는 도 2의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 컬럼 디코더(8), 및 메모리 셀 어레이(9) 이외에 위상 동기 회로(phase Locked Loop ; PLL)(23)를 더 구비하고, 도 2의 입출력 신호 제어회로(13)를 입출력 신호 제어회로(24)로 대체한다.
그리고 복수개의 핀들(22)은 직렬화된 신호의 비반전 신호(CDQ) 즉, 비반전 직렬 신호를 입출력하는 비반전 신호용 통합 핀(CDQ)과, 직렬화된 신호의 반전 신 호() 즉, 반전 직렬 신호를 입출력하는 반전 신호용 통합 핀()과, 클럭 신호(CK)가 인가되는 클럭 핀(CK), 전원 전압(VDD)이 인가되는 전원핀(VDD), 및 접지 전압(VSS)이 인가되는 접지핀(VSS)을 구비한다. 이에 직렬화된 신호(CDQ)는 비반전 신호용 통합 핀(CDQ)과 비반전 신호용 통합 핀(CDQ)을 통해 차동 신호 형태 즉, 직렬화된 신호쌍(CDQ, )으로 입출력된다.
여기서, 도 2와 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 2에서와 와 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
이하에서는 도 7을 참조하여 도 6의 입출력 신호 제어회로(24)를 상세히 살펴보도록 한다.
도 7의 입출력 신호 제어회로(24)는 도 3의 직렬 변환 회로(14)와 병직렬 변환 회로(15) 이외에 입력 신호 획득 회로(25)를 더 구비하고, 병직렬 변환 회로(15)의 도 3의 출력 제어회로(152)를 출력 제어회로(26)로 대체한다.
이하에서 도 7의 PLL(23), 입력 신호 획득 회로(25), 및 출력 제어회로(26)의 구성 요소 및 기능을 살펴보면 다음과 같다.
PLL(23)는 클럭 신호(CK)가 입력되는 클럭 핀(CK)과 연결되어, 클럭 신호(CK)의 주파수를 체배 한 후 출력하여 준다. 이에 반도체 메모리 장치의 내부회로는 체배된 클럭 신호에 따라 라이트 동작을 수행하거나 리드동작을 수행하게 된다. 즉, PLL(53)가 클럭 신호를 4배속하면, 반도체 메모리 장치는 QDR(Quadrature Data Rate)의 속도로 직렬화된 신호를 입출력하게 되고, PLL(53)가 클럭 신호를 8배속하면 ODR(Octal Data Rate)의 속도로 직렬화된 신호를 입출력하게 된다.
이때, 클럭 신호(CK)의 주파수를 체배하는 PLL(54)는 이미 공지된 기술에 따른 것으로 이에 대한 상세한 설명은 생략하도록 한다.
입력 신호 획득 회로(25)는 드레인은 두개의 피모스(PMOS1, PMOS2)와 세개의 엔모스(NMOS1, NMOS2, NMOS3)로 구성되는 차동 증폭기로 구성되어, 반전 직렬 신호()의 전압 레벨과 비반전 직렬 신호(CDQ)의 전압 레벨을 비교하고, 비교된 결과를 직렬화된 신호(CDQ)로서 출력한다.
출력 제어회로(26)는 먹스(151)에 대해 직렬 연결된 두개의 인버터(INV21, INV22)와, 각 인버터(INV21, INV22)에 대응되는 두개의 D-플립플롭들(D81, D82)과 두개의 삼상태 버퍼들(TB1, TB2)을 구비한다. 두개의 인버터(INV21, INV22)는 직렬화된 신호 쌍(CDQ, )를 발생하고, 두개의 D-플립플롭들(D81, D82)은 직렬화된 신호 쌍(CDQ, )을 클럭 신호(CK)에 따라 래치한다. 그리고 두개의 삼상태 버퍼들(TB1, TB2)은 레지스터 및 컨트롤 회로(3)로부터 리드 동작 활성화 신호(read-en)를 수신하는 경우에만, D-플립플롭들(D81, D82)의 직렬화된 신호 쌍(CDQ, )을 비반전 신호용 통합 핀(CDQ)과 반전 신호용 통합 핀()에 각각 인가한다.
이와 같은 도 6 및 도 7의 반도체 메모리 장치의 입출력 신호 제어회로(24)는 반전 신호용 통합 핀()과, 비반전 신호용 통합 핀(CDQ)을 통해 직렬화된 신호 쌍이 전송되면, 입력 신호 획득 회로(25)를 통해 직렬화된 신호(CDQ)만을 획득한 후, 직병렬 변환 회로(14)로 인가하여 준다.
이에 직병렬 변환 회로(14)는 도 3에서와 동일하게 동작하여 직렬화된 신호가 입력되었음을 감지하고, 커맨드 신호들, 어드레스 신호들, 및 데이터를 병렬화 한 후, 커맨드 신호들은 레지스터 및 커맨드 회로(3)에 병렬 입력하고, 어드레스 신호들은 어드레스 버퍼(4)에 병렬 입력하고, 데이터는 데이터 버퍼(6)에 병렬 입력한다.
또한 병직렬 변환 회로(15)는 데이터 버퍼(6)로부터 병렬화된 데이터를 수신하면 도 3에서와 동일하게 동작하여 병렬화된 데이터를 직렬 변환하여 직렬화된 신호를 생성한다. 그리고 직렬화된 신호 출력 회로(23)는 직렬화된 신호를 직렬화된 신호 쌍으로 변환한 후, 클럭 신호(CK)에 응답하여 반전 신호()는 반전 신호용 통합 핀()으로 출력하고, 직렬화된 신호(CDQ)는 비반전 신호용 통합 핀(CDQ)으로 출력한다.
도 6 및 도 7의 반도체 메모리 장치는 반도체 메모리 장치의 PLL을 이용하여 데이터 전송 속도가 증가하고, 직렬화된 신호를 차동 신호의 형태 즉, 직렬화된 신호쌍을 입출력하여 줌으로서 반도체 메모리 장치의 데이터 전송 속도가 빨라짐에 따라 발생할 수 있는 신호의 에러 발생을 미연에 방지하여 준다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 내부 블록도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 내부 회로(31)와, 복수개의 핀들(32)을 구비하며, 내부 회로(31)는 도 2의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 및 메모리 셀 어레이(9)를 구비하고, 도 2의 입출력 신호 제어회로(13)를 입출력 신호 제어회로(33)로 대체한다.
그리고 복수개의 핀들(32)은 직렬화된 신호(RQ)를 수신하는 수신용 통합 핀(RQ)과, 직렬화된 신호(TQ)를 송신하는 송신용 통합 핀(TQ)과, 클럭 신호(CK)가 인가되는 클럭 핀(CK), 전원 전압(VDD)이 인가되는 전원핀(VDD), 및 접지 전압(VSS)이 인가되는 접지핀(VSS)을 구비한다.
여기서, 도 2와 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 2에서와 와 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
이하에서는 도 9를 참조하여 도 8의 입출력 신호 제어회로(33)를 상세히 살펴보도록 한다.
도 9의 입출력 신호 제어회로(33)는 도 2의 직병렬 변환 회로(14)를 구비하고, 도 2의 병직렬 변환 회로(15)의 출력 제어회로(152)를 출력 제어회로(34)로 대체한다. 그리고 수신용 통합 핀(RQ)과 직병렬 변환 회로(14)를, 송신용 통합 핀(TQ)과 병직렬 변환 회로(15)를 각각 전기적으로 분리하여 연결한다.
출력 제어회로(34)는 D-플립플롭(D90)을 구비하고, D-플립플롭(D90)은 먹스(151)의 직렬 변환된 데이터를 클럭 신호(CK)에 응답하여 래치하고, 래치된 데이터를 송신용 통합 핀(TQ)에 인가한다.
이와 같은 도 9의 반도체 메모리 장치는 수신용 통합 핀(RQ)을 통해 직렬화된 신호가 인가되면, 입출력 신호 제어회로(24)의 직병렬 변환 회로(14)는 도 3에서와 동일한 방법으로 동작하여 직렬화된 신호가 입력되었음을 감지하고, 커맨드 신호들, 어드레스 신호들, 및 데이터를 병렬화한 후, 레지스터 및 커맨드 회로(3), 어드레스 버퍼(4), 및 데이터 버퍼(6)에 병렬 입력한다.
그리고 먹스(15)는 데이터 버퍼(6)로부터 병렬화된 데이터를 수신하면 도 3에서와 동일한 방법으로 동작하여 병렬화된 데이터를 직렬 변환하고, 출력 제어회로(34)는 먹스(151)의 직렬 변환된 데이터를 클럭 신호(CK)에 따라 송신용 통합 핀(TQ)에 인가한다.
도 8 및 도 9의 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 즉, 직렬화된 신호를 입력받기 위한 핀과, 직렬화된 리드 데이터를 출력하기 위한 핀을 전기적으로 분리하여 주었다.
이에 이전의 반도체 메모리 장치의 동작 즉, 이전에 전송된 직렬화된 커맨드 신호들, 어드레스 신호들을 송신용 통합 핀을 출력함과 동시에 현재의 반도체 메모리 장치의 동작 즉, 새로운 직렬화된 커맨드 신호들, 어드레스 신호들을 수신용 통합 핀을 통해 입력받을 수 있도록 한다. 따라서 제어 신호 및 데이터의 전송 효율을 증대하여 준다.
도 10은 본 발명의 제 4실시예에 따른 반도체 메모리 장치의 내부 블록도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 내부 회로(41)와, 복수개의 핀들(42)을 구비하며, 내부 회로(41)는 도 2의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 및 메모리 셀 어레이(9)를 구비하고, 도 2의 입출력 신호 제어회로(13)를 입출력 신호 제어회로(43)로 대체한다.
그리고 복수개의 핀들(42)은 직렬화된 커맨드 신호들과 어드레스 신호들을 포함하는 직렬화된 신호(CA)를 입출력하는 제어 신호용 통합 핀(CA)과, 직렬화된 데이터를 포함하는 직렬화된 신호(DQ)를 입출력하는 데이터용 통합 핀(DQ)과, 클럭 신호(CK)가 인가되는 클럭 핀(CK), 전원 전압(VDD)이 인가되는 전원핀(VDD), 및 접지 전압(VSS)이 인가되는 접지핀(VSS)을 구비한다.
여기서, 도 2와 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 2에서와 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
이하에서는 도 11을 참조하여 도 10의 입출력 신호 제어회로(43)를 상세히 살펴보도록 한다.
도 10의 입출력 신호 제어회로(43)의 직렬 변환 회로(44)는 도 2의 커맨드 직병렬 변환회로(141)와 어드레스 직병렬 변환회로(142)를 포함하고, 직렬 및 병렬 변환회로(45)는 도 2의 먹스(151)와 출력 제어회로(152)와 데이터 직병렬 변환회로(143)를 포함한다.
이에 도 11의 반도체 메모리 장치는 제어 신호용 통합 핀(CA)을 통해 직렬화된 커맨드 신호들과 어드레스 신호들을 포함하는 직렬화된 신호(CA)가 인가되면, 입출력 신호 제어회로(43)의 직렬 변환 회로(44)의 커맨드 직병렬 변환회로(141)와 어드레스 직병렬 변환회로(142)를 도 3에서와 동일하게 동작시켜 직렬화된 신호(CA)를 커맨드 신호들과 어드레스 신호들로 병렬 변환한 후, 레지스터 및 커맨드 회로(3)와 어드레스 버퍼(4)에 각각 인가하여 준다.
그리고 커맨드 신호들과 어드레스 신호들을 포함하는 직렬화된 신호(CA)에 이어서 데이터들을 포함하는 직렬화된 신호(DQ)가 데이터용 통합 핀(DQ)을 통해 인 가되면, 직렬 및 병렬 변환회로(45)의 데이터 직병렬 변환회로(143)를 도 3에서와 동일하게 동작시켜 직렬화된 데이터를 병렬 변환한 후, 데이터 버퍼(6)에 입력한다.
또한 데이터 버퍼(6)로부터 병렬화된 데이터가 인가되면, 직렬 및 병렬 변환회로(45)는 먹스(151) 및 출력 제어회로(152)를 도 3에서와 동일하게 동작시켜 병렬화된 데이터를 직렬 변환한 뒤 데이터용 통합 핀(DQ)에 인가한다.
이와 같이 도 10 및 도 11의 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들을 포함하는 직렬화된 신호를 입력받기 위한 핀(CA)과, 직렬화된 데이터를 입출력하기 위한 핀(DQ)을 전기적으로 분리하여 주었다.
따라서 도 10 및 도 11의 반도체 메모리 장치는 제어 신호용 통합 핀(CA)를 통해 연속적으로 직렬화된 커맨드 신호들, 어드레스 신호들을 입력받을 수 있도록 한다. 즉, 반도체 메모리 장치가 라이트 동작 후 연속하여 리드 동작을 수행하거나, 연속적인 리드 또는 라이트 동작을 수행할 수 있도록 한다.
이상에서는 반도체 메모리 장치의 외부로부터 클럭 신호(CK)를 인가받은 경우에 따른 실시예들을 설명하였다.
이하의 도 12 및 도 13은 현재 범용으로 사용되고 있는 클럭 데이터 복원 회로(clock data recovery)를 채택하여 직렬화된 신호로부터 클럭 신호를 획득할 수 있도록 하여 준다.
도 12는 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 내부 블록도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 내부 회로(51)와, 복수개의 핀들(52)을 구비하며, 내부 회로(51)는 도 2의 레지스터 및 컨트롤 회로(3), 어드레스 버퍼(4), DC 생성 회로(5), 데이터 버퍼(6), 로우 디코더(7), 및 메모리 셀 어레이(9)를 구비하고, 도 2의 입출력 신호 제어회로(13)를 입출력 신호 제어회로(53)로 대체한다.
그리고 복수개의 핀들(52)은 직렬화된 커맨드 신호들과 어드레스 신호들과 데이터를 포함하는 직렬화된 신호(Z)를 입출력하는 통합 핀(Z)과, 전원 전압(VDD)이 인가되는 전원핀(VDD), 및 접지 전압(VSS)이 인가되는 접지핀(VSS)을 구비한다.
여기서, 도 2와 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 2에서와 와 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
이하에서는 도 13을 참조하여 도 12의 입출력 신호 제어회로(53)를 상세히 살펴보도록 한다.
도면을 참조하면, 도 13의 입출력 신호 제어회로(53)는 도 2의 직병렬 변환 회로(14)와 병직렬 변환 회로(15) 이외에, 클럭 데이터 복구 회로(54)를 더 구비한다.
클럭 데이터 복원 회로(54)는 통합 핀(Z)을 통해 입력되는 신호를 수신하고, 데이터 토글링 에지 방법을 이용하여 내부회로(51)가 필요로 하는 클럭 신호(CK)를 발생한다. 이때의 클럭 데이터 복원 회로(54)는 이미 공지된 기술에 따른 것이므로 상세한 설명을 생략한다.
이에 도 13의 반도체 메모리 장치의 입출력 신호 제어회로(43)는 통합 핀(Z) 을 통해 직렬화된 신호(Z)가 인가되면, 클럭 데이터 복원 회로(54)를 통해 클럭 신호(CK)를 생성하고, 직렬 변환 회로(14)는 도 3에서와 동일하게 동작하여 직렬화된 신호(Z)를 커맨드 신호들, 어드레스 신호들, 및 데이터로 병렬 변환한 후, 레지스터 및 커맨드 회로(3), 어드레스 버퍼(4), 및 데이터 버퍼(6)에 병렬 출력한다.
또한 병직렬 변환 회로(15)는 데이터 버퍼(6)로부터 병렬화된 데이터를 수신하면 도 3에서와 동일한 방법으로 동작하여 병렬화된 데이터를 직렬화한 후, 데이터용 통합 핀(Z)에 인가한다.
따라서 도 12및 도 13의 반도체 메모리 장치는 클럭 핀(CK)를 구비하지 않아도 되므로, 핀 수를 더욱 감소시켜 줄 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서 본 발명의 반도체 메모리 장치는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 하나의 핀으로 입출력하도록 하여, 반도체 메모리 장치 핀 수를 획기적으로 감소시켜 준다. 이에 반도체 메모리 장치의 패키징 싸이즈가 감소하게 되며, 핀 수 대비 공간 영역이 넓어지게 되어 패키징 특성도 향상된다.
또한 반도체 메모리 장치가 구비하게 되는 핀수가 감소하게 되고, 감소된 핀 수에 비례하여 각 핀이 소모하는 전류도 감소된다. 이에 반도체 메모리 장치의 칩 온도가 내려가게 되고, 전체적인 반도체 메모리 장치의 파워 소모도 감소하게 된다.

Claims (37)

  1. 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입출력하는 입출력 수단; 및
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터가 입력되면, 병렬 변환하여 내부로 인가하고, 내부로부터 병렬화된 데이터가 인가되면 직렬 변환한 후 상기 입출력 수단으로 출력하는 입출력 신호 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 입출력 신호 제어 수단은
    상기 입출력 수단을 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 병렬 변환한 후 내부로 인가하는 직병렬 변환부; 및
    내부로부터 병렬 입력되는 데이터를 직렬 변환한 후, 상기 입출력 수단으로 인가하는 병직렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 직병렬 변환부는
    상기 입출력 수단을 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 커맨드 신호를 획득하고 병렬 변환하는 커맨드 신호 직병렬 변환부;
    상기 입출력 수단을 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호 들, 데이터 중에서 상기 직렬화된 어드레스 신호를 획득하고 병렬 변환하는 어드레스 신호 직병렬 변환부; 및
    상기 입출력 수단을 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 데이터를 획득하고 병렬 변환하는 데이터 직병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 커맨드 신호 직병렬 변환부는
    상기 커맨드 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 1 디먹스; 및
    상기 제 1 디먹스가 상기 커맨드 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 1 디먹스의 동작을 활성화시키는 제 1 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 어드레스 신호 직병렬 변환부는
    상기 어드레스 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 2 디먹스; 및
    상기 제 2 디먹스가 상기 어드레스 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 2 디먹스의 동작을 활성화시키는 먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서, 상기 데이터 직병렬 변환부는
    상기 데이터의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 3 디먹스; 및
    상기 제 3 디먹스가 상기 데이터를 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 3 디먹스의 동작을 활성화시키는 제 3 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 에 있어서, 상기 병직렬 변환부는
    상기 내부 회로로부터 병렬 입력되는 데이터를 직렬 변환하는 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 병직렬 변환부는
    상기 먹스의 출력 신호를 입력받고, 상기 반도체 메모리 장치가 리드 동작 구간으로 동작하는 경우에만 상기 먹스의 출력 신호를 상기 입출력 수단으로 출력하는 출력 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 입출력 수단은
    제 1 통합 단자와 제 2 통합 단자를 구비하고, 상기 제 1 통합 단자를 통해서는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 입력받고, 상기 제 2 통합 단자를 통해서는 직렬화된 데이터를 출력하는 것을 특징으로 하는 반도체 메 모리 장치.
  10. 제 9 항에 있어서, 상기 입출력 신호 제어 수단은
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 병렬 변환한 후 내부로 인가하는 직병렬 변환부; 및
    내부로부터 병렬 입력되는 데이터를 직렬 변환한 후, 상기 제 2 통합 단자로 인가하는 병직렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 직병렬 변환부는
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 커맨드 신호를 획득하고 병렬 변환하는 커맨드 신호 직병렬 변환부;
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 어드레스 신호를 획득하고 병렬 변환하는 어드레스 신호 직병렬 변환부; 및
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 데이터를 획득하고 병렬 변환하는 데이터 직병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 입출력 수단은
    제 1 통합 단자와 제 2 통합 단자를 구비하고, 상기 제 1 통합 단자를 통해서는 직렬화된 커맨드 신호들, 어드레스 신호들을 입력받고, 상기 제 2 통합 단자를 통해서는 직렬화된 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 입출력 신호 제어 수단은
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들을 병렬 변환한 후 내부로 인가하는 직병렬 변환부; 및
    상기 제 2 통합 단자를 통해 입력되는 직렬화된 데이터는 병렬 변환한 후 내부로 인가하고, 상기 내부로부터 병렬 입력되는 데이터는 직렬 변환한 후 상기 제 2 통합 단자로 출력하는 직렬 및 병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 직병렬 변환부는
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 커맨드 신호를 획득하고 병렬 변환하는 커맨드 신호 직병렬 변환부; 및
    상기 제 1 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 어드레스 신호를 획득하고 병렬 변환하는 어드레스 신호 직병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 직렬 및 병렬 변환부는
    상기 제 2 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 데이터를 획득하고 병렬 변환하는 데이터 직병렬 변환부; 및
    상기 내부 회로로부터 병렬 입력되는 데이터를 직렬 변환하는 데이터 병직렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 두개의 통합 단자와 클럭 단자를 구비하고, 상기 두개의 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍을 입출력하고, 상기 클럭 단자를 통해 클럭 신호를 입력받는 입출력 수단;
    상기 두개의 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍이 수신되면 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 획득한 후 병렬 변환하여 내부로 인가하고, 내부로부터 병렬화된 데이터가 입력되면 직렬화된 데이터쌍으로 변환한 후 상기 두개의 통합 단자로 출력하는 입출력 신호 제어 수단; 및
    상기 클럭 단자를 통해 입력되는 클럭 신호를 체배하고, 상기 체배된 클럭 신호를 내부의 클럭 신호로서 출력하는 클럭 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 클럭 변환부는
    상기 클럭 신호를 체배하는 위상 동기 루프 회로인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16항에 있어서, 상기 입출력 신호 제어 수단은
    상기 두개의 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍을 수신하면, 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 획득하고, 병렬 변환한 후 내부로 입력하는 직병렬 변환부; 및
    내부로부터 병렬 입력되는 데이터를 직렬의 데이터쌍으로 변환한 후, 상기 두개의 통합 단자로 인가하는 병직렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16항에 있어서, 상기 직병렬 변환부는
    직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍의 전압 레벨을 비교하고, 상기 비교 결과에 따른 전압 레벨을 가지는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 획득하는 신호 획득 수단;
    상기 신호 획득 수단으로부터 전송되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 커맨드 신호를 획득하고 병렬 변환하는 커맨드 신호 직병렬 변환부;
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 어드레스 신호를 획득하고 병렬 변환하는 어드레스 신호 직병렬 변환부; 및
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 데이터를 획득하고 병렬 변환하는 데이터 직병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 커맨드 신호 직병렬 변환부는
    상기 커맨드 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 1 디먹스; 및
    상기 제 1 디먹스가 상기 커맨드 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 1 디먹스의 동작을 활성화시키는 제 1 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 19항에 있어서, 상기 어드레스 신호 직병렬 변환부는
    상기 어드레스 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 2 디먹스; 및
    상기 제 2 디먹스가 상기 어드레스 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 2 디먹스의 동작을 활성화시키는 먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 19항에 있어서, 상기 데이터 직병렬 변환부는
    상기 데이터의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 3 디먹스; 및
    상기 제 3 디먹스가 상기 데이터를 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 3 디먹스의 동작을 활성화시키는 제 3 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 16 항에 있어서, 상기 병직렬 변환부는
    상기 내부 회로로부터 병렬 입력되는 데이터를 직렬 변환하는 먹스;
    상기 먹스의 데이터를 데이터쌍으로 변환한 후, 상기 체배된 클럭 신호에 따라 상기 두개의 통합 단자로 출력하는 출력 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 출력 제어부는
    상기 반도체 메모리 장치가 리드 동작 구간으로 동작하는 경우에만 상기 데이터쌍을 상기 두개의 통합 단자로 출력하는 기능을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입출력하는 입출력 수단;
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터가 입력되면, 병렬 변환하여 내부로 인가하고, 내부로부터 병렬화된 데이터가 입력되면 직렬 변환하여 상기 입출력 수단으로 출력하는 입출력 신호 제어 수단; 및 상기 입출력 수단을 통해 입출력되는 신호로부터 클럭 신호를 생성하는 클럭 데이터 복원 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25항에 있어서, 상기 입출력 신호 제어 수단은
    상기 입출력 수단을 통해 전송되는 직렬화된 커맨드 신호들, 어드레스 신호들, 및 데이터를 병렬 변환한 후 내부로 입력하는 직병렬 변환부; 및
    내부로부터 병렬 입력되는 데이터를 직렬 변환한 후, 상기 제 1 통합 단자로 인가하는 병직렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 25항에 있어서, 상기 직병렬 변환부는
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 커맨드 신호를 획득하고 병렬 변환하는 커맨드 신호 직병렬 변환부;
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 어드레스 신호를 획득하고 병렬 변환하는 어드레스 신호 직병렬 변환부; 및
    상기 입출력 수단을 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터 중에서 상기 직렬화된 데이터를 획득하고 병렬 변환하는 데이터 직병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27항에 있어서, 상기 커맨드 신호 직병렬 변환부는
    상기 커맨드 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 1 디먹스; 및
    상기 제 1 디먹스가 상기 커맨드 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 1 디먹스의 동작을 활성화시키는 제 1 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 27항에 있어서, 상기 어드레스 신호 직병렬 변환부는
    상기 어드레스 신호들의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 2 디먹스; 및
    상기 제 2 디먹스가 상기 어드레스 신호들을 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 2 디먹스의 동작을 활성화시키는 먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 27항에 있어서, 상기 데이터 직병렬 변환부는
    상기 데이터의 수에 대응되는 소정 비트의 신호를 입력받아 병렬 변환하는 제 3 디먹스; 및
    상기 제 3 디먹스가 상기 데이터를 포함하는 소정 비트의 신호를 입력받음을 감지하면, 상기 제 3 디먹스의 동작을 활성화시키는 제 3 디먹스 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 25항에 있어서, 상기 병직렬 변환부는
    상기 내부 회로로부터 병렬 입력되는 데이터를 직렬 변환하는 먹스; 및
    상기 먹스의 출력 신호를 입력받고, 상기 반도체 메모리 장치가 리드 동작 구간으로 동작하는 경우에만 상기 먹스의 출력 신호를 상기 입출력 수단으로 출력하는 출력 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 통합 단자를 통해 입력되는 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터는 병렬 변환 한 후 내부로 인가하는 단계; 및
    내부로부터 병렬화된 데이터가 인가되면, 상기 병렬화된 데이터를 직렬 변환 한 후 상기 통합 단자로 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
  33. 제 32항에 있어서, 상기 반도체 메모리 장치의 입출력 방법은
    상기 통합 단자를 제 1 통합 단자와 제 2 통합 단자로 분리하고, 상기 제 1 통합 단자를 통해 직렬화된 커맨드 신호들, 어드레스 신호들, 데이터를 입력받고, 상기 제 2 통합 단자를 통해 직렬화된 데이터를 출력하는 것을 특징으로 하는 반도 체 메모리 장치의 입출력 방법.
  34. 제 32항에 있어서, 상기 반도체 메모리 장치의 입출력 방법은
    상기 통합 단자를 제 1 통합 단자와 제 2 통합 단자로 분리하고, 상기 제 1 통합 단자를 통해 직렬화된 커맨드 신호들, 어드레스 신호들을 입력받고, 상기 제 2 통합 단자를 통해 직렬화된 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
  35. 제 32항에 있어서, 상기 반도체 메모리 장치의 입출력 방법은
    클럭 단자를 통해 인가되는 클럭 신호를 입력받고, 상기 클럭 신호를 체배하고, 체배된 클럭 신호를 내부로 인가하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
  36. 제 35 항에 있어서, 상기 반도체 메모리 장치의 입출력 방법은
    상기 통합 단자를 제 1 통합 단자와 제 2 통합 단자로 분리하고, 체배된 클럭 신호에 따라 상기 제 1 통합 단자와 상기 제 2 통합 단자를 통해 직렬화된 커맨드 신호쌍들, 어드레스 신호쌍들, 데이터쌍을 입출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
  37. 제 32항에 있어서, 상기 반도체 메모리 장치의 입출력 방법은
    상기 통합 단자를 통해 입출력되는 신호로부터 클럭 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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